KR20000061035A - 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 - Google Patents

반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 칩과 그 반도체 칩의 제조 방법과 그 반도체 칩을 이용한 적층 칩 패키지 및 그 적층 칩 패키지의 제조 방법에 관한 것으로, 중간 삽입물을 삽입하지 않더라도 피부착 칩의 전극 패드의 영역을 침범하는 크기를 갖는 반도체 칩을 피부착 칩의 상부면에 직접 부착하기 위하여, 상부면의 가장 자리 둘레에 전극 패드가 형성되어 있으며, 본 발명은 본딩 와이어로 전극 패드를 외부접속단자에 연결하는 피(被)부착 칩 상에 부착되며, 전극 패드의 영역의 침범하는 넓이를 갖는 반도체 칩으로, 복수개의 전극 패드가 형성된 상부면과; 상기 상부면에 반대되는 하부면;을 가지며, 하부면은 피부착 칩의 전극 패드 사이의 영역에 부착되는 바닥면과, 피부착 칩의 전극 패드에서 인출된 본딩 와이어가 하부면 아래에 위치할 수 있도록 바닥면의 외곽에서 상부면 방향으로 단차져 형성된 단차면을 포함하는 반도체 칩을 제공하며, 그 반도체 칩의 제조 방법과 그 반도체 칩을 이용한 적층 칩 패키지 및 그 적층 칩 패키지의 제조 방법이 개시되어 있다.

Description

반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩 패키지 및 그 적층 칩 패키지의 제조 방법{Semiconductor chip, method for manufacturing the semiconductor chip, stacked chip package using the semiconductor chip and method for manufacturing the stacked chip package}
본 발명은 적층 칩 패키지에 관한 것으로, 더욱 상세하게는 피부착 칩의 전극 패드를 침범하는 크기를 갖지만 피부착 칩 상에 직접 부착할 수 있는 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩 패키지 및 그 적층 칩 패키지의 제조 방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
여기서, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 복수개의 칩 또는 패키지를 실장된 멀티 칩 패키지(Multi Chip Package ; MCP), 멀티 칩 모듈(Multi Chip Module ; MCM) 등이 있으며, 주로 반도체 칩 및 패키지가 기판 상에 평면적인 배열 방법으로 실장되기 때문에 제작에 한계가 있었다.
이러한 한계를 극복하기 위해서 동일한 기억 용량의 칩 또는 패키지를 입체적으로 복수개 적층한 패키지 기술이 제안된 바 있으며, 이 기술은 통상 "stacked chip package die assembly"라 통칭된다.
도 1은 종래 기술에 따른 적층 칩 패키지(50)를 보여주는 단면도이다. 도 1을 참조하면, 인쇄회로기판(32; printed circuit board; PCB)의 상부면(32a)에 두 개의 반도체 칩(10, 20) 사이에 중간 삽입물(37; interposer)이 개재되어 적층된 칩 온 칩(chip on chip; COC) 구조를 형성한다. 이때, 하부의 반도체 칩(20; 이하, "피(被)부착 칩"이라 한다)은 상부면인 활성면(active surface)의 가장자리 둘레에 전극 패드(electrode pad)가 형성된 반도체 칩으로, 피부착 칩(20)의 전극 패드 사이의 영역에 중간 삽입물(37)이 부착된다. 그리고, 중간 삽입물(37)의 상부면에 피부착 칩(20)의 전극 패드를 침범하는 크기를 갖는 반도체 칩(10; 이하, "부착 칩"이라 한다)이 부착된다.
인쇄회로기판(32)의 상부면(32a)에 적층된 피부착 칩(20)과 부착 칩(10)은 본딩 와이어(35, 36; bonding wire)에 의해 인쇄회로기판(32)의 기판 패드(31; substrate pad)와 전기적으로 연결되며, 인쇄회로기판의 상부면(32a)에는 수지 봉합부(38; resin encapsulant)가 형성되며, 외부접속단자로 활용되는 솔더 볼(34; solder ball)이 인쇄회로기판의 하부면(32b)에 형성된 볼 패드(33; ball pad)에 부착된다.
여기서, 중간 삽입물(37)은 소정의 두께를 갖는 열경화성 테이프 또는 에폭시(epoxy) 재질의 절연 접착물로서, 피부착 칩(20)의 전극 패드에서 인출된 본딩 와이어(35)가 부착 칩(10)의 바닥면에 부딪혀 손상되는 것을 방지하면서 피부착 칩(20) 상에 피부착 칩(20)의 전극 패드를 침범하는 크기를 갖는 부착 칩(10)이 적층될 수 있도록 하는 부재이다. 중간 삽입물(37)의 두께는 피부착 칩(20)과 인쇄회로기판(32)을 전기적으로 연결되는 본딩 와이어(35)의 최상단까지의 높이보다는 두껍게 형성하고, 중간 삽입물(37)의 하부면의 면적은 피부착 칩(20)의 가장자리 둘레에 형성된 전극 패드 사이의 영역에 위치할 수 있는 면적을 갖도록 형성하는 것이 바람직하다.
그런데, 이와 같은 구조의 적층 칩 패키지(50)는 부착 칩(10)을 피부착 칩(20)의 상부면에 부착하기 위해서 중간 삽입물(37)을 삽입하는 별도의 공정과 그에 따른 장치가 필요하기 때문에, 제조 비용이 상승하는 요인으로 작용할 수 있다.
이질의 중간 삽입물(37)이 부착 칩(10)과 피부착 칩(20) 사이에 개재되기 때문에, 적층 칩 패키지(50)가 제조된 이후의 패키지의 신뢰성 테스트에서 열적 스트레스에 의한 열적 변형에 의해 부착 칩(10), 중간 삽입물(37) 및 피부착 칩(20) 사이의 계면에서의 박리가 발생될 수 있다.
그리고, 피부착 칩(20) 상에 부착 칩(10)을 적층할 때, 피부착 칩(20)의 전극 패드에서 인출된 본딩 와이어(35)가 부착 칩(10)의 하부면에 의해 영향을 받지 않도록 하기 위해서 중간 삽입물(37)의 두께의 조절이 중요한 요소를 작용한다. 그러나, 열경화성 테이프 또는 에폭시 재질의 중간 삽입물(37)은 열 또는 압력에 의해 형태이 쉽게 변형되기 때문에, 중간 삽입물의 두께를 제어하는 것이 용이하지 않다.
따라서, 본 발명의 목적은 중간 삽입물을 개재하지 않더라도 피부착 칩 상에 부착 칩을 부착할 수 있도록 하는 데 있다. 즉, 피부착 칩 상에 직접 실장할 수 있는 부착 칩 즉 반도체 칩과, 그의 제조 방법과, 그 반도체 칩을 이용한 적층 칩 패키지 및 그 적층 칩 패키지의 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 적층 칩 패키지를 보여주는 단면도,
도 2는 본 발명에 따른 부착 칩을 나타내는 사시도,
도 3은 도 2의 부착 칩을 이용한 적층 칩 패키지의 구조를 나타내는 단면도,
도 4는 본 발명에 따른 적층 칩 패키지에 적용되는 반도체 칩 즉 부착 칩의 제조 방법의 실시예를 나타내는 공정도,
도 5 내지 도 10은 도 4의 제조 공정의 각 단계들을 보여주는 도면들로서,
도 5는 웨이퍼를 도시한 사시도,
도 6은 웨이퍼를 고정 링에 링 테이프로 부착하는 단계를 보여주는 사시도,
도 7은 웨이퍼의 하부면을 절삭하는 단계를 보여주는 사시도,
도 8은 웨이퍼의 하부면을 하프 절삭하는 단계를 보여주는 평면도
도 9는 웨이퍼를 개별 부착 칩으로 절삭하는 단계를 보여주는 평면도,
도 10은 도 9의 10-10선 단면도,
도 11은 도 5 내지 도 10에 의해 제조된 부착 칩을 이용한 적층 칩 패키지의 제조 방법의 실시예를 나타내는 공정도,
도 12 내지 도 17은 도 11의 제조 공정의 각 단계를 보여주는 도면들로서,
도 12는 인쇄회로기판 상에 피부착 칩을 실장하고, 본딩 와이어로 인쇄회로기판의 기판 패드와 피부착 칩을 전기적으로 접속하는 단계를 보여주는 사시도,
도 13은 도 12의 13-13선 단면도,
도 14는 피부착 칩 상에 부착 칩을 부착하고, 본딩 와이어로 전기적으로 접속하는 단계를 보여주는 단면도,
도 15는 수지 봉합부를 형성하는 단계를 보여주는 단면도,
도 16은 솔더 볼을 인쇄회로기판에 형성하는 단계를 보여주는 단면도,
도 17은 인쇄회로기판을 절단하여 개별 적층 칩 패키지로 분리하는 단계를 보여주는 단면도,
도 18은 본 발명의 다른 실시예에 따른 적층 칩 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
60, 160 : 부착 칩 62, 72, 162, 172 : 전극 패드
64, 164 : 하부면 66, 166 : 바닥면
68, 168 : 단차면 70, 170 : 피부착 칩
82 : 인쇄회로기판 84 : 솔더 볼
85, 86, 185, 186 : 본딩 와이어
88, 188 : 수지 봉합부 100, 200 : 적층 칩 패키지
180 : 리드 프레임 182 : 다이 패드
184 : 리드
상기 목적을 달성하기 위하여, 본 발명은 다음과 같은 단계들을 포함하는 반도체 칩의 제조 방법과 그에 따른 반도체 칩을 제공한다.
본 발명에 따른 반도체 칩의 제조 방법은, 상부면의 가장 자리 둘레에 전극 패드가 형성되어 있으며, 본딩 와이어로 전극 패드를 외부접속단자에 연결하는 피부착 칩 상에 부착되며, 전극 패드의 영역의 침범하는 넓이를 갖는 반도체 칩의 제조 방법으로, 먼저 (a) 소정의 직경과 두께를 가지며, 상부면에 전극 패드가 형성된 칩 영역과, 칩 영역을 격자 형태로 구분하는 스크라이브 영역이 형성된 웨이퍼를 준비한다.
(b) 스크라이브 영역을 포함한 칩 영역의 가장자리 부분이 포함될 수 있도록 상기 하부면에서 상기 상부면 방향으로 소정의 폭과 깊이로 절삭한다.
(c) 마지막 단계는, 스크라이브 영역의 중심에 대응되는 웨이퍼의 하부면을 따라서 웨이퍼를 절삭하여 개별 반도체 칩으로 분리한다.
특히, 피부착 칩의 전극 패드 사이의 영역에 개별 반도체 칩의 하부면이 부착될 수 있는 폭과, 피부착 칩의 전극 패드에서 인출된 본딩 와이어가 상기 하부면 아래에 위치할 수 있는 깊이로 절삭 공정이 진행된다.
(b) 단계 전에 웨이퍼를 링 테이프로 고정 링에 부착하는 단계를 더 포함하며, 상기 웨이퍼의 상부면이 상기 링 테이프에 부착시킨다. 그리고, 링 테이프에 부착하기 전에 웨이퍼가 소정의 두께를 갖도록 웨이퍼의 하부면을 연마하는 단계를 더 포함한다. 예를 들면, 피부착 칩의 전극 패드에서 인출되는 본딩 와이어의 최상단까지의 높이가 100㎛ 내지 150㎛인 경우에, 통상적인 웨이퍼의 두께보다 130㎛ 내지 180㎛만큼 더 두꺼운 웨이퍼를 준비하는 것이 바람직하다.
그리고, 피부착 칩의 전극 패드에서 인출되는 본딩 와이어의 최상단까지의 높이가 100㎛ 내지 150㎛인 경우에, 웨이퍼의 절삭되는 깊이는 100㎛ 내지 150㎛이고, 개별 반도체 칩의 하부면이 상기 피부착 칩의 전극 패드에서 10㎛ 내지 50㎛로 떨어져 부착될 수 있는 폭을 갖도록 상기 웨이퍼를 절삭한다.
본 발명은 또한 전술된 바와 같은 반도체 칩 즉 부착 칩을 이용한 다음과 같은 단계들을 포함하는 적층 칩 패키지의 제조 방법 및 그에 따른 적층 칩 패키지를 제공한다.
본 발명에 따른 적층 칩 패키지의 제조 방법에 의하면, 먼저 (a) 소정의 두께를 가지며, 복수개의 기판 패드들이 형성된 상부면과, 상부면의 기판 패드들과 전기적으로 연결된 복수개의 볼 패드들이 형성된 하부면을 포함하는 인쇄회로기판을 제공한다.
(b) 가장자리 둘레에 전극 패드가 형성된 상부면을 갖는 복수개의 피부착 칩을 인쇄회로기판의 상부면에 부착한다.
(c) 피부착 칩의 전극 패드와 기판 패드들을 제 1 본딩 와이어로 전기적으로 연결한다.
(d) 피부착 칩의 전극 패드를 침범하는 넓이를 갖는 부착 칩으로, 복수개의 전극 패드가 형성된 상부면과, 상부면에 반대되는 하부면을 가지며, 하부면은 피부착 칩의 전극 패드 사이의 영역에 부착되는 바닥면과, 피부착 칩의 전극 패드에서 인출된 제 1 본딩 와이어가 하부면 아래에 위치할 수 있도록 바닥면의 외곽에서 상부면 방향으로 단차져 형성된 단차면을 포함하는 부착 칩의 바닥면을 피부착 칩의 전극 패드 사이의 상부면에 부착한다.
(e) 피부착 칩의 전극 패드와 기판 패드들을 제 2 본딩 와이어로 연결한다.
(f) 상기 부착 칩, 피부착 칩, 제 1 및 제 2 본딩 와이어를 성형수지로 봉합하여 수지 봉합부를 형성한다.
(g) 마지막 단계는 인쇄회로기판의 볼 패드에 각각 외부접속단자인 솔더 볼들을 형성하는 단계이다.
특히, 부착 칩의 바닥면은 피부착 칩의 전극 패드에서 10㎛ 내지 50㎛ 떨어져 있다. 피부착 칩의 상부면에서 제 1 본딩 와이어의 최상단까지의 높이가 100㎛ 내지 150㎛인 경우에, 부착 칩의 바닥면에서 단차면까지의 깊이가 100㎛ 내지 150㎛로 구현하는 것이 바람직하다.
그리고, (f) 단계 후에 각각의 개별 적층 칩 패키지로 분리하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 부착 칩(60)을 나타내는 사시도이다. 도 3은 도 2의 부착 칩(60)을 이용한 적층 칩 패키지(100)의 구조를 나타내는 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 피부착 칩(70)이 인쇄회로기판의 상부면(82a)에 접착되고 전기적으로 연결된다. 피부착 칩(70)과 인쇄회로기판(82) 간의 물리적 접착은 접착층(75; adhesive layer)에 의하여, 전기적인 연결은 제 1 본딩 와이어(85)에 의하여 이루어진다. 여기서, 피부착 칩(70)은 상부면(74)의 가장자리 둘레를 따라서 전극 패드(72)가 형성된 에지 패드형(edge pad type) 반도체 칩이다.
피부착 칩의 전극 패드(72)를 침범하는 넓이를 갖는 부착 칩(60)이 피부착 칩의 상부면(74)에 접착되고 인쇄회로기판(82)과 전기적으로 연결된다. 피부착 칩(70)과 부착 칩(60) 간의 물리적 접착은 접착층(76)에 의하여, 인쇄회로기판(82)과 부착 칩(60) 간의 전기적인 연결은 제 2 본딩 와이어(86)에 의하여 이루어진다.
인쇄회로기판의 하부면(82b)에는 적층 칩 패키지(100)의 외부접속단자로서 사용되는 솔더 볼(84)이 형성된다. 솔더 볼(84)들은 각각 인쇄회로기판(82)을 통하여 제 1 및 제 2 본딩 와이어(85, 86)와 전기적으로 연결된다. 한편, 인쇄회로기판의 상부면(82a)에는 수지 봉합부(88)가 형성되며, 부착 칩(60)과 피부착 칩(70)과 제 1 및 제 2 본딩 와이어(85, 86)와 인쇄회로기판의 상부면(82a)은 이 수지 봉합부(88)에 의하여 보호된다.
여기서, 부착 칩(60)은 복수개의 전극 패드(62)가 형성된 상부면(67)과, 상부면(67)에 반대되는 하부면(64)을 가지며, 하부면(64)은 피부착 칩의 전극 패드(72) 사이의 영역에 부착되는 바닥면(66)과, 피부착 칩의 전극 패드(72)에서 인출되는 제 1 본딩 와이어(85)가 부착 칩의 하부면(64) 아래에 위치할 수 있도록 바닥면(66)의 외곽에서 상부면(67) 방향으로 단차져 형성된 단차면(68)을 포함한다. 한편, 부착 칩의 전극 패드(62)와 인쇄회로기판(82)의 양호한 전기적 연결을 위하여 부착 칩의 전극 패드(62)는 부착 칩의 상부면(67)의 가장자리 둘레에 형성하는 것이 바람직하다.
먼저 본 발명에 따른 부착 칩(60)은 다음과 같은 과정을 거쳐 제조된다. 도 4는 본 발명에 따른 적층 칩 패키지에 적용되는 반도체 칩 즉 부착 칩의 제조 방법의 실시예를 나타내는 공정도(90)이다. 그리고, 도 5 내지 도 10은 도 4의 제조 공정의 각 단계들을 보여주는 도면들이다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
본 실시예의 제조 공정은 부착 칩으로 제조될 웨이퍼(61)의 준비 단계로부터 시작된다(91). 웨이퍼(61)는 도 5에 도시된 바와 같이, 6인치, 8인치 또는 12인치의 직경(d1)을 가지며, 각 직경(d1)에 맞는 소정의 두께(t1)로 제조된다. 웨이퍼(61)의 상부면(67)에는 반도체 칩의 제조 공정에 의해 회로 패턴과 전극 패드를 포함하는 칩 영역(63; chip area)이 소정의 간격을 두고 격자 배열되게 형성된다. 한편, 칩 영역(63)과 칩 영역(63) 사이의 영역을 스크라이브 영역(69; scribe area)이라 하며, 스크라이브 영역(69)의 폭은 약 140㎛정도이다. 도 5는 웨이퍼(61)의 전체적인 구조를 개략적으로 나타낸 도면으로서, 웨이퍼의 상부면(67)에 실선으로 도시된 부분은 스크라이브 영역(69)을 가리키며, 스크라이브 영역(69)으로 구분되는 각각의 격자는 칩 영역(63)을 가리킨다.
통상적으로 웨이퍼는 반도체 칩의 제조 공정에서 취급을 용이하게 하기 위해서, 실질적으로 반도체 칩 패키지의 제조 공정에 투입되는 웨이퍼에 비하여 두껍게 형성된다. 따라서, 반도체 칩의 제조 공정 이후에 웨이퍼를 손상시키지 않는 범위 내에서 웨이퍼의 하부면을 연마하여 웨이퍼의 두께를 최대한 얇게 가공한다. 하지만, 본 발명에 따른 부착 칩을 형성하기 위한 웨이퍼(61)는 반도체 칩의 제조 공정 이후에, 피부착 칩의 전극 패드에서 인출되는 본딩 와이어의 높이를 고려하여 웨이퍼를 하부면을 연마하게 된다. 통상적으로 반도체 칩의 상부면에서 인출된 본딩 와이어의 최상단까지의 높이가 100㎛ 내지 150㎛이기 때문에, 통상적으로 제조되는 웨이퍼의 두께보다 130㎛ 내지 180㎛정도 더 두껍게 형성될 수 있도록 웨이퍼의 하부면을 연마한 웨이퍼(61)를 준비한다. 예를 들면, 피부착 칩의 두께가 300㎛인 경우에, 피부착 칩의 상부면에서 본딩 와이어의 최상단까지의 높이가 150㎛ 정도이기 때문에, 부착 칩으로 제조될 웨이퍼는 두께가 450㎛ 내지 480㎛가 되도록 웨이퍼의 하부면을 연마한다.
다음으로 도 6에 도시된 바와 같이, 웨이퍼(61)를 링 테이프(46)로 고정 링(42)에 부착하는 단계가 진행되며, 웨이퍼(61)의 상부면(67)이 링 테이프(46)에 부착된다(92). 링 테이프(46)로 웨이퍼(61)를 고정하는 이유는 웨이퍼(61) 자체로 취급하는 것이 용이하지 않고, 후속 공정인 웨이퍼(61)를 절삭하는 단계 및 부착 칩을 피부착 칩에 부착하는 단계를 원활하게 진행하기 위해서이다.
다음으로 링 테이프(46)가 부착된 웨이퍼(61)의 하부면(64)이 상방향을 향하도록 뒤집어진 상태로 다음 공정인 절삭 단계로 투입된다(93, 94). 도 7 내지 도 10은 웨이퍼(46)의 절삭 단계가 도시되어 있다. 도 7 내지 도 10에 도시된 바와 같이, 절삭기(48)가 웨이퍼(61)의 하부면(64)을 통하여 원하는 형태로 절삭하게 되면, 본 발명에 따른 적층 칩 패키지에 필요한 부착 칩(60)이 얻어지게 된다. 절삭기(48)로는 다이아몬드 회전날을 주로 사용한다. 도 8 및 도 9는 웨이퍼의 하부면(64)을 나타내며, 점선으로 격자 배열되게 도시된 부분이 웨이퍼(61) 상부면의 칩 영역(63)을 가리키며, 칩 영역(63) 사이의 부분이 스크라이브 영역이 된다.
통상적으로 웨이퍼의 절삭 공정은 웨이퍼의 상부면이 상방향을 향하도록 링 테이프에 부착시킨 상태에서 절삭 공정이 진행되지만, 본 발명의 실시예에서는 웨이퍼의 하부면(64)을 가공하여 본 발명에 따른 바닥면(66)과, 단차면(68)을 형성하기 위하여 웨이퍼의 하부면(64)을 통하여 웨이퍼(61)를 절삭하는 공정을 진행한다. 한편, 이와 같은 웨이퍼의 하부면을 절삭하는 공정은 웨이퍼의 상부면을 절삭하는 공정에서 발생되는 입자(particle)에 의한 웨이퍼의 상부면의 칩 영역의 손상을 방지하기 위해서 채용되기도 한다. 그러나, 종래의 웨이퍼의 하부면의 절삭 공정은 단지 웨이퍼의 하부면이 상방향을 향하도록 링 테이프에 부착된 것을 제외하고, 통상적인 웨이퍼의 절삭 공정과 동일하게 진행된다.
그러나, 본 발명의 실시예에 따른 웨이퍼(61)의 절삭 공정이 두 단계로 이루어진다. 먼저 도 8에 도시된 바와 같이, 웨이퍼(61)의 상부면에 형성된 칩 영역(63)과 스크라이브 영역의 형태를 인식한 이후에, 스크라이브 영역을 포함한 칩 영역(63)의 가장자리 부분이 포함될 수 있도록 웨이퍼의 하부면(64)에서 상부면 방향으로 소정의 폭(d2)과 깊이(도 10의 t2)로 웨이퍼(61)를 절삭하는 제 1 절삭 단계가 진행된다(93).
즉, 웨이퍼(61)의 형상의 인식은 웨이퍼(61)의 상부면에 형성된 회로 패턴 중에서 특정 회로 패턴을 인식하여 웨이퍼(61)를 절삭할 지점에 절삭기를 정렬시켜 제 1 절삭 공정을 진행한다. 이때, 실질적인 절삭 공정은 웨이퍼의 하부면(64)에서 진행된다. 제 1 절삭 단계에서 절삭하는 폭(d2)과 깊이(도10의 t2)는 절삭기의 절삭날의 폭의 조절을 통하여 용이하게 구현할 수 있으며, 절삭하는 폭(d2)은 피부착 칩의 전극 패드 사이의 영역과 관계되고, 절삭하는 깊이(t2)는 피부착 칩의 전극 패드에서 인출되는 본딩 와이어의 높이와 관계된다. 예를 들면, 피부착 칩의 두께가 300㎛인 경우에, 피부착 칩의 상부면에서 본딩 와이어의 최상단까지의 높이가 150㎛ 정도이기 때문에, 150㎛의 깊이(도 10의 t2)와, 피부착 칩의 전극 패드에서 10㎛ 내지 50㎛정도 떨어져 부착될 수 있는 바닥면이 형성될 수 있는 폭(d2)을 갖도록 제 1 절삭 공정을 진행한다. 즉, 제 1 절삭 공정에서, 부착 칩의 하부면(64)에 형성되는 단차면(68)과 바닥면(66)을 형성하게 되는 것이다.
다음으로 도 9 및 도 10에 도시된 바와 같이, 스크라이브 영역의 중심에 대응되는 웨이퍼(61)의 하부면(64)을 따라서 웨이퍼(61)를 절삭하여 개별 부착 칩(60)으로 절삭하는 제 2 절삭 단계가 진행된다(94). 제 2 절삭 단계는 통상적인 웨이퍼(61)의 절삭 공정과 동일한 방법으로 진행되며, 도면부호 65는 제 2 절삭 단계에서 형성된 홈을 가리킨다. 즉, 제 1 절삭 단계에서 사용되는 절삭기의 절삭날의 폭보다는 작은 폭의 절삭날을 사용하여 웨이퍼를 개별 부착 칩(60)으로 절삭한다. 이때, 개별 부착 칩(60)은 링 테이프(46)에 접착된 채 고정되어 있다.
전술된 바와 같은 부착 칩(60)의 제조 공정에 의해 제조된 부착 칩(60)은 도 2에 도시된 바와 같이, 서로 다른 크기의 직육면체 두 개가 쌓여져 있는 형상을 하고 있다.
다음으로 전술된 바와 같은 부착 칩의 제조 공정에 의해 제조된 부착 칩을 이용한 적층 칩 패키지의 제조 단계를 설명하겠다.
도 11은 도 5 내지 도 10에 의해 제조된 부착 칩을 이용한 적층 칩 패키지의 제조 방법의 실시예를 나타내는 공정도(190)이다. 도 12 내지 도 17은 도 11의 제조 공정의 각 단계들을 보여주는 도면들이다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
제조 공정은 먼저 인쇄회로기판(82)이 제공되면서부터 시작된다(191). 인쇄회로기판(82)은, 잘 알려져 있다시피, 소정의 두께를 가지는 절연판에 회로 배선 패턴이 인쇄된 기판이다. 인쇄회로기판의 상부면(82a)의 기판 패드(81)들과 하부면(82b)의 볼 패드(83)들은 소정의 패턴을 형성하는 회로 배선과 인쇄회로기판(82)을 관통하는 구멍을 통하여 서로 전기적으로 연결된다. 인쇄회로기판(82)에 대해서는 이미 잘 알려져 있을 뿐만 아니라, 그 구조는 본 발명을 이해하는데 반드시 필요한 것은 아니다. 따라서, 본 명세서 및 도면에서 자세히 개시하지 않는다. 인쇄회로기판(82)은 도 12에 도시된 바와 같이, 다수개의 적층 칩 패키지를 동시에 제조할 수 있도록 2렬의 띠(strip) 형태를 가지며, 도면에 도시되지는 않았지만 일렬로 늘어선 띠 모양을 하거나 n행 m렬의 행렬(matrix) 형태로 제조할 수 있다(n,m : 자연수).
인쇄회로기판의 상부면(82a)에는, 도 12 및 도 13에 도시된 바와 같이, 피부착 칩(70)들이 부착된다(192). 피부착 칩(70)은 상부면(74)의 가장자리 둘레를 따라서 전극 패드(72)가 형성된 반도체 칩으로서, 통상적인 반도체 칩의 제조 공정에 의해 제조된 반도체 칩과 동일한 구조를 갖는다. 이와 같은 피부착 칩(70)을 인쇄회로기판의 상부면(82a)에 부착된다. 칩 부착 방법은 통상적인 방법이 이용되며, 예를 들어 액상의 비전도성 에폭시 수지를 인쇄회로기판(82a)의 칩 접착 위치에 인가한 후 피부착 칩(70)을 눌러 붙이고 경화시키는 방법이 이용된다. 한편, 적층 칩 패키지의 박형화를 구현하기 위하여 피부착 칩(70)의 접착 후에 접착층(75)의 두께는 약 20㎛이하로 조절하는 것이 바람직하다.
피부착 칩(70)을 부착한 후 인쇄회로기판의 기판 패드(81)와 피부착 칩의 전극 패드(72)를 제 1 본딩 와이어(85)로 연결한다(193). 제 1 본딩 와이어(85)는 직경이 1mil인 금 와이어(Au wire)가 쓰이며, 캐필러리(capillary)를 이용한 통상적인 와이어 본딩 방법이 사용된다. 적층 칩 패키지의 박형화를 구현하기 위해서 제 1 본딩 와이어(85)의 높이를 적절하게 조절해야 한다. 왜냐하면, 제 1 본딩 와이어(85)의 높이가 부착 칩의 바닥면에서 단차면(68)까지의 깊이를 결정하기 때문이다. 피부착 칩(70)의 상부면으로부터 제 1 본딩 와이어(85) 최상단까지의 높이는 피부착 칩(70)의 두께에 따라 100㎛ 내지 150㎛ 정도 된다.
다음으로 도 14에 도시된 바와 같이 부착 칩(60)을 피부착 칩(70)의 상부면에 부착하는 단계가 진행된다(194). 먼저, 개별 부착 칩으로 절삭된 링 테이프에서 부착 칩을 분리한 이후에, 부착 칩을 180도 회전시켜 전극 패드가 형성된 상부면이 위를 향하도록 뒤집는다. 그리고, 부착 칩의 바닥면(66)이 피부착 칩의 전극 패드(72) 사이의 상부면(74)에 정렬시켜 직접 부착시킨다. 예를 들어 액상의 비전도성 에폭시 수지를 피부착 칩(70)의 상부면(74)의 칩 접착 위치에 인가한 후 부착 칩(60)을 눌러 붙이고 경화시키는 방법이 이용된다. 한편, 적층 칩 패키지의 박형화를 구현하기 위하여 부착 칩(60)의 접착 후에 접착층(76)의 두께는 약 20㎛이하로 조절하는 것이 바람직하다.
부착 칩(60)이 피부착 칩(70)에 부착된 후 부착 칩의 전극 패드(62)와 인쇄회로기판의 기판 패드(81)를 제 2 본딩 와이어(86)로 전기적으로 연결한다(195). 물론, 통상적인 와이어 본딩 방법이 사용된다.
이때, 부착 칩(60)은 피부착 칩의 전극 패드(72)의 영역의 침범하는 넓이를 갖는 반도체 칩으로, 종래에는 이와 같은 부착 칩을 피부착 칩 상에 붙이기 위해서는 중간 삽입물이 필요하였다. 그러나, 본 발명에 따른 부착 칩(60)은 부착 칩의 바닥면(66)이 피부착 칩의 전극 패드(72) 사이의 영역에 부착되고, 피부착 칩의 전극 패드(72)에서 인출된 제 1 본딩 와이어(85)가 부착 칩의 단차면(68)아래에 위치할 수 있도록, 부착 칩의 바닥면(66)의 가장자리 둘레에 단차가 형성되어 있다. 따라서, 부착 칩의 바닥면(66)의 면적은 피부착 칩의 전극 패드(72) 사이의 영역보다는 작게 형성하고, 바닥면(66)에서 단차면(68)까지의 깊이는 제 1 본딩 와이어(85)가 손상되지 않는 깊이를 갖도록 형성된다. 즉, 바닥면(66)을 포함한 단차면(68) 상의 부착 칩(60) 부분이 종래의 중간 매개물의 역할을 대신한다. 하지만, 종래의 중간 매개물의 삽입 공정 없이 부착 칩(60)을 피부착 칩(70)의 상부면에 직접 부착할 수 있도록 한다. 본 발명의 실시예에서는 피부착 칩의 전극 패드(72)에 접속되는 제 1 본딩 와이어(85)를 고려하여 피부착 칩의 전극 패드(72)에서 10㎛ 내지 50㎛정도 떨어져 부착될 수 있도록 바닥면(66)을 형성한다. 피부착 칩(70)의 두께가 300㎛인 경우에, 피부착 칩의 상부면(74)에서 제 1 본딩 와이어(85)의 최상단까지의 높이가 150㎛ 정도이기 때문에, 150㎛의 단차를 형성한다. 이때, 피부착 칩(70)과 부착 칩(60) 사이에 20㎛ 두께의 접착층(76)이 존재하기 때문에, 제 1 본딩 와이어(85)는 단차면(68)의 아래에 위치한다. 부착 칩의 상부면(67)에서 단차면 (68)까지의 두께는 300㎛ 내지 330㎛이다. 그리고, 제 1 본딩 와이어(85)가 손상되지 않는 범위 내에서 단차의 정도의 조절할 수 있을 것이다. 예를 들면, 제 1 본딩 와이어가 변형될 정도의 외력을 작용하지 않는 범위내에서 부착 칩의 단차면이 제 1 본딩 와이어에 닿아도 무방하다.
도 15는 다음 제조 단계인 수지 봉합부(88)를 형성하는 봉합 단계가 도시되어 있다(196). 봉합 공정은 외부로 노출되는 인쇄회로기판의 상부면(82a)과, 그 상부면(82a)에 형성된 부착 칩(60), 피부착 칩(70), 제 1 및 제 2 본딩 와이어(85, 86)를 보호하기 위하여 필요한 공정으로서, 잘 알려져 있는 바와 같이 성형수지를 이용한 트랜스퍼 몰딩(transfer molding) 방법을 이용하여 수지 봉합부(88)를 형성할 수 있다. 바람직하게 사용될 수 있는 성형수지는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)이며, 예를 들어 160℃ 내지 170℃의 온도에서 약 150초 동안 몰딩이 이루어진다. 한편, 수지 봉합부(88)를 형성하기 전에 인쇄회로기판(82)을 세척하는 단계가 추가로 진행될 수 있다. 이는 수지 봉합부(88)와 인쇄회로기판(82) 간의 접착력 향상을 위한 것으로서, 인쇄회로기판(82)에 묻어 있는 유기물을 플라즈마를 이용하여 제거한다.
도 16은 다음 단계인 솔더 볼(84)을 형성하는 단계가 진행된다(197). 인쇄회로기판의 하부면(82b)에 형성된 볼 패드(83)에 플럭스(flux)를 도포한 후 구형의 솔더 볼(84)을 올리고 리플로우시킴으로써 인쇄회로기판의 하부면(82b)에 외부접속단자인 솔더 볼(84)이 형성된다. 그 밖에 솔더 페이스트(solder paste)를 스텐실 프린팅(stencil printing)하는 방법 등도 사용할 수 있다.
솔더 볼(84)은 예를 들어 주석(Sn)과 납(Pb)의 비율이 63 대 37인 Alpha Metal사의 제품을 사용할 수 있으며, 플럭스 또한 Alpha Metal사의 WS613을 사용할 수 있다. 솔더 볼(84)을 형성한 후 인쇄회로기판(82)에 플럭스가 남아 있을 경우, 세척 단계를 추가할 수 있다. 이 때의 세척은 플럭스를 씻어내기 위한 물 또는 다른 세척 용액이 담긴 초음파 세척기에서 이루어질 수 있다.
한편, 본 발명의 실시예에서는 외부접속단자로서 인쇄회로기판(82)에 솔더 볼(84)을 형성하였지만, 인쇄회로기판의 제조 단계에서인쇄회로기판의 하부면에 형성되는 회로 배선 패턴의 일부를 외부접속단자로 직접 형성할 수도 있다.
솔더 볼(88)이 형성되면 마지막 단계로서, 도 17에 도시된 바와 같이 각각의 개별 적층 칩 패키지(100)로 분리하는 단계가 진행된다(198). 전술했듯이, 본 발명의 바람직한 실시예에 따르면, 여러 개의 개별 적층 칩 패키지(100)들이 하나의 인쇄회로기판(82)에서 동시에 제조된다. 따라서, 솔더 볼(84) 형성 후에 개별 적층 칩 패키지(100)를 얻기 위하여, 분리수단(47)으로 개별 적층 칩 패키지의 수지 봉합부(88)의 외곽을 절단한다.
이 절단 공정에 사용되는 분리수단(47)으로는 드릴이나 회전날 또는 레이저 등이 있다. 드릴의 경우 25,000rpm 이상으로 고속 회전하는 라우터 비트(router bit)를 사용하며, 절단시 발생하는 분진들을 제거하기 위한 분진 흡입기를 같이 사용한다. 회전날은 통상적인 웨이퍼 절단 공정에서 사용되는 다이아몬드 회전날을 사용하며, 고정 테이프 및 물 등이 추가로 사용된다. 레이저는 야그(Yag) 레이저 등이 사용되며 레이저 열에 의하여 발생되는 분진을 제거해야 한다.
전술된 바와 같은 본 발명의 실시예에서는 인쇄회로기판(82) 상에 칩 온 칩 구조의 적층 칩 패키지(100)를 구현하지만, 이외에 도 18에 도시된 바와 같이 리드 프레임(180; leadframe) 상에 본 발명에 따른 부착 칩(160)을 이용한 칩 온 칩 구조의 적층 칩 패키지(200)를 구현할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 적층 칩 패키지(200)를 보여주는 단면도이다. 도 15를 참조하면, 본 발명의 다른 실시예에 따른 적층 칩 패키지(200)는 다이 패드(182; die pad)와 접속단자로서 리드(184)를 갖는 리드 프레임(180)에 적용된 적층 칩 패키지로서, 도 4 내지 도 10의 제조 공정에 의해 제조된 부착 칩(160)을 활용하여 동일한 칩 온 칩 구조를 구현하고 있다. 다이 패드(182)의 상부면에 피부착 칩(170)이 접착되고, 다이 패드(182)를 향하여 뻗어 있는 내부 리드(184a; inner lead)와 피부착 칩의 전극 패드(172)가 제 1 본딩 와이어(185)에 의해 전기적으로 연결된다. 피부착 칩의 전극 패드(185) 사이의 영역(174)에 부착 칩(160)의 바닥면(166)이 부착되고, 부착 칩의 전극 패드(162)와 그에 대응되는 내부 리드(184a)가 제 2 본딩 와이어(186)에 의해 전기적으로 연결된다. 이때, 제 1 본딩 와이어(185)는 단차면(168)의 아래에 위치한다.
다이 패드(182), 피부착 칩(170), 부착 칩(160), 내부 리드(184a), 제 1 및 제 2 본딩 와이어(185, 186)가 성형수지에 의해 봉합되어 수지 봉합부(188)를 형성한다. 그리고, 내부 리드(184a)와 일체로 형성되며, 수지 봉합부(188)의 외부로 돌출된 외부 리드(184b; outer lead)는 외부 전자 장치의 실장 형태에 맞게 절곡된다. 본 발명의 다른 실시예에서는 외부 리드(184b)는 걸 윙 타입(gull wing type)으로 절곡되어 있다.
본 발명의 실시예에서는 부착 칩을 이용한 적층 칩 패키지가 인쇄회로기판과 리드 프레임 상에서 구현되었지만, 그 외에 다른 변형예가 가능한 것은 말할 것도 없다. 예를 들면, 세라믹 기판(ceramic substrate), 칩 온 보드(chip on board; COB) 등에도 본 발명에 따른 부착 칩을 활용한 적층 칩 패키지를 구현할 수 있다.
그리고, 본 발명의 실시예에서는 피부착 칩 상에 본 발명에 따른 부착 칩이 적층된 칩 온 칩 구조를 예시하였지만, 부착 칩(제 1 부착 칩)의 상부면에 새로운 부착 칩(제 2 부착 칩)을 차례로 적층하여 다층의 적층 칩 패키지로도 구현할 수 있다. 이때, 제 1 부착 칩의 전극 패드는 상부면의 가장자리 둘레에 형성된 반도체 칩이며, 제 1 부착 칩과 제 2 부착 칩의 관계는 본 발명에서의 설명된 피부착 칩과 부착 칩의 관계를 만족해야 한다. 즉, 본 발명에 따른 부착 칩을 적층 칩 패키지를 구현한다면 본 발명의 기술적 사상의 범위를 벗어나지 않는다.
따라서, 본 발명의 구조를 따르면 피부착 칩의 전극 패드의 영역을 침범하는 크기를 갖는 반도체 칩 즉 부착 칩을 피부착 칩의 상부면에 직접 부착할 수 있기 때문에, 적층 칩 패키지의 제조 공정이 단순해지고 종래와 같은 중간 삽입물의 삽입에 따른 문제점을 해결할 수 있다.

Claims (15)

  1. 상부면의 가장 자리 둘레에 전극 패드가 형성되어 있으며, 본딩 와이어로 전극 패드를 외부접속단자에 연결하는 피(被)부착 칩 상에 부착되며, 상기 전극 패드의 영역의 침범하는 넓이를 갖는 반도체 칩으로,
    복수개의 전극 패드가 형성된 상부면과; 상기 상부면에 반대되는 하부면;을 가지며,
    상기 하부면은 상기 피부착 칩의 전극 패드 사이의 영역에 부착되는 바닥면과, 상기 피부착 칩의 전극 패드에서 인출된 본딩 와이어가 상기 하부면 아래에 위치할 수 있도록 상기 바닥면의 외곽에서 상기 상부면 방향으로 단차져 형성된 단차면을 포함하는 하는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서, 상기 전극 패드는 상기 상부면의 가장자리 둘레에 형성된 것을 특징으로 하는 반도체 칩
  3. 상부면의 가장 자리 둘레에 전극 패드가 형성되어 있으며, 본딩 와이어로 전극 패드를 외부접속단자에 연결하는 피부착 칩 상에 부착되며, 상기 전극 패드의 영역의 침범하는 넓이를 갖는 반도체 칩의 제조 방법으로,
    (a) 소정의 직경과 두께를 가지며, 상부면에 전극 패드가 형성된 칩 영역과, 상기 칩 영역을 격자 형태로 구분하는 스크라이브 영역이 형성된 웨이퍼를 준비하는 단계와;
    (b) 상기 스크라이브 영역을 포함한 칩 영역의 가장자리 부분이 포함될 수 있도록 상기 하부면에서 상기 상부면 방향으로 소정의 폭과 깊이로 절삭하는 단계; 및
    (c) 상기 스크라이브 영역의 중심에 대응되는 상기 하부면을 따라서 상기 웨이퍼를 절삭하여 개별 반도체 칩으로 분리하는 단계;를 포함하며,
    상기 피부착 칩의 전극 패드 사이의 영역에 상기 개별 반도체 칩의 하부면이 부착될 수 있는 폭과, 상기 피부착 칩의 전극 패드에서 인출된 본딩 와이어가 상기 하부면 아래에 위치할 수 있는 깊이로 상기 (b) 단계가 진행되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  4. 제 3항에 있어서, 상기 (b) 단계 전에 상기 웨이퍼를 링 테이프로 고정 링에 부착하는 단계를 더 포함하며, 상기 웨이퍼의 상부면이 상기 링 테이프에 부착되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  5. 제 4항에 있어서, 상기 링 테이프에 부착하기 전에 상기 웨이퍼가 소정의 두께를 갖도록 상기 웨이퍼의 하부면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  6. 제 1항에 있어서, 상기 피부착 칩의 전극 패드에서 인출되는 본딩 와이어의 최상단까지의 높이가 100㎛ 내지 150㎛인 경우에, 통상적인 웨이퍼의 두께보다 130㎛ 내지 180㎛만큼 더 두꺼운 웨이퍼를 준비하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  7. 제 6항에 있어서, 상기 (b) 단계에서, 상기 개별 반도체 칩의 하부면이 상기 피부착 칩의 전극 패드에서 10㎛ 내지 50㎛로 떨어져 부착될 수 있는 폭을 갖도록 상기 웨이퍼를 절삭하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  8. 제 7항에 있어서, 상기 (b) 단계에서, 절삭되는 깊이는 100㎛ 내지 150㎛인 것을 특징으로 하는 반도체 칩의 제조 방법.
  9. 소정의 두께를 가지며, 복수개의 기판 패드들이 형성된 상부면과, 상기 상부면의 기판 패드들과 전기적으로 연결된 복수개의 볼 패드들이 형성된 하부면을 포함하는 인쇄회로기판과;
    가장자리를 따라서 형성된 복수개의 전극 패드가 형성된 상부면을 포함하고, 상기 인쇄회로기판의 상부면에 부착된 피부착 칩과;
    상기 피부착 칩의 전극 패드와 기판 패드를 전기적으로 연결하는 제 1 본딩 와이어와;
    상기 피부착 칩의 전극 패드를 침범하는 넓이를 갖는 부착 칩으로, 복수개의 전극 패드가 형성된 상부면과, 상기 상부면에 반대되는 하부면을 가지며, 상기 하부면은 상기 피부착 칩의 전극 패드 사이의 영역에 부착되는 바닥면과, 상기 피부착 칩의 전극 패드에서 인출된 제 1 본딩 와이어가 상기 하부면 아래에 위치할 수 있도록 상기 바닥면의 외곽에서 상기 상부면 방향으로 단차져 형성된 단차면을 포함하는 부착 칩과;
    상기 부착 칩의 전극 패드와 기판 패드를 전기적으로 연결하는 제 2 본딩 와이어와;
    상기 인쇄회로기판의 상부면, 부착 칩, 피부착 칩, 제 1 및 제 2 본딩 와이어를 성형수지로 봉합한 수지 봉합부; 및
    상기 인쇄회로기판의 볼 패드에 각각 형성되는 솔더 볼들을 포함하는 것을 특징으로 하는 적층 칩 패키지.
  10. 제 9항에 있어서, 상기 부착 칩의 바닥면은 상기 피부착 칩의 전극 패드에서 10㎛ 내지 50㎛정도 떨어져 있는 것을 특징으로 하는 적층 칩 패키지.
  11. 제 10항에 있어서, 상기 제 1 본딩 와이어의 최상단의 높이가 100㎛ 내지 150㎛인 경우에, 상기 부착 칩의 바닥면에서 단차면까지의 깊이가 100㎛ 내지 150㎛로 구현되는 것을 특징으로 하는 적층 칩 패키지
  12. 적층 칩 패키지의 제조 방법으로,
    (a) 소정의 두께를 가지며, 복수개의 기판 패드들이 형성된 상부면과, 상기 상부면의 기판 패드들과 전기적으로 연결된 복수개의 볼 패드들이 형성된 하부면을 포함하는 인쇄회로기판을 제공하는 단계와;
    (b) 가장자리 둘레에 전극 패드가 형성된 상부면을 갖는 복수개의 피부착 칩을 상기 인쇄회로기판의 상부면에 부착하는 단계와;
    (c) 상기 피부착 칩의 전극 패드와 상기 기판 패드들을 제 1 본딩 와이어로 연결하는 단계와;
    (d) 상기 피부착 칩의 전극 패드를 침범하는 넓이를 갖는 부착 칩으로, 복수개의 전극 패드가 형성된 상부면과, 상기 상부면에 반대되는 하부면을 가지며, 상기 하부면은 상기 피부착 칩의 전극 패드 사이의 영역에 부착되는 바닥면과, 상기 피부착 칩의 전극 패드에서 인출된 제 1 본딩 와이어가 상기 하부면 아래에 위치할 수 있도록 상기 바닥면의 외곽에서 상기 상부면 방향으로 단차져 형성된 단차면을 포함하는 부착 칩의 바닥면을 상기 피부착 칩의 전극 패드 사이의 상부면에 부착하는 단계와;
    (e) 상기 피부착 칩의 전극 패드와 상기 기판 패드들을 제 2 본딩 와이어로 연결하는 단계와;
    (f) 상기 부착 칩, 피부착 칩, 제 1 및 제 2 본딩 와이어를 성형수지로 봉합하여 수지 봉합부를 형성하는 단계; 및
    (g) 상기 인쇄회로기판의 볼 패드에 각각 솔더 볼들을 형성하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  13. 제 12항에 있어서, 상기 부착 칩의 바닥면은 상기 피부착 칩의 전극 패드에서 10㎛ 내지 50㎛ 떨어져 있는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  14. 제 12항에 있어서, 상기 (g) 단계 후에 각각의 개별 적층 칩 패키지로 분리하는 단계를 더 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  15. 제 12항에 있어서, 상기 피부착 칩의 상부면에서 제 1 본딩 와이어의 최상단까지의 높이가 100㎛ 내지 150㎛인 경우에, 상기 부착 칩의 바닥면에서 단차면까지의 깊이가 100㎛ 내지 150㎛로 구현되는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
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