JPH09172029A - 半導体チップ及びその製造方法並びに半導体装置 - Google Patents
半導体チップ及びその製造方法並びに半導体装置Info
- Publication number
- JPH09172029A JPH09172029A JP7329997A JP32999795A JPH09172029A JP H09172029 A JPH09172029 A JP H09172029A JP 7329997 A JP7329997 A JP 7329997A JP 32999795 A JP32999795 A JP 32999795A JP H09172029 A JPH09172029 A JP H09172029A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- adhesive
- dicing blade
- along
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
- H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/26145—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/83051—Forming additional members, e.g. dam structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Dicing (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 支持体上に接着剤を介して半導体チップを取
り付ける場合に、半導体チップ表面への接着剤の這い上
がりを阻止することが可能な技術を提供する。 【解決手段】 半導体チップ１の側面には厚さ方向に沿
って段差が設けられており、この段差は半導体チップ１
の裏面の周縁に沿って凹み部が形成されているので、半
導体チップ１の取付け時に溶融してその裏面の周縁には
み出した接着剤は凹み部によって溜められる。このよう
な形状の半導体チップ１は、半導体ウエハ７をダイシン
グするとき、表面７Ａからダイシングする第１のダイシ
ングブレードに比較して、裏面７Ｂからダイシングする
第２のダイシングブレード１１として厚さの大きいブレ
ードを用いて製造できる。
り付ける場合に、半導体チップ表面への接着剤の這い上
がりを阻止することが可能な技術を提供する。 【解決手段】 半導体チップ１の側面には厚さ方向に沿
って段差が設けられており、この段差は半導体チップ１
の裏面の周縁に沿って凹み部が形成されているので、半
導体チップ１の取付け時に溶融してその裏面の周縁には
み出した接着剤は凹み部によって溜められる。このよう
な形状の半導体チップ１は、半導体ウエハ７をダイシン
グするとき、表面７Ａからダイシングする第１のダイシ
ングブレードに比較して、裏面７Ｂからダイシングする
第２のダイシングブレード１１として厚さの大きいブレ
ードを用いて製造できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ及び
その製造方法並びに半導体装置に関し、特に、支持体上
に接着剤を介して半導体チップを取り付ける場合に、接
着剤の半導体チップ表面への這い上がりに基づく不良発
生を防止する半導体装置に適用して有効な技術に関す
る。
その製造方法並びに半導体装置に関し、特に、支持体上
に接着剤を介して半導体チップを取り付ける場合に、接
着剤の半導体チップ表面への這い上がりに基づく不良発
生を防止する半導体装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】半導体装置の代表として知られるＬＳＩ
は、多くの機能が要求されるにつれて集積度はより高ま
っており、半導体チップを封止しているパッケージから
引き出されるリード（ピン）の数はますます多くなる傾
向にある。また、集積度の向上に伴って半導体チップの
大型化が避けられなくなってきている。
は、多くの機能が要求されるにつれて集積度はより高ま
っており、半導体チップを封止しているパッケージから
引き出されるリード（ピン）の数はますます多くなる傾
向にある。また、集積度の向上に伴って半導体チップの
大型化が避けられなくなってきている。
【０００３】このような半導体チップを用いてＬＳＩを
製造する一方式として、例えば絶縁性ベース基板を用意
して、このベース基板の中央部に半導体チップの裏面を
例えばＡｕ−Ｓｉ共晶合金からなる導電性接着剤を介し
て、あるいは例えばシリコーンゴムからなる絶縁性接着
剤を介して取り付ける方式、いわゆる接着剤を用いたチ
ップボンディング方式が知られている。ベース基板は半
導体チップに対する支持体として働いている。
製造する一方式として、例えば絶縁性ベース基板を用意
して、このベース基板の中央部に半導体チップの裏面を
例えばＡｕ−Ｓｉ共晶合金からなる導電性接着剤を介し
て、あるいは例えばシリコーンゴムからなる絶縁性接着
剤を介して取り付ける方式、いわゆる接着剤を用いたチ
ップボンディング方式が知られている。ベース基板は半
導体チップに対する支持体として働いている。
【０００４】導電性接着剤あるいは絶縁性接着剤は予め
最適量がベース基板上に用意された後、この上に半導体
チップが搭載されて所望の加熱処理が行われることで半
導体チップが取り付けられる。
最適量がベース基板上に用意された後、この上に半導体
チップが搭載されて所望の加熱処理が行われることで半
導体チップが取り付けられる。
【０００５】半導体チップの表面の電極（パッド電極）
と周囲に形成されている導電層との間は例えばＡｕ、Ａ
ｌなどからなるワイヤがボンディングされて導通されて
いる。また、半導体チップは例えばキャップからなるパ
ッケージによって封止されて外部雰囲気から保護され
る。
と周囲に形成されている導電層との間は例えばＡｕ、Ａ
ｌなどからなるワイヤがボンディングされて導通されて
いる。また、半導体チップは例えばキャップからなるパ
ッケージによって封止されて外部雰囲気から保護され
る。
【０００６】例えば、日経ＢＰ社発行、「ＶＬＳＩパッ
ケージング技術（下）」、１９９３年５月３１日、Ｐ１
７〜Ｐ２０には、前記のような接着剤を用いたチップボ
ンディング方式について記載されている。
ケージング技術（下）」、１９９３年５月３１日、Ｐ１
７〜Ｐ２０には、前記のような接着剤を用いたチップボ
ンディング方式について記載されている。
【０００７】
【発明が解決しようとする課題】前記のように半導体チ
ップを導電性接着剤あるいは絶縁性接着剤のような接着
剤を介してベース基板のような支持体上に取り付ける場
合、半導体チップの側面は一般に半導体ウエハからダイ
シングされたときに形成された平坦な面になっているの
で、半導体チップの接着時に接着面である裏面の周縁に
溶融してはみ出した接着剤がその平坦な側面に沿って半
導体チップ表面側へ這い上がることがある。
ップを導電性接着剤あるいは絶縁性接着剤のような接着
剤を介してベース基板のような支持体上に取り付ける場
合、半導体チップの側面は一般に半導体ウエハからダイ
シングされたときに形成された平坦な面になっているの
で、半導体チップの接着時に接着面である裏面の周縁に
溶融してはみ出した接着剤がその平坦な側面に沿って半
導体チップ表面側へ這い上がることがある。
【０００８】このように接着剤が半導体チップ表面へ這
い上がると、半導体チップ表面にはワイヤボンディング
を行う電極が形成されているので、この這い上がった接
着剤がその電極に付着するようになるため、ワイヤボン
ディングが不可能になるという不良（特性オープン）が
発生する。
い上がると、半導体チップ表面にはワイヤボンディング
を行う電極が形成されているので、この這い上がった接
着剤がその電極に付着するようになるため、ワイヤボン
ディングが不可能になるという不良（特性オープン）が
発生する。
【０００９】用いられる接着剤の量は、予め最適量とな
るように調整が図られているが、半導体チップの側面が
平坦になっていると、半導体チップの厚さは薄いので接
着剤の這い上がりを避けることは困難となる。このよう
な傾向は、今後ますます半導体チップの大型化が進むほ
ど著しくなる。
るように調整が図られているが、半導体チップの側面が
平坦になっていると、半導体チップの厚さは薄いので接
着剤の這い上がりを避けることは困難となる。このよう
な傾向は、今後ますます半導体チップの大型化が進むほ
ど著しくなる。
【００１０】本発明の目的は、支持体上に接着剤を介し
て半導体チップを取り付ける場合に、半導体チップ表面
への接着剤の這い上がりを阻止することが可能な技術を
提供することにある。
て半導体チップを取り付ける場合に、半導体チップ表面
への接着剤の這い上がりを阻止することが可能な技術を
提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１３】（１）本発明の半導体チップは、支持体上
に接着剤を介して取り付けられる半導体チップであっ
て、側面に厚さ方向に沿って段差が設けられている。
に接着剤を介して取り付けられる半導体チップであっ
て、側面に厚さ方向に沿って段差が設けられている。
【００１４】（２）本発明の半導体チップの製造方法
は、半導体チップとして分離されるべき複数の素子領域
が予め形成された半導体ウエハを用意してその一主面に
絶縁性テープを接着する工程と、この半導体ウエハの前
記素子領域の周囲の位置を他主面から第１のダイシング
ブレードにより削って所望の深さの複数の第１の溝を形
成する工程と、前記絶縁性テープを除去して半導体ウエ
ハの他主面に絶縁性テープを接着する工程と、この半導
体ウエハの前記素子領域の周囲の位置を一主面から、前
記第１のダイシングブレードと厚さの異なる第２のダイ
シングブレードにより削って前記溝に達する深さの複数
の第２の溝を形成する工程と、前記絶縁性テープを除去
して複数の半導体チップに分離する工程とを含んでい
る。
は、半導体チップとして分離されるべき複数の素子領域
が予め形成された半導体ウエハを用意してその一主面に
絶縁性テープを接着する工程と、この半導体ウエハの前
記素子領域の周囲の位置を他主面から第１のダイシング
ブレードにより削って所望の深さの複数の第１の溝を形
成する工程と、前記絶縁性テープを除去して半導体ウエ
ハの他主面に絶縁性テープを接着する工程と、この半導
体ウエハの前記素子領域の周囲の位置を一主面から、前
記第１のダイシングブレードと厚さの異なる第２のダイ
シングブレードにより削って前記溝に達する深さの複数
の第２の溝を形成する工程と、前記絶縁性テープを除去
して複数の半導体チップに分離する工程とを含んでい
る。
【００１５】（３）本発明の半導体装置は、側面に厚さ
方向に沿って段差が設けられている半導体チップの裏面
を接着剤を介して支持体上に取り付け、前記半導体チッ
プの表面の電極と前記支持体の周囲に配置された導電層
との間を導通させるとともに、前記半導体チップをパッ
ケージにより封止している。
方向に沿って段差が設けられている半導体チップの裏面
を接着剤を介して支持体上に取り付け、前記半導体チッ
プの表面の電極と前記支持体の周囲に配置された導電層
との間を導通させるとともに、前記半導体チップをパッ
ケージにより封止している。
【００１６】上述した（１）の手段によれば、本発明の
半導体チップは、側面に厚さ方向に沿って段差が設けら
れているので、接着剤はその段差に溜るようになる。こ
れにより、支持体上に接着剤を介して半導体チップを取
り付ける場合に、半導体チップ表面への接着剤の這い上
がりを阻止することが可能となる。
半導体チップは、側面に厚さ方向に沿って段差が設けら
れているので、接着剤はその段差に溜るようになる。こ
れにより、支持体上に接着剤を介して半導体チップを取
り付ける場合に、半導体チップ表面への接着剤の這い上
がりを阻止することが可能となる。
【００１７】上述した（２）の手段によれば、本発明の
半導体チップの製造方法は、まず、半導体チップとして
分離されるべき複数の素子領域が予め形成された半導体
ウエハを用意してその一主面に絶縁性テープを接着す
る。次に、この半導体ウエハの前記素子領域の周囲の位
置を他主面から第１のダイシングブレードにより削って
所望の深さの複数の第１の溝を形成した後、前記絶縁性
テープを除去して半導体ウエハの他主面に絶縁性テープ
を接着する。続いて、この半導体ウエハの前記素子領域
の周囲の位置を一主面から、前記第１のダイシングブレ
ードと厚さの異なる第２のダイシングブレードにより削
って前記溝に達する深さの複数の第２の溝を形成した
後、前記絶縁性テープを除去して複数の半導体チップに
分離する。これにより、側面に厚さ方向に沿って段差が
設けられている半導体チップを製造できるので、支持体
上に接着剤を介して半導体チップを取り付ける場合に、
半導体チップ表面への接着剤の這い上がりを阻止するこ
とが可能となる。
半導体チップの製造方法は、まず、半導体チップとして
分離されるべき複数の素子領域が予め形成された半導体
ウエハを用意してその一主面に絶縁性テープを接着す
る。次に、この半導体ウエハの前記素子領域の周囲の位
置を他主面から第１のダイシングブレードにより削って
所望の深さの複数の第１の溝を形成した後、前記絶縁性
テープを除去して半導体ウエハの他主面に絶縁性テープ
を接着する。続いて、この半導体ウエハの前記素子領域
の周囲の位置を一主面から、前記第１のダイシングブレ
ードと厚さの異なる第２のダイシングブレードにより削
って前記溝に達する深さの複数の第２の溝を形成した
後、前記絶縁性テープを除去して複数の半導体チップに
分離する。これにより、側面に厚さ方向に沿って段差が
設けられている半導体チップを製造できるので、支持体
上に接着剤を介して半導体チップを取り付ける場合に、
半導体チップ表面への接着剤の這い上がりを阻止するこ
とが可能となる。
【００１８】上述した（３）の手段によれば、本発明の
半導体装置は、側面に厚さ方向に沿って段差が設けられ
ている半導体チップの裏面を接着剤を介して支持体上に
取り付け、前記半導体チップの表面の電極と前記支持体
の周囲に配置された導電層との間を導通させるととも
に、前記半導体チップをパッケージにより封止している
ので、接着剤を半導体チップの段差に溜るようにした半
導体装置を組み立てることができる。これにより、側面
に厚さ方向に沿って段差が設けられている半導体チップ
を製造できるので、支持体上に接着剤を介して半導体チ
ップを取り付ける場合に、半導体チップ表面への接着剤
の這い上がりを阻止することが可能となる。
半導体装置は、側面に厚さ方向に沿って段差が設けられ
ている半導体チップの裏面を接着剤を介して支持体上に
取り付け、前記半導体チップの表面の電極と前記支持体
の周囲に配置された導電層との間を導通させるととも
に、前記半導体チップをパッケージにより封止している
ので、接着剤を半導体チップの段差に溜るようにした半
導体装置を組み立てることができる。これにより、側面
に厚さ方向に沿って段差が設けられている半導体チップ
を製造できるので、支持体上に接着剤を介して半導体チ
ップを取り付ける場合に、半導体チップ表面への接着剤
の這い上がりを阻止することが可能となる。
【００１９】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
施形態とともに詳細に説明する。
【００２０】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
【００２１】
（実施形態１）図１は本発明の実施形態１による半導体
チップを示す平面図で、図２は図１のＡ−Ａ断面図であ
る。本実施形態１による半導体チップ１は、例えばＳｉ
単結晶から構成されて表面１Ａ側には予め形成された所
望の素子領域から引き出された電極２が配置されてい
る。この半導体チップ１は厚さ約３３０〜３８０μｍを
有し、その側面３には厚さ方向に沿って段差４が設けら
れている。
チップを示す平面図で、図２は図１のＡ−Ａ断面図であ
る。本実施形態１による半導体チップ１は、例えばＳｉ
単結晶から構成されて表面１Ａ側には予め形成された所
望の素子領域から引き出された電極２が配置されてい
る。この半導体チップ１は厚さ約３３０〜３８０μｍを
有し、その側面３には厚さ方向に沿って段差４が設けら
れている。
【００２２】このように半導体チップ１の厚さ方向に沿
って設けられている段差４は、ＬＳＩを組み立てる場
合、接着剤が付着される裏面１Ｂの周縁に沿って凹み部
５が形成されている。この凹み部５の高さ寸法は、半導
体チップ１の厚さのほぼ半分である約１７０〜１９０μ
ｍに形成されている。この凹み部５は、半導体チップ１
の取り付け時に溶融してその裏面の周縁にはみ出した接
着剤を溜めるように働いて、半導体チップ表面への這い
上がりを阻止する。
って設けられている段差４は、ＬＳＩを組み立てる場
合、接着剤が付着される裏面１Ｂの周縁に沿って凹み部
５が形成されている。この凹み部５の高さ寸法は、半導
体チップ１の厚さのほぼ半分である約１７０〜１９０μ
ｍに形成されている。この凹み部５は、半導体チップ１
の取り付け時に溶融してその裏面の周縁にはみ出した接
着剤を溜めるように働いて、半導体チップ表面への這い
上がりを阻止する。
【００２３】次に、図３乃至図８を参照して、本実施形
態１の半導体チップの製造方法を工程順に説明する。
態１の半導体チップの製造方法を工程順に説明する。
【００２４】まず、図３に示すように、予め複数の所望
の素子領域が形成された例えばＳｉ単結晶から構成され
た半導体ウエハ７を用意して、その裏面７Ｂに例えばポ
リイミド樹脂からなる粘着性を有する絶縁性テープ８を
接着する。この絶縁性テープ８の接着は、そのような粘
着性を利用することにより常温で行うことができる。
の素子領域が形成された例えばＳｉ単結晶から構成され
た半導体ウエハ７を用意して、その裏面７Ｂに例えばポ
リイミド樹脂からなる粘着性を有する絶縁性テープ８を
接着する。この絶縁性テープ８の接着は、そのような粘
着性を利用することにより常温で行うことができる。
【００２５】次に、図４に示すように、半導体ウエハ７
の素子領域が形成されている表面７Ａから素子領域の周
囲の位置を、例えば厚さ約３０μｍの第１のダイシング
ブレード９を用いて削って、半導体ウエハ７の厚さのほ
ぼ半分の深さである約１７０〜１９０μｍの複数の第１
の溝１０を同じピッチで形成する。
の素子領域が形成されている表面７Ａから素子領域の周
囲の位置を、例えば厚さ約３０μｍの第１のダイシング
ブレード９を用いて削って、半導体ウエハ７の厚さのほ
ぼ半分の深さである約１７０〜１９０μｍの複数の第１
の溝１０を同じピッチで形成する。
【００２６】続いて、図５に示すように、絶縁性テープ
８を除去した後、今度は半導体ウエハ７の表面７Ａに同
様な絶縁性テープ８を接着する。
８を除去した後、今度は半導体ウエハ７の表面７Ａに同
様な絶縁性テープ８を接着する。
【００２７】次に、図６に示すように、半導体ウエハ７
の裏面７Ｂから素子領域の周囲の位置を、第１のダイシ
ングブレード９よりも厚さの大きい例えば厚さ約５０μ
ｍの第２のダイシングブレード１１を用いて削って、第
１の溝１０に達する深さの複数の第２の溝１２を同じピ
ッチで形成する。半導体ウエハ７の表面７Ａ及び裏面７
Ｂから、素子領域の周囲の位置である対応した位置をダ
イシングすることにより、第１の溝１０と第２の溝１２
が繋がることにより、半導体ウエハ７は複数の半導体チ
ップ１ごとに切断される。
の裏面７Ｂから素子領域の周囲の位置を、第１のダイシ
ングブレード９よりも厚さの大きい例えば厚さ約５０μ
ｍの第２のダイシングブレード１１を用いて削って、第
１の溝１０に達する深さの複数の第２の溝１２を同じピ
ッチで形成する。半導体ウエハ７の表面７Ａ及び裏面７
Ｂから、素子領域の周囲の位置である対応した位置をダ
イシングすることにより、第１の溝１０と第２の溝１２
が繋がることにより、半導体ウエハ７は複数の半導体チ
ップ１ごとに切断される。
【００２８】この場合、半導体ウエハ７の表面７Ａ側に
第１の溝１０を形成するために用いる第１のダイシング
ブレード９に比べて、その裏面７Ｂ側に第２の溝１２を
形成するための第２のダイシングブレード１１として厚
さの大きいブレードを用いているので、図７に図６の一
部Ａの拡大構造を示すように、各半導体チップ１の側面
３には厚さ方向に沿って段差４が設けられる。また、こ
の段差４は半導体チップ１の裏面１Ｂの周縁に沿って凹
み部５が形成されている。
第１の溝１０を形成するために用いる第１のダイシング
ブレード９に比べて、その裏面７Ｂ側に第２の溝１２を
形成するための第２のダイシングブレード１１として厚
さの大きいブレードを用いているので、図７に図６の一
部Ａの拡大構造を示すように、各半導体チップ１の側面
３には厚さ方向に沿って段差４が設けられる。また、こ
の段差４は半導体チップ１の裏面１Ｂの周縁に沿って凹
み部５が形成されている。
【００２９】続いて、図８に示すように、絶縁性テープ
８を除去することにより、各半導体チップ１は相互に分
離されるので、図１及び図２に示したような半導体チッ
プ１が得られる。この絶縁性テープ８の分離は引き剥が
すことにより常温で簡単に行うことができる。
８を除去することにより、各半導体チップ１は相互に分
離されるので、図１及び図２に示したような半導体チッ
プ１が得られる。この絶縁性テープ８の分離は引き剥が
すことにより常温で簡単に行うことができる。
【００３０】以上のような実施形態１によれば次のよう
な効果が得られる。
な効果が得られる。
【００３１】半導体チップ１の側面３には厚さ方向に沿
って段差４が設けられており、この段差４は半導体チッ
プ１の裏面１Ｂの周縁に沿って凹み部５が形成されてい
るので、半導体チップ１の取付け時に溶融してその裏面
１Ｂの周縁にはみ出した接着剤は凹み部５によって溜め
られる。従って、支持体上に接着剤を介して半導体チッ
プを取り付ける場合に、半導体チップ表面への接着剤の
這い上がりを阻止することが可能となる。
って段差４が設けられており、この段差４は半導体チッ
プ１の裏面１Ｂの周縁に沿って凹み部５が形成されてい
るので、半導体チップ１の取付け時に溶融してその裏面
１Ｂの周縁にはみ出した接着剤は凹み部５によって溜め
られる。従って、支持体上に接着剤を介して半導体チッ
プを取り付ける場合に、半導体チップ表面への接着剤の
這い上がりを阻止することが可能となる。
【００３２】（実施形態２）図９本発明の実施形態２に
よる半導体装置を示す断面図で、実施形態１によって得
られた半導体チップ１を用いて組み立てた半導体装置を
示している。
よる半導体装置を示す断面図で、実施形態１によって得
られた半導体チップ１を用いて組み立てた半導体装置を
示している。
【００３３】本実施形態２による半導体装置１４は、セ
ラミックからなるベース基板１５が用いられて、このベ
ース基板１５の中央部には例えばＡｕ−Ｓｉ共晶合金か
らなる導電性接着剤１６を介して半導体チップ１の裏面
１Ｂが取り付けられている。半導体チップ１の周囲のベ
ース基板１５上には例えばＡｕからなる導電層１７が形
成されて、半導体チップ１の表面の電極２と導電層１７
との間には、例えばＡｌからなるワイヤ１９がボンディ
ングされている。
ラミックからなるベース基板１５が用いられて、このベ
ース基板１５の中央部には例えばＡｕ−Ｓｉ共晶合金か
らなる導電性接着剤１６を介して半導体チップ１の裏面
１Ｂが取り付けられている。半導体チップ１の周囲のベ
ース基板１５上には例えばＡｕからなる導電層１７が形
成されて、半導体チップ１の表面の電極２と導電層１７
との間には、例えばＡｌからなるワイヤ１９がボンディ
ングされている。
【００３４】ベース基板１５の裏面にはピン２０がＡｇ
ろうなどのろう材２１によって取り付けられていて、こ
のピン２０と導電層１７とはベース基板１５内に形成さ
れている多層配線を通じて導通されている。
ろうなどのろう材２１によって取り付けられていて、こ
のピン２０と導電層１７とはベース基板１５内に形成さ
れている多層配線を通じて導通されている。
【００３５】ベース基板１５の周辺部にはセラミックか
らなるキャップ２２が例えば低融点ガラスからなる絶縁
性接着剤２３によって接着されることにより、半導体チ
ップ１が封止されて、半導体装置１４が組み立てられ
る。
らなるキャップ２２が例えば低融点ガラスからなる絶縁
性接着剤２３によって接着されることにより、半導体チ
ップ１が封止されて、半導体装置１４が組み立てられ
る。
【００３６】以上のような実施形態２によれば次のよう
な効果が得られる。
な効果が得られる。
【００３７】側面３に厚さ方向に沿って段差４が設けら
れ、この段差４は半導体チップ１の裏面１Ｂの周縁に沿
って凹み部５が形成されている半導体チップ１を用いて
半導装置１４を組み立てているので、支持体上に接着剤
を介して半導体チップを取り付ける場合に、半導体チッ
プ表面への接着剤の這い上がりを阻止することが可能と
なる。
れ、この段差４は半導体チップ１の裏面１Ｂの周縁に沿
って凹み部５が形成されている半導体チップ１を用いて
半導装置１４を組み立てているので、支持体上に接着剤
を介して半導体チップを取り付ける場合に、半導体チッ
プ表面への接着剤の這い上がりを阻止することが可能と
なる。
【００３８】（実施形態３）図９は本発明の実施形態３
による半導体装置を示す断面図で、実施形態１によって
得られた半導体チップ１を用いて組み立てた半導体装置
を示している。
による半導体装置を示す断面図で、実施形態１によって
得られた半導体チップ１を用いて組み立てた半導体装置
を示している。
【００３９】本実施形態３による半導体装置１４は、ガ
ラスエポキシ樹脂からなるベース基板１５が用いられ
て、このベース基板１５の中央部には例えばシリコーン
ゴムからなる絶縁性接着剤２３を介して半導体チップ１
の裏面１Ｂが取り付けられている。半導体チップ１の周
囲のベース基板１５上には例えばＡｕからなる導電層１
７が形成されて、半導体チップ１の表面の電極２と導電
層１７との間には、例えばＡｌからなるワイヤ１９がボ
ンディングされている。
ラスエポキシ樹脂からなるベース基板１５が用いられ
て、このベース基板１５の中央部には例えばシリコーン
ゴムからなる絶縁性接着剤２３を介して半導体チップ１
の裏面１Ｂが取り付けられている。半導体チップ１の周
囲のベース基板１５上には例えばＡｕからなる導電層１
７が形成されて、半導体チップ１の表面の電極２と導電
層１７との間には、例えばＡｌからなるワイヤ１９がボ
ンディングされている。
【００４０】ベース基板１５にはピン２０がされてＡｇ
ろうなどのろう材２１によって取り付けられていて、こ
のピン２０と導電層１７とは導通されている。
ろうなどのろう材２１によって取り付けられていて、こ
のピン２０と導電層１７とは導通されている。
【００４１】ベース基板１５の周辺部にはＡｌからなる
キャップ２２が例えばＡｌからなる導電性リング２４を
介して例えばシリコーンゴムからなる絶縁性接着剤２３
によって接着されることにより、半導体チップ１が封止
されて、半導体装置１４が組み立てられる。なお、ベー
ス基板１５を構成しているガラスエポキシ樹脂の耐湿性
を改善するために、キャップ２２内には例えばシリコー
ンゲルなどの特性安定剤２５が充填される。
キャップ２２が例えばＡｌからなる導電性リング２４を
介して例えばシリコーンゴムからなる絶縁性接着剤２３
によって接着されることにより、半導体チップ１が封止
されて、半導体装置１４が組み立てられる。なお、ベー
ス基板１５を構成しているガラスエポキシ樹脂の耐湿性
を改善するために、キャップ２２内には例えばシリコー
ンゲルなどの特性安定剤２５が充填される。
【００４２】以上のような実施形態３によれば、実施形
態２に比較してベース基板１５を構成している材料が異
なるだけで、同様な半導体チップ１を用いて半導装置１
４を組み立てているので、実施例２と同様な効果を得る
ことができる。
態２に比較してベース基板１５を構成している材料が異
なるだけで、同様な半導体チップ１を用いて半導装置１
４を組み立てているので、実施例２と同様な効果を得る
ことができる。
【００４３】なお、ベース基板１５上に取り付ける半導
体チップ１の側面３に形成する凹み部５は、実施形態
２、３に示したように、裏面１Ｂの周縁に沿って形成す
ることなく、図１１に示すように、表面１Ａの周縁に沿
って形成することもできる。このような形状の半導体チ
ップ１を用いて半導体装置を組み立てても、その凹み部
５は半導体チップ１の取り付け時に溶融してその裏面１
Ｂの周縁にはみ出した接着剤を溜めるように働くので、
半導体チップ表面への這い上がりを阻止することができ
る。
体チップ１の側面３に形成する凹み部５は、実施形態
２、３に示したように、裏面１Ｂの周縁に沿って形成す
ることなく、図１１に示すように、表面１Ａの周縁に沿
って形成することもできる。このような形状の半導体チ
ップ１を用いて半導体装置を組み立てても、その凹み部
５は半導体チップ１の取り付け時に溶融してその裏面１
Ｂの周縁にはみ出した接着剤を溜めるように働くので、
半導体チップ表面への這い上がりを阻止することができ
る。
【００４４】また、半導体ウエハ７をダイシングして複
数の半導体チップ１に分離する際、前記した製造方法に
限らずに、半導体ウエハ７の裏面７Ｂ側から先にダイシ
ングするようにしても良い。
数の半導体チップ１に分離する際、前記した製造方法に
限らずに、半導体ウエハ７の裏面７Ｂ側から先にダイシ
ングするようにしても良い。
【００４５】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４６】例えば、前記実施形態では半導体チップを
接着剤を介して絶縁性のベース基板に取り付ける例で説
明したが、導電性のベース基板を用いることもできる。
接着剤を介して絶縁性のベース基板に取り付ける例で説
明したが、導電性のベース基板を用いることもできる。
【００４７】また、前記実施形態では、ベース基板にピ
ンを取り付ける例で説明したが、これに限らずにボール
状電極を形成するようにしても良い。
ンを取り付ける例で説明したが、これに限らずにボール
状電極を形成するようにしても良い。
【００４８】さらに、前記実施形態で示した各構成部の
寸法などの値は一例を示したものであり、目的、用途な
どに応じて、任意の変更が可能である。
寸法などの値は一例を示したものであり、目的、用途な
どに応じて、任意の変更が可能である。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
チップに適用した場合について説明したが、それに限定
されるものではない。本発明は、少なくとも接着剤の這
い上がり阻止に段差を利用することを条件とするものに
は適用できる。
なされた発明をその背景となった利用分野である半導体
チップに適用した場合について説明したが、それに限定
されるものではない。本発明は、少なくとも接着剤の這
い上がり阻止に段差を利用することを条件とするものに
は適用できる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００５１】半導体チップの側面には厚さ方向に沿って
段差が設けられているので、半導体チップの取付け時に
溶融してその裏面の周縁にはみ出した接着剤は段差によ
って溜められるため、支持体上に接着剤を介して半導体
チップを取り付ける場合に、半導体チップ表面への接着
剤の這い上がりを阻止することが可能となる。
段差が設けられているので、半導体チップの取付け時に
溶融してその裏面の周縁にはみ出した接着剤は段差によ
って溜められるため、支持体上に接着剤を介して半導体
チップを取り付ける場合に、半導体チップ表面への接着
剤の這い上がりを阻止することが可能となる。
【図１】本発明の実施形態１による半導体チップを示す
平面図である。
平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施形態１による半導体チップの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図４】本発明の実施形態１による半導体チップの製造
方法の他の工程を示す断面図である。
方法の他の工程を示す断面図である。
【図５】本発明の実施形態１による半導体チップの製造
方法のその他の工程を示す断面図である。
方法のその他の工程を示す断面図である。
【図６】本発明の実施形態１による半導体チップの製造
方法のその他の工程を示す断面図である。
方法のその他の工程を示す断面図である。
【図７】図６のＡ部分の拡大構造を示す断面図である。
【図８】本発明の実施形態１による半導体チップの製造
方法のその他の工程を示す断面図である。
方法のその他の工程を示す断面図である。
【図９】本発明の実施形態２による半導体装置を示す断
面図である。
面図である。
【図１０】本発明の実施形態３による半導体装置を示す
断面図である。
断面図である。
【図１１】本発明の各実施形態による半導体装置に用い
られる半導体チップの変形例を示す断面図である。
られる半導体チップの変形例を示す断面図である。
１…半導体チップ、１Ａ…半導体チップの表面、１Ｂ…
半導体チップの裏面、２…半導体チップの電極、３…半
導体チップの側面、４…半導体チップの側面の段差、５
…段差の凹み部、７…半導体ウエハ、７Ａ…半導体ウエ
ハの表面、７Ｂ…半導体ウエハの裏面、８…絶縁性テー
プ、９…第１のダイシングブレード、１０…第１の溝、
１１…第２のダイシングブレード、１２…第２の溝、１
４…半導体装置、１５…ベース基板、１６…導電性接着
剤、１７…導電層、１９…ボンディングワイヤ、２０…
ピン、２１…ろう材、２２…キャップ、２３…絶縁性接
着剤、２４…導電性リング、２５…特性安定剤。
半導体チップの裏面、２…半導体チップの電極、３…半
導体チップの側面、４…半導体チップの側面の段差、５
…段差の凹み部、７…半導体ウエハ、７Ａ…半導体ウエ
ハの表面、７Ｂ…半導体ウエハの裏面、８…絶縁性テー
プ、９…第１のダイシングブレード、１０…第１の溝、
１１…第２のダイシングブレード、１２…第２の溝、１
４…半導体装置、１５…ベース基板、１６…導電性接着
剤、１７…導電層、１９…ボンディングワイヤ、２０…
ピン、２１…ろう材、２２…キャップ、２３…絶縁性接
着剤、２４…導電性リング、２５…特性安定剤。
Claims (8)
- 【請求項１】 支持体上に接着剤を介して取り付けられ
る半導体チップであって、側面に厚さ方向に沿って段差
が設けられていることを特徴とする半導体チップ。 - 【請求項２】 前記側面の厚さ方向に沿う段差は、前記
接着剤が付着される裏面の周縁に沿って凹み部を有する
ことを特徴とする請求項１に記載の半導体チップ。 - 【請求項３】 前記側面の厚さ方向に沿う段差は、前記
接着剤が付着される裏面と反対側の表面の周縁に沿って
凹み部を有することを特徴とする請求項１に記載の半導
体チップ。 - 【請求項４】 半導体チップとして分離されるべき複数
の素子領域が予め形成された半導体ウエハを用意してそ
の一主面に絶縁性テープを接着する工程と、この半導体
ウエハの前記素子領域の周囲の位置を他主面から第１の
ダイシングブレードにより削って所望の深さの複数の第
１の溝を形成する工程と、前記絶縁性テープを除去して
半導体ウエハの他主面に絶縁性テープを接着する工程
と、この半導体ウエハの前記素子領域の周囲の位置を一
主面から、前記第１のダイシングブレードと厚さの異な
る第２のダイシングブレードにより削って前記溝に達す
る深さの複数の第２の溝を形成する工程と、前記絶縁性
テープを除去して複数の半導体チップに分離する工程と
を含むことを特徴とする半導体チップの製造方法。 - 【請求項５】 前記第１のダイシングブレードによる複
数の第１の溝及び第２のダイシングブレードによる第２
の溝を、同じピッチで形成することを特徴とする請求項
４に記載の半導体チップの製造方法。 - 【請求項６】 前記素子領域が形成されている表面から
先に厚さの小さいダイシングブレードによって溝を形成
することを特徴とする請求項４または５に記載の半導体
チップの製造方法。 - 【請求項７】 側面に厚さ方向に沿って段差が設けられ
ている半導体チップの裏面を接着剤を介して支持体上に
取り付け、前記半導体チップの表面の電極と前記支持体
の周囲に配置された導電層との間を導通させるととも
に、前記半導体チップをパッケージにより封止したこと
を特徴とする半導体装置。 - 【請求項８】 前記接着剤は、導電性接着剤あるいは絶
縁性接着剤から構成されることを特徴とする請求項７に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329997A JPH09172029A (ja) | 1995-12-19 | 1995-12-19 | 半導体チップ及びその製造方法並びに半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329997A JPH09172029A (ja) | 1995-12-19 | 1995-12-19 | 半導体チップ及びその製造方法並びに半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172029A true JPH09172029A (ja) | 1997-06-30 |
Family
ID=18227623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329997A Pending JPH09172029A (ja) | 1995-12-19 | 1995-12-19 | 半導体チップ及びその製造方法並びに半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172029A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000061035A (ko) * | 1999-03-23 | 2000-10-16 | 최완균 | 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 |
| WO2005011005A1 (ja) * | 2003-07-29 | 2005-02-03 | Hamamatsu Photonics K.K. | 裏面入射型光検出素子及びその製造方法 |
| JP2006108409A (ja) * | 2004-10-06 | 2006-04-20 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2007012716A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体装置 |
| JP2013254984A (ja) * | 2013-08-23 | 2013-12-19 | Rohm Co Ltd | 半導体装置 |
| WO2015002052A1 (ja) * | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 切削部材の先端形状の設計方法、半導体片の製造方法、回路基板および電子装置 |
| JP2016096321A (ja) * | 2014-11-10 | 2016-05-26 | 富士ゼロックス株式会社 | 半導体片の製造条件の設定方法、半導体片の製造方法および製造システム |
| JP2016219757A (ja) * | 2015-05-26 | 2016-12-22 | 株式会社ディスコ | 被加工物の分割方法 |
| US11233029B2 (en) | 2013-04-10 | 2022-01-25 | Mitsubishi Electric Corporation | Semiconductor device having a device fixed on a substrate with an adhesive |
-
1995
- 1995-12-19 JP JP7329997A patent/JPH09172029A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000061035A (ko) * | 1999-03-23 | 2000-10-16 | 최완균 | 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 |
| WO2005011005A1 (ja) * | 2003-07-29 | 2005-02-03 | Hamamatsu Photonics K.K. | 裏面入射型光検出素子及びその製造方法 |
| JP2005051080A (ja) * | 2003-07-29 | 2005-02-24 | Hamamatsu Photonics Kk | 裏面入射型光検出素子及びその製造方法 |
| US7560790B2 (en) | 2003-07-29 | 2009-07-14 | Hamamatsu Photonics K.K. | Backside-illuminated photodetector |
| EP2141749A1 (en) * | 2003-07-29 | 2010-01-06 | Hamamatsu Photonics K.K. | Back-illuminated photodetector and method for manufacturing the same |
| JP4499386B2 (ja) * | 2003-07-29 | 2010-07-07 | 浜松ホトニクス株式会社 | 裏面入射型光検出素子の製造方法 |
| US7964898B2 (en) | 2003-07-29 | 2011-06-21 | Hamamatsu Photonics K.K. | Back illuminated photodetector |
| JP2006108409A (ja) * | 2004-10-06 | 2006-04-20 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2007012716A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体装置 |
| US11233029B2 (en) | 2013-04-10 | 2022-01-25 | Mitsubishi Electric Corporation | Semiconductor device having a device fixed on a substrate with an adhesive |
| EP2985785B1 (en) * | 2013-04-10 | 2023-12-20 | Mitsubishi Electric Corporation | Method of manufacturing a semiconductor device with prevention of adhesive climbing up and corresponding semiconductor device |
| WO2015002052A1 (ja) * | 2013-07-01 | 2015-01-08 | 富士ゼロックス株式会社 | 切削部材の先端形状の設計方法、半導体片の製造方法、回路基板および電子装置 |
| JP2015029068A (ja) * | 2013-07-01 | 2015-02-12 | 富士ゼロックス株式会社 | 半導体片の製造方法および製造条件の決定方法 |
| JP2015029065A (ja) * | 2013-07-01 | 2015-02-12 | 富士ゼロックス株式会社 | 半導体片の製造方法 |
| JP2015029067A (ja) * | 2013-07-01 | 2015-02-12 | 富士ゼロックス株式会社 | 半導体片の製造方法 |
| JP2015029135A (ja) * | 2013-07-01 | 2015-02-12 | 富士ゼロックス株式会社 | 半導体片の製造方法 |
| JP2015038965A (ja) * | 2013-07-01 | 2015-02-26 | 富士ゼロックス株式会社 | 半導体片の製造方法、回路基板および電子装置 |
| CN105308724A (zh) * | 2013-07-01 | 2016-02-03 | 富士施乐株式会社 | 切割部件的末端形状的设计方法、半导体芯片制造方法、电路板及电子装置 |
| US9508595B2 (en) | 2013-07-01 | 2016-11-29 | Fuji Xerox Co., Ltd. | Method of tip shape of cutting member, semiconductor chip manufacturing method, circuit board, and electronic apparatus |
| JP2015029064A (ja) * | 2013-07-01 | 2015-02-12 | 富士ゼロックス株式会社 | 切削部材の先端形状の設計方法および半導体片の製造方法 |
| JP2013254984A (ja) * | 2013-08-23 | 2013-12-19 | Rohm Co Ltd | 半導体装置 |
| JP2016096321A (ja) * | 2014-11-10 | 2016-05-26 | 富士ゼロックス株式会社 | 半導体片の製造条件の設定方法、半導体片の製造方法および製造システム |
| JP2016219757A (ja) * | 2015-05-26 | 2016-12-22 | 株式会社ディスコ | 被加工物の分割方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2978861B2 (ja) | モールドｂｇａ型半導体装置及びその製造方法 | |
| TWI379367B (en) | Chip packaging method and structure thereof | |
| JP3913481B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US10236269B2 (en) | Semiconductor device having semiconductor chip with large and small irregularities on upper and lower side surface portions thereof | |
| JP2002261228A (ja) | リードフレーム | |
| JPH08111491A (ja) | 半導体装置 | |
| JPH09172029A (ja) | 半導体チップ及びその製造方法並びに半導体装置 | |
| JP2838703B2 (ja) | 半導体パッケージの製造方法 | |
| US4558346A (en) | Highly reliable hermetically sealed package for a semiconductor device | |
| US20080157309A1 (en) | Lead frame and method of manufacturing the same, and semiconductor device | |
| JP3892359B2 (ja) | 半導体チップの実装方法 | |
| US7309910B2 (en) | Micro lead frame packages and methods of manufacturing the same | |
| JPH09330992A (ja) | 半導体装置実装体とその製造方法 | |
| JP2001077266A (ja) | 樹脂封止型半導体装置の製造方法 | |
| JP4475788B2 (ja) | 半導体装置の製造方法 | |
| JP3229816B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| TWI740350B (zh) | 半導體裝置之製造方法 | |
| JP2004186643A (ja) | 半導体装置およびその製造方法 | |
| JPH08250545A (ja) | 半導体装置およびその製造方法 | |
| JPH01135052A (ja) | 半導体装置およびその製造方法 | |
| JP4418603B2 (ja) | 半導体装置およびその製造方法 | |
| JP2596387B2 (ja) | 樹脂封止型半導体装置 | |
| TWI337393B (en) | Bga packaging method and bga package | |
| JPH0525182B2 (ja) | ||
| JP2005108471A (ja) | 接点機構デバイス及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20051004 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051202 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20051207 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060720 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070112 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081014 |
|
| RD03 | Notification of appointment of power of attorney |
Effective date: 20081014 Free format text: JAPANESE INTERMEDIATE CODE: A7423 |
|
| RD04 | Notification of resignation of power of attorney |
Effective date: 20081014 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20081119 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20111128 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20121128 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20131128 |