JPS63204635A - メモリ−モジユ−ル - Google Patents
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- JPS63204635A JPS63204635A JP62036966A JP3696687A JPS63204635A JP S63204635 A JPS63204635 A JP S63204635A JP 62036966 A JP62036966 A JP 62036966A JP 3696687 A JP3696687 A JP 3696687A JP S63204635 A JPS63204635 A JP S63204635A
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁性基板上にメモリーＩＣチップを２ヶ以上
重ねて取付けたメモリーモジュールに関する。
重ねて取付けたメモリーモジュールに関する。
従来、この種のメモリーモジュールとしては、第８図の
断面図に示すような構造のものがある。
断面図に示すような構造のものがある。
図において、絶縁性基板１は一般にプリント基板と称さ
れているガラスエポキシ等からなり、その表面には絶縁
層２、リード挿入孔３等が形成され、このリード挿入孔
３にはメモリーＩＣを封止したＤＩＰ （デュアルイン
ラインパッケージ）と称される半導体装置４のリード５
が挿入され、半田６等によって固定されている。このよ
うなメモリーモジュールに対しては、メモリーモジュー
ルを搭載する電子装置の能力増加にともなうメモリー容
量の増加、及び電子装置の小型化薄型化にともなうメモ
リーモジュールの小型化薄型化の傾向が著しく、メモリ
ーＩＣ半導体装置の実装密度の向上と薄型化が重要な課
題となっている。
れているガラスエポキシ等からなり、その表面には絶縁
層２、リード挿入孔３等が形成され、このリード挿入孔
３にはメモリーＩＣを封止したＤＩＰ （デュアルイン
ラインパッケージ）と称される半導体装置４のリード５
が挿入され、半田６等によって固定されている。このよ
うなメモリーモジュールに対しては、メモリーモジュー
ルを搭載する電子装置の能力増加にともなうメモリー容
量の増加、及び電子装置の小型化薄型化にともなうメモ
リーモジュールの小型化薄型化の傾向が著しく、メモリ
ーＩＣ半導体装置の実装密度の向上と薄型化が重要な課
題となっている。
これに対して第９図に示すようなフラットパッケージ７
や、第１０図に示すようなチップキャリヤーパッケージ
８を使用して実装密度の向上と薄型化を実現したものが
あるが、例えばメモリーカードのような超小型薄型の電
子装置に対しては十分でない。
や、第１０図に示すようなチップキャリヤーパッケージ
８を使用して実装密度の向上と薄型化を実現したものが
あるが、例えばメモリーカードのような超小型薄型の電
子装置に対しては十分でない。
メモリーカード用メモリーモジュールとしては、第１１
図に示すような、配線層２．ボンディング用パッド９等
を形成した絶縁性基板１に、メモリーＩＣチップ１０を
接着剤１１により固着し、このメモリーＩＣチップ１０
の電極とボンディング用パッド９とをボンディングワイ
ヤー１２により接続し、封止用樹脂１３により封止する
ものがある。このような構造にすれば従来の方法に比べ
て実装密度の向上と薄型化が実現できる。
図に示すような、配線層２．ボンディング用パッド９等
を形成した絶縁性基板１に、メモリーＩＣチップ１０を
接着剤１１により固着し、このメモリーＩＣチップ１０
の電極とボンディング用パッド９とをボンディングワイ
ヤー１２により接続し、封止用樹脂１３により封止する
ものがある。このような構造にすれば従来の方法に比べ
て実装密度の向上と薄型化が実現できる。
上述した従来のメモリーモジュールは、半導体装置４ま
たはメモリーＩＣチップ１０を平面的に実装しているた
め、実装密度の向上に対しては限度がある。特に、メモ
リーカード用のメモリーモジュール等については、メモ
リーカードの外形が通常のキャッシュカードサイズに限
定されているため、搭載可能な半導体装置またはメモリ
ーＩＣチップの数には限度があり、その結果メモリーカ
ードのメモリー容量にも限度が生じる。
たはメモリーＩＣチップ１０を平面的に実装しているた
め、実装密度の向上に対しては限度がある。特に、メモ
リーカード用のメモリーモジュール等については、メモ
リーカードの外形が通常のキャッシュカードサイズに限
定されているため、搭載可能な半導体装置またはメモリ
ーＩＣチップの数には限度があり、その結果メモリーカ
ードのメモリー容量にも限度が生じる。
これに対して、例えばＤＩＲ半導体装置を２個上下に重
ねて１個当りの専有面積を半分にする立体的に実装する
ものがあるが、この場合は半導体装置の厚さが２倍以上
になり、例えばメモリーカードのように３〜５Ｉ１１程
度が最大厚さである超薄型の電子装置には適用できない
という欠点がある。
ねて１個当りの専有面積を半分にする立体的に実装する
ものがあるが、この場合は半導体装置の厚さが２倍以上
になり、例えばメモリーカードのように３〜５Ｉ１１程
度が最大厚さである超薄型の電子装置には適用できない
という欠点がある。
本発明の目的は、メモリーＩＣチップをフィルムキャリ
ヤ一方式によって２段以上に重ねて絶縁性基板に実装し
、高実装密度化と薄型化を可能としたメモリーモジュー
ルを提供することにある。
ヤ一方式によって２段以上に重ねて絶縁性基板に実装し
、高実装密度化と薄型化を可能としたメモリーモジュー
ルを提供することにある。
本発明のメモリーモジュールの構成は、配線層とボンデ
ィング用パッドとを有する絶縁性基板にメモリーＩＣチ
ップが接着剤を介して複数段重ねて搭載され、これらメ
モリーＩＣチップの電極と前記絶縁性基板のボンディン
グ用パッドとがフィルムキャリヤーテープのリードを介
してリードボンディングされたことを特徴とする。
ィング用パッドとを有する絶縁性基板にメモリーＩＣチ
ップが接着剤を介して複数段重ねて搭載され、これらメ
モリーＩＣチップの電極と前記絶縁性基板のボンディン
グ用パッドとがフィルムキャリヤーテープのリードを介
してリードボンディングされたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す部分断面図、第２図、
第４図はキャリヤーテープ上のＩＣチップの２つの配置
を示す平面図、第３図、第５図は第２図、第４図のＩＣ
チップの形状を示す平面図、第６図は本実施例を基板上
に配置した平面図である。第１図において、メモリーＩ
Ｃチップ１０．１０’は接着剤１１によって２段重ねに
なってメモリーモジュール用の絶縁性基板１４上に搭載
されている。これらメモリーＩＣチップ１０．１０’は
フィルムキャリヤ一方式によって各々メモリーＩＣチッ
プの電極と絶縁基板１４のボンディング用パッド９とが
リード１５によってリードボンディングされている。ま
た、各々のメモリーＩＣチップ１０．１０’上にはコー
ティング樹脂１６がコーティングされており、メモリー
ＩＣチップの全体を被覆するように封止用樹脂１３がメ
モリーＩＣチップを封止している。
第４図はキャリヤーテープ上のＩＣチップの２つの配置
を示す平面図、第３図、第５図は第２図、第４図のＩＣ
チップの形状を示す平面図、第６図は本実施例を基板上
に配置した平面図である。第１図において、メモリーＩ
Ｃチップ１０．１０’は接着剤１１によって２段重ねに
なってメモリーモジュール用の絶縁性基板１４上に搭載
されている。これらメモリーＩＣチップ１０．１０’は
フィルムキャリヤ一方式によって各々メモリーＩＣチッ
プの電極と絶縁基板１４のボンディング用パッド９とが
リード１５によってリードボンディングされている。ま
た、各々のメモリーＩＣチップ１０．１０’上にはコー
ティング樹脂１６がコーティングされており、メモリー
ＩＣチップの全体を被覆するように封止用樹脂１３がメ
モリーＩＣチップを封止している。
このような構造のメモリーモジュールの構造は次のよう
に行われる。
に行われる。
まず、第２図及び第４図に示すような、搬送及び位置決
め用のスプロケットホール１７と、メモリーＩＣチップ
１０．１０’が入るデバイスホール１８とを有する絶縁
性フィルムに、銅等からなる金属箔を接着し、エツチン
グ等により所望の形状のリード１５と電気選別用パッド
１９とを形成したフィルムキャリヤーテープ２０．２０
’とあらかじめ電極端子上に金属突起物であるバンプ２
１を設けたメモリーＩＣチップ１０．１０’とを準備し
、次にフィルムキャリヤーテープのり−ド１５とメモリ
ーＩＣチップのバンブ２１とを熱圧着法または共晶法等
によりインナーリードボンディングし、フィルムキャリ
ヤーテープの状態で電気選別用パッド１９上に接触子を
接触させて電気選別を実施する。ついで、第３図及び第
５図に示すように、フィルムキャリヤーテープのリード
１５を所望の長さに切断し成形する。
め用のスプロケットホール１７と、メモリーＩＣチップ
１０．１０’が入るデバイスホール１８とを有する絶縁
性フィルムに、銅等からなる金属箔を接着し、エツチン
グ等により所望の形状のリード１５と電気選別用パッド
１９とを形成したフィルムキャリヤーテープ２０．２０
’とあらかじめ電極端子上に金属突起物であるバンプ２
１を設けたメモリーＩＣチップ１０．１０’とを準備し
、次にフィルムキャリヤーテープのり−ド１５とメモリ
ーＩＣチップのバンブ２１とを熱圧着法または共晶法等
によりインナーリードボンディングし、フィルムキャリ
ヤーテープの状態で電気選別用パッド１９上に接触子を
接触させて電気選別を実施する。ついで、第３図及び第
５図に示すように、フィルムキャリヤーテープのリード
１５を所望の長さに切断し成形する。
ここでフィルムキャリヤーテープ２０．２０’のり−ド
１５のうち、少なくともメモリーＩＣチップのチップ選
択端子にボンディングされるチップセレクト端子用リー
ド２２．２２’については、第２図及び第４図に示すよ
うにメモリーＩＣチップを２段に重ねる際の上段用と下
段用でアウタリードボンディングする位置が各々異なる
ように形成し、フィルムキャリヤーテープを上段用と下
段用の２種類準備する必要があり、またリードの切断成
形の位置や形状についても上段用と下段用でメモリーＩ
Ｃチップの高さやアウターリードボンディングする位置
にあわせて別々に設定されることが必要である。
１５のうち、少なくともメモリーＩＣチップのチップ選
択端子にボンディングされるチップセレクト端子用リー
ド２２．２２’については、第２図及び第４図に示すよ
うにメモリーＩＣチップを２段に重ねる際の上段用と下
段用でアウタリードボンディングする位置が各々異なる
ように形成し、フィルムキャリヤーテープを上段用と下
段用の２種類準備する必要があり、またリードの切断成
形の位置や形状についても上段用と下段用でメモリーＩ
Ｃチップの高さやアウターリードボンディングする位置
にあわせて別々に設定されることが必要である。
但し、電気選別用パッド１９については、上段用と下段
用のフィルムキャリヤーテープで共通の位置にすれば、
電気選別装置の共通化がはかれる。
用のフィルムキャリヤーテープで共通の位置にすれば、
電気選別装置の共通化がはかれる。
次に、第１図及び第６図に示すように配線層２とボンデ
ィング用パッド９とを有する絶縁性基板１４を準備し、
リード切断成形済みのメモリーＩＣチップ２０を銀ペー
スト等の接着剤１１で絶縁性基板上に固着し、リード１
５．２２をボンディング用バッド９にアウターリードボ
ンディングする。さらに、同様にしてメモリーＩＣチッ
プ２０’を接着剤１１で先に固着済みのメモリーＩＣチ
ップ２０上に固着し、リード１５．２２’をボンディン
グ用バッド９にアウターリードボンディングする。
ィング用パッド９とを有する絶縁性基板１４を準備し、
リード切断成形済みのメモリーＩＣチップ２０を銀ペー
スト等の接着剤１１で絶縁性基板上に固着し、リード１
５．２２をボンディング用バッド９にアウターリードボ
ンディングする。さらに、同様にしてメモリーＩＣチッ
プ２０’を接着剤１１で先に固着済みのメモリーＩＣチ
ップ２０上に固着し、リード１５．２２’をボンディン
グ用バッド９にアウターリードボンディングする。
ついで、樹脂ダム２３を固着後、封止用樹脂１３でメモ
リーＩＣチップ２０．２０’全体を被覆封止してメモリ
ーモジュールが完成する。
リーＩＣチップ２０．２０’全体を被覆封止してメモリ
ーモジュールが完成する。
ここで絶縁性基板１４のボンディング用バッド９のうち
、チップセレクト端子用リード２２゜２２′に対応する
ボンディング用バッド９については、第６図に示すよう
にチップセレクト端子用リード位置にあわせ、かつ電気
的にも別々に設けておく必要がある。また、リード１５
．２２゜２２′がメモリーＩＣチップ１０．１０’の周
縁とショートするのを防止するため、下段のメモリーチ
ップＩＣ表面の保護のため及びメモリーＩＣチップの耐
湿性向上のために第１図に示すようにコーティング樹脂
１６をメモリーＩＣチップ表面及びリードとメモリーＩ
Ｃチップ縁との間を埋めるようにコーティングすること
が必要である。この樹脂のコーティングはインナーリー
ドボンディング工程からアウターリードボンデイング工
程迄の間で実施可能であるが、リード切断工程前のフィ
ルムキャリヤーテープの状態で実施する方が作業性が良
好である。
、チップセレクト端子用リード２２゜２２′に対応する
ボンディング用バッド９については、第６図に示すよう
にチップセレクト端子用リード位置にあわせ、かつ電気
的にも別々に設けておく必要がある。また、リード１５
．２２゜２２′がメモリーＩＣチップ１０．１０’の周
縁とショートするのを防止するため、下段のメモリーチ
ップＩＣ表面の保護のため及びメモリーＩＣチップの耐
湿性向上のために第１図に示すようにコーティング樹脂
１６をメモリーＩＣチップ表面及びリードとメモリーＩ
Ｃチップ縁との間を埋めるようにコーティングすること
が必要である。この樹脂のコーティングはインナーリー
ドボンディング工程からアウターリードボンデイング工
程迄の間で実施可能であるが、リード切断工程前のフィ
ルムキャリヤーテープの状態で実施する方が作業性が良
好である。
第７図は本発明の第２の実施例の縦断面図である０本実
施例もメモリーＩＣチップ１０．１０’は接着剤１１に
よって２段重ねにかつメモリーＩＣチップ表面を下にし
たフェイスダウンで絶縁性基板に搭載されている。これ
らメモリーＩＣチップ１０．１０’はフィルムキャリヤ
一方式によって各々メモリーＩＣチップの電極と絶縁性
基板１４のボンディング用バッド９とがリード１５によ
ってリードボンディングされている。また、各々のメモ
リーＩＣチップ１０．１０’上にはコーティング樹脂１
６がコーティングされており、メモリーＩＣチップの全
体を被覆するように封止用樹脂１３がメモリーＩＣチッ
プを封止している。
施例もメモリーＩＣチップ１０．１０’は接着剤１１に
よって２段重ねにかつメモリーＩＣチップ表面を下にし
たフェイスダウンで絶縁性基板に搭載されている。これ
らメモリーＩＣチップ１０．１０’はフィルムキャリヤ
一方式によって各々メモリーＩＣチップの電極と絶縁性
基板１４のボンディング用バッド９とがリード１５によ
ってリードボンディングされている。また、各々のメモ
リーＩＣチップ１０．１０’上にはコーティング樹脂１
６がコーティングされており、メモリーＩＣチップの全
体を被覆するように封止用樹脂１３がメモリーＩＣチッ
プを封止している。
このような構造のメモリーモジュールの製造は、メモリ
ーＩＣチップをフェイスダウンで搭載する以外は、第１
の実施例と同様にして実施できる。
ーＩＣチップをフェイスダウンで搭載する以外は、第１
の実施例と同様にして実施できる。
本実施例では、メモリーＩＣチップがフェイスダウンで
搭載されているため、リード１５の成形量が小さくて良
く、その結果メモリーＩＣチップ縁とボンディング用パ
ッド９との距離を短かくすることができ実装密度の向上
がはかれる。
搭載されているため、リード１５の成形量が小さくて良
く、その結果メモリーＩＣチップ縁とボンディング用パ
ッド９との距離を短かくすることができ実装密度の向上
がはかれる。
なお、本実施例ではメモリーＩＣチップの２段重ねにつ
いて説明したが、３段以上に重ねても同様に実施可能で
ある。また、メモリーモジュールの外装部を強固にして
おけば、メモリーＩＣチップを被覆する樹脂１３の省略
が可能である。
いて説明したが、３段以上に重ねても同様に実施可能で
ある。また、メモリーモジュールの外装部を強固にして
おけば、メモリーＩＣチップを被覆する樹脂１３の省略
が可能である。
さら、に、下段用のメモリーＩＣチップ１０をメモリー
ＩＣチップ表面を下にしたフェイスダウンで絶縁性基板
１４に搭載し、上段用のメモリーＩＣチップ１０’をメ
モリーＩＣチップ表面を上にしたフェイスアップで搭載
する方法等のように、メモリーＩＣチップ面を交互にす
る方法でも実施可能であるが、この場合においては、メ
モリーＩＣチップの全端子について上段用と下段用の端
子位置が異なるので、絶縁基板上のボンディング用パッ
ド及びフィルムキャリヤーテープのリードの位置を各端
子で独立して設ける必要がある。
ＩＣチップ表面を下にしたフェイスダウンで絶縁性基板
１４に搭載し、上段用のメモリーＩＣチップ１０’をメ
モリーＩＣチップ表面を上にしたフェイスアップで搭載
する方法等のように、メモリーＩＣチップ面を交互にす
る方法でも実施可能であるが、この場合においては、メ
モリーＩＣチップの全端子について上段用と下段用の端
子位置が異なるので、絶縁基板上のボンディング用パッ
ド及びフィルムキャリヤーテープのリードの位置を各端
子で独立して設ける必要がある。
以上説明したように、本発明は、メモリーＩＣチップを
２段以上重ね、またフィルムキャリヤ一方式によってリ
ードボンディングすることにより、メモリーＩＣチップ
の実装密度の向上ができると共に、メモリーモジュール
の薄型化が可能となり、大容量のメモリーカードに対応
したメモリーモジュールを提供することができる。
２段以上重ね、またフィルムキャリヤ一方式によってリ
ードボンディングすることにより、メモリーＩＣチップ
の実装密度の向上ができると共に、メモリーモジュール
の薄型化が可能となり、大容量のメモリーカードに対応
したメモリーモジュールを提供することができる。
第１図は本発明の第１の実施例のメモリーモジュールの
縦断面図、第２図、第４図は第１図のキャリヤーテープ
の２つの配置を示す平面図、第３図、第５図は第２図、
第４図のＩＣチップの形状を示す平面図、第６図は本実
施例を基板上に配置した平面図、第７図は本発明の第２
の実施例の断面図、第８図、第１１図は従来のメモリー
モジュールの二側の断面図、第９図、第１０図は一般の
半導体装置の二側の斜視図である。 １・・・絶縁性基板、２・・・配線層、３・・・リード
挿入孔、４・・・ＤＩＰ半導体装置、５・・・半導体装
置のリード、６・・・半田、７・・・フラットパッケー
ジ、８・・・チップキャリアパッケージ、９．９′・・
・ボンディング用パッド、１０．１０’・・・メモリＩ
Ｃチップ、１１・・・接着剤、１２・・・ボンディング
ワイヤー、１３・・・封止用樹脂、１４・・・モジュー
ル基板、１５・・・リード、１６・・・コーティング樹
脂、１７・・・スプロケットホール、１８・・・デバイ
スホール、１９・・・電気選別用パッド、２０．２０’
・・・フィルムキャリヤーテープ、２１・・・バンプ、
２２．２２’・・・チップセレクト端子用リード、２３
・・・樹脂ダム。 代理人 弁理士 内 原 音 乙 に ４ＤＩＰ’ｒ導伴娘夏 第９ 口 早１０口 牛１１ 回
縦断面図、第２図、第４図は第１図のキャリヤーテープ
の２つの配置を示す平面図、第３図、第５図は第２図、
第４図のＩＣチップの形状を示す平面図、第６図は本実
施例を基板上に配置した平面図、第７図は本発明の第２
の実施例の断面図、第８図、第１１図は従来のメモリー
モジュールの二側の断面図、第９図、第１０図は一般の
半導体装置の二側の斜視図である。 １・・・絶縁性基板、２・・・配線層、３・・・リード
挿入孔、４・・・ＤＩＰ半導体装置、５・・・半導体装
置のリード、６・・・半田、７・・・フラットパッケー
ジ、８・・・チップキャリアパッケージ、９．９′・・
・ボンディング用パッド、１０．１０’・・・メモリＩ
Ｃチップ、１１・・・接着剤、１２・・・ボンディング
ワイヤー、１３・・・封止用樹脂、１４・・・モジュー
ル基板、１５・・・リード、１６・・・コーティング樹
脂、１７・・・スプロケットホール、１８・・・デバイ
スホール、１９・・・電気選別用パッド、２０．２０’
・・・フィルムキャリヤーテープ、２１・・・バンプ、
２２．２２’・・・チップセレクト端子用リード、２３
・・・樹脂ダム。 代理人 弁理士 内 原 音 乙 に ４ＤＩＰ’ｒ導伴娘夏 第９ 口 早１０口 牛１１ 回
Claims (4)
- （１）配線層とボンディング用パッドとを有する絶縁性
基板にメモリーＩＣチップが接着剤を介して複数段重ね
て搭載され、これらメモリーＩＣチップの電極と前記絶
縁性基板のボンディング用パッドとがフィルムキャリヤ
ーテープのリードを介してリードボンディングされたこ
とを特徴とするメモリーモジュール。 - （２）メモリーＩＣチップは全体が樹脂によって被覆さ
れているものである特許請求の範囲第１項記載のメモリ
ーモジュール。 - （３）複数段重ねたメモリーＩＣチップのチップセレク
ト端子は各チップセレクト端子毎に、電気的に分離して
フィルムキャリヤーテープのリードがリードボンディン
グされ、その他の端子はそれぞれ共通に各ボンディング
用パッドにリードボンディングされたものである特許請
求の範囲第１項記載のメモリーモジュール。 - （４）メモリーＩＣチップの少なくとも表面及びそのイ
ンナーリードボンディングされたリードとこのメモリー
ＩＣチップ縁との間が樹脂でコーティングされたもので
ある特許請求の範囲第１項記載のメモリーモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036966A JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036966A JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204635A true JPS63204635A (ja) | 1988-08-24 |
| JPH0810746B2 JPH0810746B2 (ja) | 1996-01-31 |
Family
ID=12484476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036966A Expired - Lifetime JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810746B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383296A2 (en) * | 1989-02-15 | 1990-08-22 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device package |
| JPH0320051A (ja) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | 半導体装置 |
| EP0430458A2 (en) * | 1989-12-01 | 1991-06-05 | STMicroelectronics Limited | Semiconductor chip packages |
| US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
-
1987
- 1987-02-19 JP JP62036966A patent/JPH0810746B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0383296A2 (en) * | 1989-02-15 | 1990-08-22 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device package |
| JPH0320051A (ja) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | 半導体装置 |
| EP0430458A2 (en) * | 1989-12-01 | 1991-06-05 | STMicroelectronics Limited | Semiconductor chip packages |
| US5165067A (en) * | 1989-12-01 | 1992-11-17 | Inmos Limited | Semiconductor chip packages |
| US5512783A (en) * | 1989-12-01 | 1996-04-30 | Inmos Limited | Semiconductor chip packages |
| US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810746B2 (ja) | 1996-01-31 |
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