KR0163863B1 - 멀티칩 실장을 위한 반도체 패키지 - Google Patents

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Abstract

본 발명은 메모리 용량의 확장시 메모리모듈 영역이 상대적으로 전체의 시스템에 비하여 상대적으로 많은 영역을 차지하게 되는 문제점을 해결하기 위하여, 측면의 타이바를 구비한 리드프레임 위에 다층의 금속물질로 구성되는 회로패턴이 양면에 형성된 기판이 실장되고, 기판의 양면에 고탄성율을 갖는 비도전성 접착물질이 개재되어 복수개의 반도체 칩들이 실장되며, 반도체 칩의 본딩패드와 기판의 전극패드가 와이어에 의해 연결되어 전기적으로 접속되고, 본딩된 와이어와 반도체 칩 등을 외부환경으로부터 보호하기 위하여 봉지수지로 봉지하여 패키지 몸체를 형성함으로써, 메모리 모듈 자체의 유니트 패키지화가 가능하고, 비도전성 접착물질을 통하여 반도체 칩과 기판의 열적 스트레스에 의한 박리 현상 등을 방지 할 수 있는 멀티칩 실장을 위한 반도체 패키지에 관한 것이다.

Description

멀티칩 실장을 위한 반도체 패키지
제1도는 종래기술에 따른 멀티칩 실장을 위한 반도체 패키지의 일 실시예를 나타낸 단면도.
제2도는 본 발명에 따른 멀티칩 실장을 위한 반도체 패키지의 일 실시예를 나타낸 단면도.
제3도는 제2도에 적용되는 멀티칩 실장을 위한 리드프레임의 평면도이다.
본 발명은 퍼스널 컴퓨터(PC : Personal Computer ; 이하 PC라 한다)등에 적용되는 멀티칩 실장을 위한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 전기적 접속을 위한 회로패턴이 양면에 형성되어 있는 기판을 리드프레임 위에 전도성 물질로 접속시키고, 이 기판의 양면에 비전도성 접착물질을 개재하여 복수개의 멀티칩을 실장하고 기판 위에 형성된 회로패턴과 와이어 본딩한 후, 봉지수지로 봉지함으로써 메모리 용량의 확장이 가능하고 소형·박형화가 가능한 멀티칩 실장을 위한 반도체 패키지에 관한 것이다.
최근 들어, PC, 노트북 PC 등의 소형화 또는 고기능화 추세로 인하여 여러 시스템 등에서 구성소자로 이용되는 반도체 패키지가 티에스오피(TSOP : Thin Small Outline Package ; 이하 TSOP라 한다), 티큐에프티(TQFP : Thin Quard Fkat Package), 탭 패키지(TAB package : Tape Automated Bonding package) 등으로 박형화 도는 소형 경량화되고 있는 추세에 있다.
또한 PC는 사용자에게 휴대가 용이하도록 더욱 더 소형화의 추세로 이어지고 있으며, 이에 따라 기본 시스템의 구성 자체 크기를 줄이기 위하여 저소비 전력에 부합되고 소형 경량화된 반도체 패키지와 휴대용 하드 디스크 드라이브 카드로의 전환이 필요하게 되었다.
특히, PC는 메모리 용량의 확장을 위하여 외부 핀을 핀 번호별로 동일하게 배치함으로써 쉽게 확장이 가능한 에스아이엠엠(SIMM ; Single In-line Memory Module) 및 디아이엠엠(DIMM ; Dual In-line Memory Module)등의 메모리 모듈 등을 적용하고 있지만, 동급의 노트북 PC 또는 서브 노트북 PC 등에서의 메모리 모듈영역은 전체의 시스템에 비하여 상대적으로 많은 영역을 차지하게 되는 문제점이 있다.
따라서, 컴퓨터 제조업체 등에서는 메모리 모듈 자체를 수직 타입으로 소켓에 삽입하는 대신에 메모리 모듈 영역을 줄이기 위하여 일정한 경사로 기울여서 소켓 등에 삽입하고 있으나, 높이 제한이 뒤따르게 되는 재반 문제점이 있으며. 또 시스템에서의 메모리 모듈 영역은 여전히 크고 무게도 증가되는 단점이 있다.
이에 대한 문제점 해결을 위해 최근 일본 업체와 미국 반도체 업체간에 기술 협력으로 단일 패키지에 여러 개의 동일 칩을 실장하는 패키지 형태가 개발되었다.
이 기술은 동일 메모리 칩을 실장하여 두배(칩이 두 개 실장될 경우)의 메모리 확장, 네배(칩이 네 게 실장될 경우)의 메모리 확장이 가능하도록 하였으나 니 기술은 동일 기능을 하는 칩의 본딩패드를 공통으로 리드프레임의 내부리드에 연결시키는 방법으로 이 기술의 가장 어려운 분제는 동일 칩이라 해도 서로 마주 보아야 동일 기능을 하는 칩의 본딩패드를 공통으로 연결할 수 있으므로 실제적으로는 동일 칩이 아닌 미러 칩(Mirror chip)이라는 것이다. 특히 이 메모리 디바이스는 노아 타입 프레쉬 메모리로 이노아 타입은 한셀이 워드라인(Word line) 하나와 비트라인(Bit line)하나가 연결되어 구성되므로 메모리의 실장이 커질수록 그 어레이 핀 수가 증가하게 되며 칩 사이즈도 커지게 된다. 이렇게 되면 패키지의 핀 수도 커지게 되고 따라서 패키지 크기가 커지므로 실장효율이 떨어지게 되므로 이러한 점을 해결하고자 진행된 것으로 판단된다. 이 디바이스가 TSOP에 두개 실장된 경우를 디디티에스오피(DDTSOP ; Dual Die TSOP ; 이하 DDTSOP라 한다)라 명하고 있다.
위에서 기술된 DDTSOP에서의 메모리 용얄 확장을 위해 필요한 미러 칩이 필요 없는 메모리 용량의 확장을 반도체 패키지 내에서 실현 가능하도록 한 멀티칩 실장을 위한 것이 본 발명의 한 특징이다.
따라서 본 발명에서는 메모리 용량의 확장을 반도체 패키지 내에서 실현 가능하도록 한 멀티칩 실장을 위한 반도체 패키지에 관하여 서술하고자 한다.
본 발명은 상술한 바와 같은 제반 문제점들을 해결하기 위하여 인출한 것으로서, 본 발명의 목적은 PC 등에서 메모리 모듈 확장영역을 줄이고 메모리 모듈자체를 단위 패키지화하여 소형·경량화된 멀티칩 실장을 위한 반도체 패키지를 제공함에 있다.
본 발명의 다른 복적은 다수개의 단일 칩 패키지에 의한 메모리 모듈 자체의 실장공정을 줄이고 소형 및 박형화 가능한 멀티칩 반도체 패키지를 구현함으로써 메모리 모듈의 확장이 용이하고 시스템 자체의 크기와 무게가 간소화 된 멀티칩 실장을 위한 반도체 패키지를 제공함에 있다.
본 발명의 또 다른 목적은 단위 패키지화한 메모리 모듈을 적용함으로써 시스템 자체의 휴대가 간편한 멀티칩 실장을 위한 반도체 패키지를 제공함에 있다.
본 발명은 종래기술에서와 같은 동일 칩이라도 미러 칩이 필요하게 되므로 실제적으로는 칩 제조의 어려움이 있으므로 이를 해결하고, 또한 두 칩의 동일 기능의 본딩패드를 열압착 방식의 범프를 이용함에 따라 이에 대한 작업불량 발생시 재 수정작업이 힘든 어려운 점을 해결하기 위하여 얇고, 내열성이 있으며 양면에 전도성의 금속으로 형성된 회로패턴을 형성하고, 특히 종래기술의 범프방식과는 달리 와이어 본딩방식으로 할 수 있도록 기판 위에 전극패드를 형성한 것이다.
이에 더하여, 본 발명은 기판의 양면에 비도전성 접착물질을 개재하여 반도체 칩을 실장함으로써 봉지된 후 반도체 패키지 내에서 열적 스트레스의 차이에 의해 발생되는 반도체 칩과 기판 사이의 박리현상 또는 반도체 칩의 크랙 등과 같은 손실을 방지하기 위한 것이다.
본 발명에 있어서 기판의 명칭을 씨오티(COT ; Chip On Tape ; 이하 COT라 한다)라 하는데 위의 기술내용을 좀 더 상세히 설명하면 다음과 같다.
COT의 원자재 제조는 크게 세 가지로 나눌 수 있는데, 그 첫 번째는 금속박판에 액상의 폴리이미드(Polyimide) 재료를 일정한 두께로 도포한 후 경화하여 만들거나, 둘째로는 폴리이미드 판재에 금속을 증착시켜 제작한다.
또한, 셋째는 폴리이미드와 금속박판을 접착제로 접착시켜 만들게 된다. 이것은 제조기술의 용이에 따른 원자재 가격에 큰 영향을 주게 되므로 충분히 고려하여 적용해야 한다.
이렇게 준비된 COT의 구조는 아래의 표1과 같이 비접착형과 접착형으로 크게 나눌 수 있다.
COT의 두 타입의 구조는 각각 폴리이미드 기준필름(Polyimide Base Film)에 구리 금속층(Copper metal)을 입힌 후 니켈(Nickel) 및 금(Gold)등을 도금하여 회로패턴을 형성하며, 특히 양면의 회로패턴을 연결시키는 연결패턴은 구리 금속을 에칭한 후 폴리이미드 기준필름을 펀칭 또는 레이져로 홀을 형성하고 무전해도금 후 전기도금 처리하여 형성한다. 또한 이 기판에 반도체 칩을 실장하기 위해 사용되는 접착제가 이 홀을 통하여 흐르게 될 경우를 위하여 전기도금 및 홀의 크기를 감안하여 작업하면 플러깅(Plugging)할 수 있게 된다.
이렇게 함으로써 단일 패키지 내에 한 개 이상의 기판을 이용하여 복수개의 칩을 실장하게 될 때 기판의 한족 면에는 칩의 본딩패드와 기판의 전극패드를 와이어 본딩으로 연결하고, 다른 면에는 칩의 본딩패드와 기판의 전극패드를 와이어 본딩으로 연결할 수 있도록 회로패턴을 형성함과 동시에 리드프레임의 내부리드가 열압착 및 솔더 리플로우(Solder reflow)와 유사한 아이알(I·R)리플로우 방법으로 한 면의 가장자리에 형성된 전극단자에 연결될 수 있도록 한 COT를 얻게 된다. 특히 이러한 COT 제작시 생산성 향상을 위하여 한 프레임에 수백 개의 단일 COT를 제작함이 제작기술이라 할 수 있다. 이렇게 만들어진 프레임을 개별로 나누는 절단 공정(Trim)에서의 오차는 최소한으로 하여야 상·하·좌·우 패턴의 간격이 될 수 있다.
멀티칩 패키지 제작시 이 COT의 한면의 패턴의 손상을 입을 경우를 대비하여 COT제작 최종공정인 절단 공정 전에 폴리이미드 박판으로 도포하여 보호될 수도 있다.
종래의 기술로 형성된 패키지(10)의 구조를 제1도를 통하여 상세히 설명하면 탭리드와 같은 빔리드(1a, 1b, 2a, 2b)와 반도체 칩(5a, 5b)의 본딩패드 사이에 금속범프(3a, 3b, 4a, 4b)로 각각의 반도체 칩을 열압착 방식으로 연결시킨 후 리드프레임의 리드(1)와 공통단자 빔리드(1a, 1b)를 열압착 방식으로 다시 연결한 후 결과적 구조를 외부환경으로부터 보호하기 위하여 봉지수지로 봉지하여 패키지 몸체(9)를 형성함으로써 메모리 실장을 단위 패키지 내에 확장을 가능하게 하엿다.
이하, 본 발명에 따른 멀티칩 실장을 위한 반도체 패키지의 바람직한 하나의 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 멀티칩 실장을 위한 반도체(20)의 일 실시예를 나타낸 단면도이다.
제3도를 참조하면, 먼저 리드프레임(11)의 내부리드(12)에는 다층 금속물질이 도금되어 형성된 회로패턴들이 양면에 형성된 기판(13)이 실장되어 있다.
위와 같은 기판(13)은 내열성 있는 물질 중 폴리이미드 계열을 이용하였으며, 특히 열적인 스트레스를 줄이기 위하여 각기 열적 스트레스가 약 8ppm/℃의 유플렉스(Uplex) 또는 약20ppm/℃의 카프톤(Kapton)을 사용할 수도 있다. 이러한 폴리이미드 계열의 물질을 주로 사용한 기판(13)은 위에서 설명된 COT와 같은 구조를 가지며, 좀 더 상세히 설명하면 다음과 같다.
폴리이미드 기준필름(도시되지 않음)을 중심으로 그 상하 양면에 구리, 니켈 및 금과 같은 다층의 금속물질들이 도금되어 형성되는 회로패턴이 형성되어 있고, 내부리드에 대응되는 면의 가장자리에는 리드프레임의 내부리드(12)에 연결되는 전극단자들(도시되지 않음)이 형성된 구조를 갖는다.
또한, 위의 기판은 리드프레임의 내부리드에 다음 두 가지 방법을 통해 전기적으로 접속될 수 있다.
첫째, 도전성 물질을 리드프레임의 내부리드와 같은 접합 영역에 도포한 후, 아이알 리플로우(I·R reflow) 방법에 의해 접속시킨다. 이때, 봉지공장이나 이후 공정 등에서 나타날 수 있는 열적팽창에 의한 도전성 물질의 재용융 문제를 해결하기 위하여 열경화성 계열의 수지를 이용한 도전성 물질이 이용될 수 있으며, 본 발명에서는 은에폭시 계열의 도전성 물질(ABLEBOND P1-8175A)이 사용되었으며, 저항성 볼륨이 약 0.0002 ohm.cm 인 것을 사용하였다.
둘째, 리드프레임의 내부리드에 주석과 같은 금속을 도금한 후, 기판 위에 형성된 금 패턴과 같은 전극단자와 일치시켜서 열압착 방법에 의해 접속시킨다. 이때, 열압착 방법은 높은 온도에서 진행되므로 기판 자체는 내열성이 우수한 것을 이용하며 온도조건은 각 도금물질에 따라 다르지만 금과 주석의 경우 약 350℃가 적합하다.
이어서, 기판(13)의 양면에 비도전성 접착물질들(14)이 개재되어 복수개의 번도체 칩(15a, 15b)이 실장된다. 이때, 반도체 칩들(15a, 15b)은 약 4.5ppm/℃, 봉지수지는 약 13ppm/℃, 기판(13)은 약 8ppm/℃∼20ppm/℃의 열적 스트레스를 가지고 있으므로 기판(13)과 반도체 칩(15a, 15b)의 박리를 방지하고 반도체 칩자체의 크랙과 같은 손상을방지하기위하여 열적 스트레스를 흡수할 수 있는 정도의 고탄성율을 갖는 실리콘(Silicone)계열의 비도전성 접착물질(14)을 사용하는 것이 바람직하다.
그 다음, 반도체 칩(15a, 15b)의 본딩패드와 기판(13)의 전극패드를 와이어(16a, 16b)로 연결하는 와이어 본딩 공정은 동일한 공정을 기판의 양면에 연속하여 두 번 진행하여야 하므로 먼저 본딩된 와이어의 손상을 방지하기 위하여, 먼저 본딩된 와이어가 있는 면을 먼저 코팅물질(도시되지 않음)로 코팅되도록 하여야만 공정상의 불량을 방지할 수 있다. 이때, 이후의 공정에서 봉지수지와의 미스매칭 문제를 해결하기 위하여 실리콘의 함량이 약 80% 이상 되는 충진제를 갖는 코팅물질을 적용하여 와이어 본딩 영역만을 코팅하는 것이 바람직하다.
마지막으로, 본딩된 와이어(16a, 16b)와 반도체 칩들(15a)(15b)과 기판(13) 및 내부리드들(12)을 외부환경으로부터 보호하기 위하여 봉지수지로 봉지하여 패키지 몸체(19)를 형성한 후, 패키지 몸체(19)에서 돌출된 외부리드들(17)을 실장에 적합한 형태로 절곡하여 멀티칩 실장을 위한 반도체 패키지를 완성한다.
제3도는 제2도에 적용되는 멀티칩 실장을 위한 리드프레임(11)의 평면도이다.
제3도를 참조하면, 리드프레임(11)은 제2도에서 적용된 바와 같이, 댐바(24)를 중심으로 양측에 내부리드(12)와 외부리드(17)가 형성되어 있으며, 내부리드(12)에 기판(13)이 실장될 수 있는 구조로 되어 있음을 알수 있다.
또한, 댐바(24)와 연장되어 상하측에 한 쌍의 가이드바(25)가 형성되어 있으며, 한 쌍의 가이드바(25)의 중앙부에는 봉지 후 패키지 몸체를 지지할수 있는 타이바(26)가 서로 마주보며 형성되어 있다.
이때, 가이드바(25)에서 기판(13)이 실장되는 지점까지의 거리를 약 20mil 이상으로 형성함으로써 불완전 봉지됨을 예방할 수 있다.
리드프레임(11)에 의거 제2도에 도시된 반도체 패키지(20)의 제조가 가능하며, 이와 같이 제조된 반도체 패키지(20)의 외부리드(17)를 J 형상으로 절곡 형성함으로써, 최종적인 멀티칩 실장을 위한 반도체 패키지의 구현이 가능하다.
상술한 바와 같이 본 발명에 따른 멀티칩 실장을 위한 반도체 패키지에 의하면, 다층의 금속물질로 형성되는 회로패턴들이 양면에 형성된 기판과; 기판의 양면에 실장되며, 본딩패드들을 갖는 적어도 한 개 이상의 반도체 칩과; 반도체 칩의 본딩패드를 기판의 회로패턴에 각각 전기적으로 연결하는 와이오들과; 기판이 실장되며, 기판의 회로패턴에 전기적으로 연결되는 내부리드들을 갖는 리드프레임; 및 기판, 반도체 칩, 와이어들 및 내부리드들을 봉지하는 패키지 몸체; 를 포함하며, 기판의 양면에 비도전성 접착물질이 개재되어 반도체 칩이 실장되도록 함으로써, 메모리 모듈 자체의 단위 패키지화가 가능한 것이다.
이와 같이, 기판을 이용하여 반도체 칩들이 적층됨에 따라 기판과 반도체 칩들이 서로 다른 열적 스트레스로 인한 반도체 칩과 기판의 계면에서 발생될 수 있는 박리현상 또는 반도체 칩의 크랙과 같은 손상은 고탄성율을 갖는 실리콘 계열의 접착제를 이용하여 방지할 수 있다.
따라서 본 발명에 따른 멀티칩 실장을 위한 반도체 패키지는, PC 등에서 메모리 모듈 확장영역을 줄이고 메모리 모듈 자체를 단위 패키지화하여 소형ㆍ경량화할 수 있고, 또 메모리 모듈 자체의 실장공정을 줄이고 소형 및 박형화 가능한 멀티칩 반도체 패키지를 구현함으로써 메모리 모듈의 확장이 용이하고 시스템 자체의 크기와 무게를 간소화할 수 있는 효과가 있다.
또한, 본 발명에 따른 멀티칩 실장을 위한 반도체 패키지는, 단위 패키지화한 메모리 모듈을 적용함으로써 시스템 자체의 휴대가 간편한 이점이 있다.
이와 같이 본 발명에 의한 멀티칩 실장을 위한 반도체 패키지는 제조에 필요한 특별한 장비의 추가 없이 기존의 공정을 그대로 적용하여 다양한 형태의 반도체 패키지를 수직으로 적층할 수 있고, 적층시 문제시되는 반도체 장치의 전기적인 특성을 여러 가지 형태로 보상할 수 있기 때문에 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서 본 실시에에 국한되지 않고 다양한 변조 변화가 가능함은 자명하다.

Claims (6)

  1. 다층의 금속물질로 구성되는 회로패턴들이 양면에 형성된 기판과; 상기 기판의 양면에 실장되며, 본딩패드들을 갖는 적어도 한 개 이상의 반도체 칩과; 상기 반도체 칩의 본딩패드를 상기 기판의 회로패텬에 각각 전기적으로 연결하는 와이어들과; 상기 기판이 실장되며, 상기 기판의 회로패텬에 전기적으로 연결되는 내부리드들을 갖는 리드프레임; 및 상기 기판, 상기 반도체칩, 상기 와이어들 및 상기 내부리드들을 봉지하는 패키비 몸체;를 포함하며, 상기 기판의 양면에 비도전성 접착물질이 개재되어 상기 반도체 칩이 실장되는 것을 특징으로 하는 멀티칩 실장을 위한 반도체 패키지.
  2. 제1항에 있어서, 상기 회로패턴은 상기 기판의 양면에 형성되며, 상기 와이어가 접착되는 전극패드들; 및 상기 내부리드에 대응하는 상기 기판의 한면의 가장자리에 형성되며, 상기 내부리드에 연결되는 전극단자들;을 포함하는 것을 특징으로 하는 멀티칩 실장을 위한 반도체 패키지.
  3. 제1항에 있어서, 상기 기판의 한면에 상기 와이어가 연결된 후 상기 와이어를 보호하는 코팅물질이 도포되며, 상기 코팅물질은 실리콘 함유량이 약 80％ 이상인 충진제를 포함하는 것을 특징으로 하는 멀티칩 실장을 위한 반도체 패키지.
  4. 제1항에 있어서, 상기 비도전성 접착물질은 고탄성율을 갖는 실리콘 계열의 접착제인 것을 특징으로 하는 멀티칩 실장을 위한 반도체 패키지.
  5. 제1항에 있어서, 상기 리드프레임은 상기 내부리드들을 지지하는 한쌍의 가이드바를 포함하며, 상기 가이드바는 상기 기판이 설정되는 지점으로부터 약 20mil 이상 이격되어 형성된 것을 특징으로 하는 멀티칩 실장을 위한 반도체 패키지.
  6. 제5항에 있어서, 상기 리드프레임은 상기 한 쌍의 가이드바에서 마주보며 형성된 타이바를 포함하며, 상기 내부리드가 연결되지 않는 상기 기판의 양측면에 상기 타이바가 접착되는 것을 특징으로 하는 멀티칩 실장을 위한 반도체 패키지.
KR1019950004190A 1995-02-28 1995-02-28 멀티칩 실장을 위한 반도체 패키지 KR0163863B1 (ko)

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