CN102709199B - 包覆基板侧边的模封阵列处理方法 - Google Patents

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Abstract

本发明揭示一种包覆基板侧边的模封阵列处理方法。基板条的四个以上基板单元排列成一矩阵。在相邻基板单元之间与矩阵周边各形成有一切割道，并沿着切割道形成有一宽度大于对应切割道的预切槽孔。在基板条上模封形成一封胶体，以连续地覆盖基板单元与切割道，更使封胶体填入至预切槽孔内，以覆盖基板单元的侧边。在单体化分离为单独的半导体封装构造时，在切割后基板单元侧边仍被封胶体所包覆。因此，可解决公知模封阵列处理时基板单元的电镀线路外露，进而提升半导体封装构造的耐湿性。

Description

包覆基板侧边的模封阵列处理方法
技术领域
本发明有关于半导体装置的封装制造技术，特别是有关于一种包覆基板侧边的模封阵列处理方法。
背景技术
传统在半导体封装技术中基于成本考虑与量产需求，普遍采用模封阵列处理(Mold Array Process，MAP)工艺。以一基板条(Substrate Strip)作为多个芯片的载体，基板条包含有四个以上排列成一矩阵的基板单元，在经过设置芯片、电性连接等半导体封装作业后，一形成面积大于矩阵的模封胶体连续覆盖基板单元及基板单元之间的切割道，再沿着切割道进行单体化切割，便可制得四个以上半导体封装构造。
图1为一种利用模封阵列处理制得的公知窗口型球格阵列形态的半导体封装构造，图2为模封阵列处理中所使用的基板条。如图1所示，公知半导体封装构造100主要包含基板单元113、芯片120、封胶体130。该芯片120设置于该基板单元113的上表面111。如为窗口型球格阵列形态时，该基板单元113更具有贯穿上表面111与下表面112的中央槽孔117，并且位于该芯片120的主动面121的两个以上电极122对准于该中央槽孔117内。该芯片120常见地借由两个以上打线形成的焊线150通过该中央槽孔117将这些电极122电性连接至该基板单元113。而该封胶体130形成于该基板单元113的上表面111上与中央槽孔117内，以密封该芯片120与这些焊线150，并且该基板单元113的下表面112可设有两个以上焊球160，以作为该半导体封装构造100对外电性连接的端子。然而依目前公知模封阵列处理技术，该封胶体130无法覆盖至该基板单元113的侧边116，不可避免地造成该基板单元113内部的核心层与金属线路在该侧边116外露，使得水气容易入侵到封装内部，导致产品可靠度不佳。
如图2所示，上述的基板单元113在公知模封阵列处理过程中为多个一体形成并呈矩阵排列在公知基板条110内。在相邻基板单元113之间与周边形成有两个以上纵横交错的切割道114。配合参阅图1，在粘晶与电性连接之后，上述的封胶体130为模封形成并连续地覆盖在这些基板单元113与这些切割道114上。而在每一基板单元113之间的切割道114在工艺后段必须被移除，以达到单体化分离，故基板条110的切割道114部位与在这些切割道114上的封胶体130不会存在于最终的封装产品内。当依据这些切割道114切离该基板单元113时，会同时切穿该封胶体130与该基板条110，使得该基板单元113具有切齐于该封胶体130被切侧面的显露侧边116，即该基板单元113的侧边116无法被该封胶体130保护。因此，在单体化分离之后，该基板单元113的侧边116的电镀线路与核心层会呈现外露状态，导致耐湿性较差，且易受到外界异物的干扰。此外，在单体化分离过程中切割工具容易拉扯或是破坏到位于该基板单元113的周边线路，而造成后续的不良影响。
发明内容
有鉴于此，本发明的主要目的在于提供一种防止基板单元的电镀线路外露，进而提升半导体封装构造的耐湿性的包覆基板侧边的模封阵列处理方法。
为达到上述目的，本发明解决其技术问题是采用以下技术方案来实现的。本发明揭示一种包覆基板侧边的模封阵列处理方法，包含：提供一基板条，该基板条具有四个以上排列成一矩阵的基板单元，每一基板单元的尺寸对应于一半导体封装构造，在相邻基板单元之间与该矩阵的周边各形成有切割道，并且在相邻基板单元之间与该矩阵的周边形成有宽度大于对应切割道的预切槽孔，使这些基板单元的侧边呈内凹地显露于这些预切槽孔内；在这些基板单元上设置两个以上芯片；将芯片电性连接至对应的这些基板单元。在基板条上模封形成封胶体，以连续地覆盖在该矩阵内的这些基板单元以及这些切割道，使该封胶体填入至这些预切槽孔内，以覆盖这些基板单元的侧边；单体化分离步骤，以切割方式移除在这些切割道处的该封胶体，将这些基板单元单体化分离为单独的半导体封装构造，并且在切割后这些基板单元的侧边仍被该封胶体所包覆。
本发明解决其技术问题还可采用以下技术措施进一步实现。
在前述的模封阵列处理方法中，该基板条在每一基板单元内可另形成有一中央槽孔，在设置这些芯片的步骤中，这些芯片的主动面贴附至该基板条，并且这些芯片的两个以上电极显露在该中央槽孔内。
在前述的模封阵列处理方法中，所述将芯片电性连接至对应的基板单元的步骤可包含以打线方式形成两个以上焊线，这些焊线经由这些中央槽孔连接这些芯片与这些基板单元。
在前述的模封阵列处理方法中，所述将芯片电性连接至对应的这些基板单元的步骤可包含以该基板条的两个以上内引线通过这些中央槽孔接合至这些芯片的两个以上电极。
在前述的模封阵列处理方法中，在所述于基板条上模封形成封胶体的步骤之前，可另包含的步骤为：在基板条的下表面贴附一保护胶带。
在前述的模封阵列处理方法中，该基板条在这些基板单元的角隅可形成有十字连接条，以对角线方式连接这些基板单元，并使这些预切槽孔不相互连通。
在前述的模封阵列处理方法中，在所述于基板条上模封形成封胶体步骤之后与在所述单体化分离步骤之前，可另包含的步骤为：在这些基板单元的下表面形成两个以上焊球。
在前述的模封阵列处理方法中，该封胶体所切割移除的间隙宽度可相同于这些切割道的宽度。
本发明还提供一种包覆基板侧边的模封阵列处理方法，其包含：
在一基板条上模封形成一封胶体，以连续地覆盖在一矩阵内的四个以上基板单元以及在这些基板单元之间的两个以上切割道，其中在相邻基板单元之间与该矩阵的周边形成有一宽度大于对应切割道的预切槽孔，使这些基板单元的侧边呈内凹地显露于这些预切槽孔内，在所述于基板条上模封形成封胶体步骤中，该封胶体更填入至这些预切槽孔内，以覆盖这些基板单元的侧边；以及
以切割方式移除在这些切割道处的所述封胶体，以将这些基板单元单体化分离为单独的半导体封装构造，并且在切割后这些基板单元的侧边仍被所述封胶体所包覆。
在所述于基板条上模封形成封胶体步骤之前，另包含的步骤为：
在这些基板单元设置两个以上芯片，并使这些芯片电性连接至这些基板单元；以及在设置芯片与电性连接步骤之后，在所述基板条上形成所述预切槽孔。
由以上技术方案可以看出，本发明的包覆基板侧边的模封阵列处理方法，具有以下优点与功效：
一、可借由在相邻基板单元之间与矩阵的周边形成宽度大于对应切割道的预切槽孔作为其中的一技术手段，由于封胶体填入预切槽孔内，而覆盖基板单元的侧边，并且在切割后基板单元的侧边仍被封胶体所包覆。因此，在单体化分离步骤时，只会切穿封装材料，不会切到基板结构，解决公知模封阵列处理方法中基板侧边外露的问题，可避免基板单元周边的金属线路与核心层外露，进而使封装产品达到抗氧化、抗湿气及对抗其它环境侵害的作用，并提升半导体封装产品的耐用度。
二、可借由MAP工艺中封胶体填入宽度大于对应切割道的预切槽孔作为本发明的其中一技术手段，在模封阵列处理的单体化分离步骤中不会切到基板结构，避免单体化分离步骤的厚切割应力作用于基板而造成内部线路变形或位移。
附图说明
图1为一种以公知模封阵列处理制造的半导体封装构造的截面示意图；
图2为一种基板条的局部俯视示意图；
图3为依据本发明的第一具体实施例的一种包覆基板侧边的模封阵列处理方法所制成的半导体封装构造的截面示意图；
图4A至图4F为依据本发明的第一具体实施例的包覆基板侧边的模封阵列处理方法各步骤中的元件截面示意图；
图5为依据本发明的第一具体实施例的包覆基板侧边的模封阵列处理方法绘示其基板条的局部俯视图；
图6A至图6H为依据本发明的第二具体实施例的另一种包覆基板侧边的模封阵列处理方法各步骤中的元件截面示意图；
图7A至图7G为依据本发明的第三具体实施例的另一种包覆基板侧边的模封阵列处理方法各步骤中的元件截面示意图。
附图标记说明
具体实施方式
以下将配合所附附图详细说明本发明的实施例，然而应注意的是，这些附图均为简化的示意图，仅以示意方法来说明本发明的基本架构或实施方法，故仅显示与本发明有关的元件与组合关系，图中所显示的元件并非以实际实施的数目、形状、尺寸做等比例绘制，某些尺寸比例与其它相关尺寸比例或已夸张或是简化处理，以提供更清楚的描述。实际实施的数目、形状及尺寸比例为一种选择性的设计，详细的元件布局可能更为复杂。
依据本发明的第一具体实施例，一种包覆基板侧边的模封阵列处理方法举例说明于图3绘示其所制成的半导体封装构造的截面示意图、图4A至图4F的各步骤中元件截面示意图以及图5绘示其基板条的局部俯视图。详细说明如下。
首先，请参阅图4A与图5所示，提供一基板条210，其具有四个以上基板单元212，其在工艺中为该基板条210内部的一体连接部分并在工艺制作后为保留于半导体封装构造内的基板部位，用以承载与电性连接芯片。其中这些基板单元212排列成N乘以M的矩阵211。如图5所示，N为2，M为3，由多个基板单元构成2×3矩阵形态，仅是为了便于理解而减少N与M的数目。在实际产品中，N可为5，而M可为8，以构成5×8矩阵形态，其中N与M值的选择可适当的调整，以符合不同种类的自动组装设备的要求。详细而言，通常该基板条210为印刷电路板并设有单面或双面电性导通的金属线路。该基板条210也可为软性电路薄膜或陶瓷电路板。该基板条210的核心层材料可选用高分子树脂材料，例如：FR-4环氧树脂(FR-4epoxy)，或者，为了适合特殊应用需求，也可选用其它高性能的树脂材料，例如：聚亚酰胺(PI)树脂、三氮杂苯双马来酰亚胺(BT)树脂。此外，当适用于窗口型球栅阵列封装类型，该基板条210在每一基板单元212内可另形成有中央槽孔215，其对准在这些基板单元212的中央部位，并且这些中央槽孔215由该基板条210的上表面216贯穿至下表面217，用以作为打线连接的通道，以适用于窗口型球格阵列封装。此外，在相邻基板单元212之间与该矩阵211的周边各形成有切割道213。如图3与图5所示，该矩阵211的每一基板单元212的尺寸具体界定为对应于一半导体封装构造200，即图4A与图5的基板单元212在两平行切割道213之间的宽度相同于图3半导体封装构造200的同一截面方向的宽度。并且，在相邻基板单元212之间与该矩阵211的周边形成有一宽度大于对应切割道213的预切槽孔214，使这些基板单元212的侧边212A呈内凹地显露于这些预切槽孔214内。也就是说，在一完整且未切割的基板条210中，这些预切槽孔214的两侧作为相邻的基板单元212的侧边212A。在较佳形态中，这些预切槽孔214的宽度为这些切割道213的宽度的1.2至2倍，可与这些中央槽孔215在同一成孔步骤中形成。较佳地，该基板条210在这些基板单元212的角隅可形成有十字连接条218，以对角线方式连接这些基板单元212，并使这些预切槽孔214不相互连通。所称的“对角线方式连接”是指每一十字连接条218的十字端部连接于这些基板单元212的角隅并对准这些基板单元212的对角线，使得这些十字连接条218能够以最小连接面积的方式连接相邻的基板单元。
接着，请参阅图4B所示，在这些基板单元212上设置两个以上芯片220，例如可以利用既有的粘晶操作完成。详细而言，这些芯片220可为形成有集成电路(Integrated Circuit，IC)的半导体元件，例如：内存芯片、逻辑芯片及特殊应用芯片等等，可由晶圆分割而成。这些芯片220的主动面221可具有两个以上电极222，作为这些芯片220传输内部信号至外界的端点。通常这些电极222为铝或铜材质的焊垫，或可为突出于这些主动面221的导电凸块。这些电极222可设置于这些芯片220的主动面221的单一侧边、两对应侧边、四周侧边或是中央位置。通常这些芯片220设置于对应基板单元212内的中央位置。在本实施例中，每一基板单元212上均设有芯片220，但不受限定地，也可应用至多芯片堆栈的封装，在每一基板单元212上可叠设两个以上芯片。在本实施例中，在设置这些芯片220的步骤中，这些芯片220的主动面221贴附至该基板条210，并且这些芯片220的电极222显露在该中央槽孔215内。在较佳形态中，每一芯片220与对应的基板单元212之间可设有粘晶材料223，用以接合这些芯片220与这些基板单元212。一般而言，该粘晶材料223可预先涂布于该基板条210的上表面216，或者是预先形成于这些芯片220的主动面221，但不覆盖位于该主动面221中央的这些电极222。该粘晶材料223可为双面PI胶带、液态环氧胶、预型片、B阶粘胶(B-stage adhesive)或是芯片贴附物质(Die AttachMaterial，DAM)，以粘接这些芯片220至这些基板单元212上。
请参阅图4C所示，将这些芯片220电性连接至对应的这些基板单元212。在本实施例中，所述的电性连接这些芯片220与这些基板单元212的步骤可包含以打线方式形成两个以上焊线240，这些焊线240经由这些中央槽孔215连接这些芯片220与这些基板单元212内部线路的接指。其中，由于这些焊线240的一部分可隐藏于这些中央槽孔215之内，使得这些焊线240的打线线弧突出于该基板条210的下表面217的高度降低，进而减少了整体封装厚度。这些焊线240可利用打线工艺所形成的金属细线，其材质可为金、或是采用类似的高导电性的金属材料(例如铜或铝)，可利用这些焊线240作为这些芯片220至这些基板单元212之间的信号传递与接地/电源的连接。然而不受限地，这些芯片220除了可以打线电性连接之外，也可以覆晶接合(Flip Chip Bonding)、引脚接合(Lead Bond)或是其它已知电性连接方式完成这些芯片220与这些基板单元212的电性互连。
之后，请参阅图4D所示，在该基板条210上模封形成封胶体230，以连续地覆盖在该矩阵211内的这些基板单元212以及这些切割道213，使该封胶体230填入至这些预切槽孔214内，以覆盖这些基板单元212的侧边212A。请配合参考图5所示，位于该基板条210内的斜线部位即为模封区域，相当或大于该矩阵211，在模封过程中呈现流动态的封胶体230会主动地填满于这些预切槽孔214内，直到完全包覆这些基板单元212的侧边212A。此外，该封胶体230可更填入至这些中央槽孔215内，而经由这些中央槽孔215突出于该基板条210的下表面217且包覆这些焊线240，进而保护这些焊线240不会受到外界的干扰与损害。但不受限定地，这些芯片220也可为裸晶形态而显露出这些芯片220的背面以利于散热。具体而言，该封胶体230可为环氧模封化合物(Epoxy Molding Compound，EMC)，通常具有绝缘性与热固性。该封胶体230能以转移成型(Transfer Molding)或称压模的技术加以形成，或者该封胶体230也可使用其它已知的模封工艺形成，例如压缩模封、使用一模具的印刷或喷涂等等。
请参阅图4E所示，在所述的模封形成步骤之后与在所述的单体化分离步骤之前，在这些基板单元212的下表面217可另形成两个以上焊球250，以作为半导体封装构造对外电性连接的通道。在较佳实施例中，这些焊球250的材质可为锡膏或其它适当的无铅材料。这些焊球250可呈栅状阵列排列，使相同单位面积的基板单元212可以容纳更多输入/输出连接端(I/O Connection)以符合高度集成化(Integration)的半导体芯片所需。然而不受限定地，在不同的实施例中，这些焊球250也可替换为锡膏、接触垫或接触针。
请参阅图4F所示，以切割方式移除在这些切割道213处的该封胶体230，以单体化分离这些基板单元212为可单独分离的半导体封装构造200，由于这些预切槽孔214的宽度大于这些切割道213，故可避免在单体化分离过程中直接切割到这些基板单元212，并且在切割后这些基板单元212的侧边212A仍被该封胶体230所包覆。在已完成封装的这些基板单元212由该基板条210单体化分离之后，即可得到单独的半导体封装构造200(如图3所示)。请配合参阅图4E与图4F所示，该封胶体230所切割移除的间隙宽度S可相同于这些切割道213的宽度W，所以在该封胶体230切割之后，仍可使该封胶体230包覆于这些基板单元212的侧边212A。在模封阵列处理的单体化分离步骤中不会切到基板结构，避免单体化分离步骤的厚切割应力作用于该基板条210而造成内部线路变形或位移。
在本发明中，可借由在相邻的这些基板单元212之间与该矩阵211的周边形成宽度大于对应这些切割道213的预切槽孔214作为其中的一技术手段，由于该封胶体230填入这些预切槽孔214内，而更覆盖这些基板单元212的侧边212A，并且这些预切槽孔214的宽度大于这些切割道213的宽度，故当切割刀具依据这些切割道213切穿该封胶体230时，可避免切割刀具直接切割到这些基板单元212内部的线路。此外，由于在切割后这些基板单元212的侧边212A仍被该封胶体230所包覆，因此解决公知模封阵列处理工艺中基板侧边外露的问题，能防止这些基板单元212内部的电镀线路与核心层外露，进而提升半导体封装构造的耐湿性。
依据本发明的第二具体实施例，另一种包覆基板侧边的模封阵列处理方法举例说明于图6A至图6H各步骤中元件的截面示意图，用以说明本发明可适用于不同封装类型，其中主要元件与第一实施例相同者以相同符号标示并不再详细赘述。
请参阅图6A所示，提供一基板条210，其具有四个以上排列成N乘以M矩阵211的基板单元212。在本实施例中，除了内部线路结构，该基板条210可另具有两个以上内引线319，并显露于这些基板单元212的中央槽孔215内。这些内引线319可为该基板条210内部金属线路层的延伸部分或由外附加的悬空内引线(lead)，通常为表面有电镀层的铜线，可利用蚀刻铜箔等的金属箔或导电箔再经电镀而形成，故具有可挠曲性。在未电性连接之前，这些内引线319可通过上述的这些中央槽孔215而为腾空。
请参阅图6B所示，在这些基板单元212上设置两个以上芯片220，并使这些芯片220的主动面221朝向该基板条210的上表面216，其中这些芯片220的两个以上电极222对准于对应的基板单元212的中央槽孔215。
请参阅图6C所示，借由该基板条210的这些内引线319通过这些中央槽孔215接合至这些芯片220的电极222，所以不会有打线线弧突出于该基板条210的下表面217，更加降低了整体的封装厚度。可利用内引脚压合治具(ILBbonding head)打断这些内引线319的预断点并使这些内引线319压合接触至这些芯片220的电极222，而与这些芯片220达到信号沟通的电性连接。
请参阅图6D所示，较佳地可在该基板条210的下表面217贴附保护胶带360，并紧密地封住这些中央槽孔215与这些预切槽孔214的下方开口，以避免在后续模封形成步骤中发生封胶体由这些中央槽孔215与这些预切槽孔214溢流至基板条210的下表面217的情况。
请参阅图6E所示，在该基板条210上模封形成封胶体230，以密封这些芯片220。该封胶体230填入至这些中央槽孔215与这些预切槽孔214内，并包覆这些基板单元212的侧边212A。在模封形成步骤之后，如图6F所示，由该基板条210的下表面217移除该保护胶带360。
请参阅图6G所示，在这些基板单元212的下表面217形成两个以上焊球250。之后，如图6H所示，单体化分离该基板条210的这些基板单元212，进而形成为独立的半导体封装构造300。
依据本发明的第三具体实施例，另一种包覆基板侧边的模封阵列处理方法举例说明于图7A至图7G各步骤中的元件截面示意图，用以说明预切槽孔不必形成于基板条提供步骤，其中主要元件与第一实施例相同者以相同符号标示并不再详细赘述。
请参阅图7A所示，提供一基板条210，其具有四个以上排列成N乘以M矩阵211的基板单元212。请参阅图7B所示，在这些基板单元212上设置两个以上芯片220，并使这些芯片220电性连接至这些基板单元212。请参阅图7C所示，在该基板条210的下表面217可贴附切割胶带470，用以承载该基板条210，并作为后续切割承载之用。
请参阅图7D所示，在该基板条210上形成这些预切槽孔214。在本实施例中，可借由切割刀具沿着这些切割道213在这些基板单元212的周边切割形成这些预切槽孔214，并且由于该基板条210的下表面217设置有该切割胶带470，在形成这些预切槽孔214而切穿该基板条210之后，仍可保持这些基板单元212在该切割胶带470上的固定位置而不散离，故使得这些预切槽孔214可相互连通。
请参阅图7E所示，在基板条210上模封形成封胶体230，以连续地覆盖在该矩阵211内的这些基板单元212与在这些基板单元212之间的预切槽孔214，以密封这些芯片220。在模封形成步骤中，该封胶体230填入至这些预切槽孔214内，以覆盖这些基板单元212的侧边212A。
请参阅图7F所示，以切割方式移除在这些切割道213处的该封胶体230，以单体化分离这些基板单元212为可单独分离的半导体封装构造400，并且在切割后这些基板单元212的侧边212A仍被该封胶体230所包覆。在单体化分离过程中，所使用的刀具并不会切穿该切割胶带470，以确保该切割胶带470在切割后能发挥承载这些基板单元212的作用。之后，如图7F与图7G所示，移除该切割胶带470之后，即可得到单独的半导体封装构造400。由于每一半导体封装构造400均分别独立地粘贴于该切割胶带470上，故可轻易地由该切割胶带470上剥离该半导体封装构造400。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本项技术的人，在不脱离本发明的技术范围内，所作的任何简单修改、等效性变化与修饰，均仍涵盖于本发明的保护范围内。

Claims (10)

1.一种包覆基板侧边的模封阵列处理方法，其特征在于，其包含：
提供一基板条，其具有四个以上排列成一矩阵的基板单元，每一基板单元的尺寸对应于一半导体封装构造，在相邻所述基板单元之间与该矩阵的周边各形成有一切割道，并且在相邻所述基板单元之间与所述矩阵的周边形成有一宽度大于对应切割道的预切槽孔，使这些基板单元的侧边呈内凹地显露于这些预切槽孔内；
在每一基板单元上设置一个以上芯片；
将每一基板单元上的所述芯片电性连接至对应的该基板单元；
在所述基板条上模封形成一封胶体，以连续地覆盖在所述矩阵内的基板单元以及这些切割道，使所述封胶体填入至这些预切槽孔内，以覆盖这些基板单元的侧边；以及
单体化分离步骤，以切割方式移除在所述切割道处的所述封胶体，将这些基板单元单体化分离为单独的半导体封装构造，并且在切割后这些基板单元的侧边仍被所述封胶体所包覆。
2. 根据权利要求1所述的包覆基板侧边的模封阵列处理方法，其特征在于，所述基板条在每一基板单元内另形成有一中央槽孔，在设置所述芯片的步骤中，所述芯片的主动面贴附至所述基板条，并且所述芯片的电极显露在所述中央槽孔内。
3. 根据权利要求2所述的包覆基板侧边的模封阵列处理方法，其特征在于，所述将芯片电性连接至对应的基板单元的步骤包含以打线方式形成两个以上焊线，这些焊线经由这些中央槽孔连接这些芯片与这些基板单元。
4. 根据权利要求2所述的包覆基板侧边的模封阵列处理方法，其特征在于，所述将芯片电性连接至对应的基板单元的步骤包含以所述基板条的两个以上内引线通过所述中央槽孔接合至所述芯片的电极。
5. 根据权利要求4所述的包覆基板侧边的模封阵列处理方法，其特征在于，在所述于基板条上模封形成封胶体的步骤之前，另包含的步骤为：在所述基板条的下表面贴附一保护胶带。
6. 根据权利要求1所述的包覆基板侧边的模封阵列处理方法，其特征在于，所述基板条在这些基板单元的角隅形成有一十字连接条，以对角线方式连接这些基板单元，并使这些预切槽孔不相互连通。
7. 根据权利要求1所述的包覆基板侧边的模封阵列处理方法，其特征在于，在所述于基板条上模封形成封胶体步骤之后与在所述单体化分离步骤之前，另包含的步骤为：在这些基板单元的下表面形成两个以上焊球。
8. 根据权利要求1所述的包覆基板侧边的模封阵列处理方法，其特征在于，所述封胶体所切割移除的间隙宽度相同于这些切割道的宽度。
9. 一种包覆基板侧边的模封阵列处理方法，其特征在于，其包含：
在一基板条上模封形成一封胶体，以连续地覆盖在一矩阵内的四个以上基板单元以及在这些基板单元之间的两个以上切割道，其中在相邻基板单元之间与该矩阵的周边形成有一宽度大于对应切割道的预切槽孔，使这些基板单元的侧边呈内凹地显露于这些预切槽孔内，在所述于基板条上模封形成封胶体步骤中，该封胶体更填入至这些预切槽孔内，以覆盖这些基板单元的侧边；以及
以切割方式移除在这些切割道处的所述封胶体，以将这些基板单元单体化分离为单独的半导体封装构造，并且在切割后这些基板单元的侧边仍被所述封胶体所包覆。
10. 根据权利要求9所述的包覆基板侧边的模封阵列处理方法，其特征在于，在所述于基板条上模封形成封胶体步骤之前，另包含的步骤为：
在每一基板单元上设置一个以上芯片，并使每一基板单元上的每一芯片电性连接至相对应的该基板单元；以及在设置芯片与电性连接步骤之后，在所述基板条上形成所述预切槽孔。
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* Cited by examiner, † Cited by third party
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CN109585313A (zh) * 2018-11-28 2019-04-05 沛顿科技（深圳）有限公司 一种具有模封树脂填充窗口的基板
TWI814434B (zh) * 2022-04-01 2023-09-01 友達光電股份有限公司 發光二極體陣列基板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JP2006229113A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723157B2 (en) * 2007-12-28 2010-05-25 Walton Advanced Engineering, Inc. Method for cutting and molding in small windows to fabricate semiconductor packages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JP2006229113A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置およびその製造方法

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