TWI416699B - 具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法 - Google Patents

具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法 Download PDF

Info

Publication number
TWI416699B
TWI416699B TW098122072A TW98122072A TWI416699B TW I416699 B TWI416699 B TW I416699B TW 098122072 A TW098122072 A TW 098122072A TW 98122072 A TW98122072 A TW 98122072A TW I416699 B TWI416699 B TW I416699B
Authority
TW
Taiwan
Prior art keywords
semiconductor die
die
semiconductor
cavity
partial
Prior art date
Application number
TW098122072A
Other languages
English (en)
Other versions
TW201010045A (en
Inventor
Hem Takiar
Shrikar Bhagath
Cheemen Yu
Chih Chin Liao
Original Assignee
Sandisk Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/165,320 external-priority patent/US8294251B2/en
Priority claimed from US12/165,297 external-priority patent/US8470640B2/en
Application filed by Sandisk Technologies Inc filed Critical Sandisk Technologies Inc
Publication of TW201010045A publication Critical patent/TW201010045A/zh
Application granted granted Critical
Publication of TWI416699B publication Critical patent/TWI416699B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Description

具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法
本發明實施例係關於一種低輪廓半導體裝置及製造該低輪廓半導體裝置之方法。
以下申請案於本文中被交叉參考且其整體內容以引用方式併入本文中：由Takiar等人與本專利同日申請之名稱為「Stacked Semiconductor Package with Localized Cavities For Wire Bonding」之美國專利申請案第______________號[代理檔案號SAND-01322US1]。
對可攜式消費者電子裝置之需求之強烈增長推動著對高容量儲存裝置之需要。諸如快閃記憶體儲存卡等非揮發性半導體記憶裝置正變得廣泛用於滿足對數位資訊儲存及交換之不斷增長之需求。此類記憶體裝置之可攜性、變通性及耐用設計連同其高可靠性及大容量已使此類記憶體裝置理想地用於各種各樣之電子裝置，包括(例如)數位相機、數位音樂播放器、視訊遊戲控制臺、PDA及蜂巢式電話。
雖然習知各種各樣之封裝組態，但快閃記憶體儲存卡一般可製造為單封裝系統(SiP)或多晶片模組(MCM)，其中複數個晶粒以堆疊式組態安裝於基板上。先前技術圖1及2中顯示一習用半導體封裝20(不具有模製化合物)之邊視圖。典型之封裝包含安裝至一基板26之複數個半導體晶粒22、24。雖然圖1及2中未顯示，但該等半導體晶粒形成有位於該晶粒之一上表面上之晶粒接合墊。基板26可由一夾於上傳導層與下傳導層之間的電絕緣核心形成。該上傳導層及/或下傳導層可經蝕刻以形成包含電引線及接觸墊之電導圖案。將線接合焊接於半導體晶粒22、24之晶粒接合墊與基板26之接觸墊之間，以將該半導體晶粒電耦合至該基板。該基板上之電引線又提供該晶粒與一主機裝置之間的一電路徑。一旦於該晶粒與基板之間形成電連接，則通常可將總成圍封於一模製化合物中以提供一保護性封裝。
習知以一定偏移(先前技術圖1)或以一堆疊式組態(先前技術圖2)將半導體晶粒層疊於彼此上方。於圖1之偏移組態中，以一定偏移堆疊該晶粒以使得下一下晶粒之接合墊被曝露。此等組態顯示於(例如)Lin等人之名稱為「Multichip Module Having A Stacked Chip Arrangement」之美國專利第6,359,340號中。一偏移組態提供一便於接近該半導體晶粒之每一者上之接合墊之優點。然而，該偏移於空間非常寶貴之基板上需要較大佔地面積。
於圖2之堆疊式組態中，兩個或更多個半導體晶粒直接彼此上下堆疊，從而與一偏移組態相比在基板上佔據較小佔地面積。然而，於一堆疊式組態中，必須在毗鄰半導體晶粒之間提供用於接合線30之空間。除接合線30本身之高度外，必須在接合線上方留有額外空間，因為一個晶粒之接合線30與上面之下一晶粒接觸可導致短路。因此，如圖2中所示，習知提供一介電間隔層34以為欲接合至下晶粒24上之晶粒接合墊之線接合30提供充足之空間。
現在參照先前技術圖3及4，替代一間隔層34，亦習知沿一上晶粒(例如晶粒22)之底(非作用)表面42之一邊緣蝕刻一渠溝40。渠溝40允許將兩個晶粒沒有一間隔層地直接彼此上下堆疊，同時仍具有用於來自下晶粒之線接合30之空間。如圖4中所示，渠溝40已沿一晶粒之一整個邊緣傳統地形成。於(例如)Tan之美國專利第7,309,623號中可見一沿一整個邊緣形成之渠溝之實例，其顯示一具有垂直及水平側壁(亦顯示於先前技術圖4中)之渠溝。於(例如)Tuckerman等人之美國專利第5,804,004號中可見一沿一整個邊緣形成之渠溝之又一實例，其顯示一具有有角度或有斜面之側壁之渠溝。此兩個專利皆以引用方式併入本文中。
包含一沿一整個邊緣之渠溝之先前技術半導體封裝之一個缺點係，該渠溝之形成會在結構上削弱半導體晶粒。亦即，當一渠溝僅在其上面留有一薄量之材料時，該晶粒可能會於渠溝上方破裂或斷裂。於囊封製程期間情況尤其如此，其中對半導體晶粒施加大力以將晶粒適當地圍封於模製化合物中。
本發明實施例係關於一種半導體晶粒及一種由該半導體晶粒形成之低輪廓半導體封裝，該封裝包含安裝至一基板之至少第一及第二堆疊式半導體晶粒。該第一及/或第二半導體晶粒可製造為具有沿該半導體晶粒之側邊緣穿過該半導體晶粒之一底表面之局部空腔。該半導體晶粒之一既定側可不包含局部空腔或包含一或多個局部空腔。當該晶粒之一側包含一或多個局部空腔時，該等局部空腔佔據少於整個側。
當組裝至一基板上之一晶粒堆疊中時，將來自一第一半導體晶粒之線接合接納在安裝於該第一晶粒頂部上之半導體晶粒之局部空腔內。因此，可在來自該第一晶粒之線接合不使安裝於該第一晶粒上之半導體晶粒發生短路之情況下將晶粒直接彼此上下堆疊。由於該等空腔被局部化且不佔據一晶粒之一整個側，因此該等局部空腔允許半導體晶粒之低高度堆疊同時為每一晶粒提供一高程度之結構完整性，以防止晶粒邊緣於製造期間破裂或斷裂。
於實施例中，局部空腔於一晶粒底表面中之位置對應於晶粒接合墊於該晶粒之頂表面中之位置。因此，複數個此半導體晶粒可彼此上下堆疊，其中接合墊及自接合墊延伸之線接合在堆疊中之下一較高半導體晶粒之局部空腔內對準。
一半導體晶粒亦可包含自半導體晶粒之各側中之每一側向內留出空間之一局部空腔。於包含此一局部空腔之實施例中，例如一被動組件或一輔助半導體晶粒之組件可安裝於位於該局部空腔下方之表面上且被接納於該局部空腔內。該空腔用於將該組件與包含該空腔之晶粒隔離。此一組態增加了可供安裝組件之位置(例如在基板上)之靈活性。
現在將參照圖5至22來闡述關於一低輪廓半導體封裝之實施例。應瞭解，本發明可按諸多不同之形式體現，而不應視為僅限於本文所描述之實施例。而是，提供此等實施例旨在使本揭示內容透徹且完整並將本發明全面傳達給熟習此項技術者。實際上，本發明意欲涵蓋此等實施例之替代、修改及等效形式，該等實施例之替代、修改及等效形式仍歸屬於由隨附申請專利範圍所界定之本發明之範疇及精神內。此外，於本發明之以下詳細說明中，描述眾多特定細節以提供對本發明之透徹理解。然而，熟習此項技術者應清楚，可在無此等具體細節之情況下實踐本發明。
本文中使用之術語「頂部」及「底部」僅出於便利及說明性目的，且並不意於限定本發明之說明，因為所參照之物項可交換位置。
現在將參照圖5之流程圖及圖6至12之各俯視圖及透視圖來闡述一用於形成根據本發明之半導體晶粒之過程。圖6顯示一用於批量處理複數個半導體晶粒102(其中一個晶粒標示於圖6中)之半導體晶圓100之俯視圖。每一晶粒102皆形成有接合墊104，如(例如)圖7及8中晶粒102之放大圖中所顯示。接合墊104用於將半導體晶粒102電耦合至另一半導體晶粒或電耦合至一印刷電路板、引線框或如下文中闡釋之其他基板。雖然於圖7及8中顯示接合墊104沿晶粒102之所有邊緣，但應瞭解，於進一步實施例中，接合墊104可沿一個邊緣、兩個相對或毗鄰邊緣或三個邊緣形成。應瞭解，沿半導體晶粒102之一既定邊緣之接合墊104之數目可比圖中所顯示之更多或更少。
現在參照圖5之流程圖，可於步驟200中藉由例如膜沈積、光微影、圖案化及雜質擴散等習知製程於晶圓100上形成半導體晶粒102之積體電路組件。可於步驟202中藉由包含但不限於鍍敷、蒸發、網版印刷或各種沈積製程之習知製程於相應晶粒中形成晶粒接合墊104。
根據本發明，接下來可於步驟210中於晶圓100之晶粒102之背(非作用)表面中形成局部空腔。例如，此等局部空腔110於圖9之俯視圖中及圖10之底部透視圖中以幻圖形式看到。局部空腔110可藉由各種習知製程形成，包含(例如)化學濕蝕刻、乾蝕刻、雷射燒蝕或以可控方式移除晶粒102之背表面之若干部分的其他化學或機械手段。為製造局部空腔，可將晶圓100之頂(作用)表面固定至一卡盤以便可對該背表面執行上述製程中之一種製程以界定晶圓100中之每一半導體晶粒之局部空腔。
局部空腔110於晶粒102之底表面中之位置對應於線接合墊104於晶粒102之頂表面中之位置。亦即，局部空腔110形成於晶粒102之底表面上，直接在位於晶粒102之頂表面上之接合墊104下方。如下文更詳細闡釋，具有相同組態之晶粒接合墊104及局部空腔110之複數個晶粒可沒有一間隔層地直接彼此上下堆疊，且局部空腔110允許於線接合不使下一上晶粒發生短路之情況下對下晶粒進行線接合。
每一局部空腔110之長度尺寸可不同，但一般可略大於在其上方形成於晶粒之相對表面上之接觸墊群組。因此，位於一單個接觸墊(例如接觸墊104a)下方之一局部空腔110之長度可小於位於複數個接觸墊(例如接觸墊104b)下方之一局部空腔110之長度。應瞭解，於替代實施例中，所有局部空腔可具有相同長度(例如接觸墊104之最大群組之長度)。
圖10A顯示通過圖10中之線10-10之截面圖。於替代實施例中，每一局部空腔110之垂直於一晶粒102之一邊緣之水平深度尺寸x及每一局部空腔110之垂直於一晶粒102之下表面之垂直深度尺寸y可不同。然而，每一局部空腔之水平及垂直深度尺寸皆可足以允許將一或多個線接合連接至一第一半導體晶粒102，且於不接觸一安裝於該第一晶粒上之第二半導體晶粒102之情況下定位於第二晶粒102之局部空腔110內。任一局部空腔110皆可替代地由有角度或有斜面之表面112部分地界定(而非具有水平及垂直表面)，從而與晶粒102之一底表面形成一偏斜角度，例如圖10B中所顯示(自與圖10A之截面圖相同之視角可見)。
如圖中所見，空腔110係局部化。亦即，空腔110不會沿一晶粒102之邊緣之一整個長度延伸。當一側包含若干局部空腔時，該側中之局部空腔加起來小於該側之總長度。因此，局部空腔110允許半導體晶粒之低高度堆疊同時為每一晶粒提供一高程度之結構完整性，以防止晶粒邊緣於製造期間破裂或斷裂。
參照圖11之俯視圖及圖12之底部透視圖，除了沿晶粒102之一或多個邊緣之局部空腔110之外或替代該空腔，可於晶粒102之內部內形成局部空腔114。亦即，一空腔114可向下形成至晶粒102之背表面中，且與晶粒102之邊緣中之每一者間隔開。如下文更詳細闡釋，一半導體晶粒中之此類空腔114可用於接納安裝於該半導體晶粒下方之一表面上之被動或輔助晶粒。該表面可係一下晶粒或一基板之表面。
於步驟212中，可對晶圓100之背(非作用)表面執行一此項技術中習知之背面研磨製程以將晶粒102薄化至所需厚度。雖然於圖7至12中顯示一單個晶粒102，但上述步驟係針對所有晶粒102同時仍在晶圓100上執行。於步驟216中，可自晶圓100單個化經處理晶粒中之每一者。通常僅記憶體晶粒於一半導體封裝內彼此上下堆疊，因此晶粒102通常可係例如快閃記憶體之記憶體晶粒。然而，應瞭解，如上述而形成之半導體晶粒之類型可不同。
現在將參照圖13之流程圖及圖14至21之各圖來闡釋一用於使用上述半導體晶粒102來形成一根據本發明之半導體封裝之製程。首先參照圖14，可於步驟300中將第一半導體晶粒102a安裝於一基板120上。可於一習知之黏附或共熔晶粒接合製程中經由一晶粒附裝黏合劑將晶粒102a安裝至基板120。圖14中顯示之晶粒102a不包含局部空腔110(因為晶粒102a係底部晶粒)。雖然不必要，但於替代實施例中晶粒102a可包含局部空腔110，例如，於該替代實施例中以與晶粒堆疊中包含局部空腔110之其他晶粒相同之方式自一晶圓處理底部晶粒102a。
雖然未顯示，但基板120可係一基板面板之一部分，以便可為達成規模經濟而批量處理根據本發明之半導體封裝。雖然下文闡述了一單個半導體封裝之製造，但應瞭解，以下說明可適用於形成於該基板面板上之所有封裝。基板120可係各種不同之晶片載體媒體，其中包含一PCB、一引線框或一捲帶式自動接合(TAB)捲帶。當基板120係一PCB時，該基板可由其上形成有頂部及/或底部傳導層之一核心形成。該核心可係各種介電材料，例如聚醯亞胺層壓片、包含FR4及FR5之環氧樹脂、雙馬來醯亞胺三嗪(BT)等等。
傳導層可由以下材料形成：銅或銅合金、鍍銅或鍍銅合金、合金42(42FE/58NI)、鍍銅鋼、或習知供在基板上使用之其他金屬或材料。可將該等傳導層蝕刻成一習知用於在半導體晶粒102與一外部裝置(未顯示)之間傳送信號之電導圖案。基板120可另外包含於基板120之一上表面上形成接觸墊122之曝露金屬部分。當半導體封裝係一銲盤網格陣列(LGA)封裝時，亦可於基板120之一下表面上界定接觸指部(未顯示)。接觸墊122及/或接觸指部可在(例如)如此項技術中習知之電鍍製程中鍍敷有一或多個金層。
於步驟200中將半導體晶粒102a貼附至基板120之後，可於步驟302中將線接合130附裝於晶粒102a上之線接合墊104與基板120上之接觸墊122之間。線接合130可於一習知之線接合製程中形成，例如正向或反向球形接合。於圖中所顯示之實施例中，將沿晶粒102a之所有四個邊緣提供線接合130，但應瞭解，於進一步實施例中，晶粒102a之一或多個邊緣可不包含接合墊104或線接合130。
根據本發明，局部空腔110允許於不必以一間隔層等將重疊之晶粒間隔開之情況下將多個半導體晶粒堆疊成一完全重疊關係。因此，於步驟310中，可使用一習知之晶粒附裝黏合劑將一第二半導體晶粒102b貼附於半導體晶粒102a頂上。當將晶粒102b安裝於晶粒102a頂上時，來自底部晶粒102a之線接合130裝配在晶粒102b之底側上之局部空腔110內。因此，來自晶粒102a之線接合130不接觸晶粒102b或使其短路。以此方式，局部空腔允許於不使用一間隔層之情況下將晶粒102b直接安裝於晶粒102a頂上。於步驟312中，可以一類似於上述之方式藉助第二組線接合130將晶粒102b線接合至基板120。
如圖13之流程圖中之虛線箭頭所指示，可重複步驟310及312來以與將晶粒102b安裝於晶粒102a頂上相同之方式在晶粒堆疊頂部上添加額外晶粒。圖14顯示一個安裝於晶粒堆疊上之額外晶粒102c(不具有線接合)，但於進一步實施例中，該晶粒堆疊可包含僅兩個晶粒或多於三個晶粒。對於每一堆疊式晶粒，堆疊中一晶粒之線接合裝配於由安裝於其上之下一晶粒之局部空腔110所形成之空間內。因此，該堆疊可在仍具有一低總高度之同時包含若干晶粒。
於上述實施例中，線接合130可係未經塗佈之金，但亦可替代地係銅、鋁或其他金屬。於本發明之進一步實施例中，可藉助聚合絕緣物將該線接合預絕緣從而使得導線之表面不導電。此經預絕緣之接合線將允許在不必擔心使晶粒表面發生電短路之情況下將導線拉緊至晶粒102之上表面。此一實施例將允許局部空腔110形成有一更淺之垂直深度(因為接合線具有一低高度)。一適合在本發明中使用之經預絕緣之接合線之兩個實例揭示於以下專利中：名稱為「Resin Coated Bonding Wire,Method Of Manufacturing The Same,And Semiconductor Device」之美國專利第5,396,104號及名稱為「High Density Integrated Circuits And The Method Of Packaging the Same之美國公開專利申請案第2004/0124545號」，此兩個專利之整體內容皆以引用方式併入本文中。
現在參照圖15之側視圖，在形成晶粒堆疊並將其線接合至基板120上之接合墊之後，可於步驟316中將晶粒堆疊圍封於模製化合物150內，並於步驟318中將其自該板單個化，從而形成一成品半導體晶粒封裝160。模製化合物150可係(例如)一可自Sumitomo Corp.及Nitto Denko Corp.(總部皆在日本)購得之習知環氧樹脂。於某些實施例中，可於步驟320中將成品封裝160視情況地圍封於一蓋內。
於實施例中，用於封裝160內之半導體晶粒102可包含一或多個快閃記憶體晶片，且可能包含一控制器(例如一ASIC)，以使得封裝160可用作一快閃記憶體裝置。應瞭解，於本發明進一步實施例中，封裝160可包含經組態以執行其他功能之半導體晶粒。
應瞭解，局部空腔110可以各種各樣之組態形成於位於一晶粒102底側處之一邊緣之一部分中，以提供用於各種各樣之線接合組態之空間。圖16-19中顯示兩個此種進一步實例。於圖16及17之俯視及側視圖中，一局部空腔110提供用於將沿晶粒102之一第一邊緣140之晶粒接合墊104線接合至沿晶粒102之一第二毗鄰邊緣142之接觸墊122之空間。於圖18及19之俯視及側視圖中，該局部空腔形成於晶粒邊緣140及142中具有開口之一彎曲隧道，但經形成而使得邊緣140與142之間的拐角完好無損。此一組態同樣允許將沿晶粒102之第一邊緣140之晶粒接合墊104線接合至沿晶粒102之第二邊緣142之接觸墊122。側壁顯示為彎曲的，但應瞭解，於替代實施例中，該等側壁可係直的且在毗鄰側之間延伸。
於圖20及21之俯視圖及側視圖中，一局部空腔114不用於提供用於線接合之空間，而是提供用於一組件146之空間，該組件可係一被動組件或一輔助半導體晶粒。空腔114允許在基板上將晶粒102直接定位於組件146頂部上。空腔114將組件146與晶粒102隔離。此一組態增加了可供組件表面安裝至基板120之位置之靈活性。
至此時為止，局部空腔110已被揭示為形成於一半導體晶粒內。於一圖22中所示之替代實施例中，局部空腔172可替代地形成於一間隔層170中。間隔層170定位於一對晶粒102a與102b之間。間隔層170可具有習知構造，但一或多個局部空腔172可形成且提供於上述層170中。相比之下，間隔層170中之局部空腔172與晶粒102中之局部空腔110之間的一個不同係，局部空腔172可如圖22中所示一直穿過間隔層170之厚度而形成。因此，例如圖22中所示之間隔層170已將整個前角移除。應瞭解，於替代實施例中，局部空腔172可形成於間隔層170之底表面中，且僅部分地穿過如局部空腔110中之厚度而延伸。
間隔層170之厚度僅需要足以防止來自晶粒102a之線接合130接觸晶粒102b之下表面。於存在間隔層170之情況下，晶粒102a、102b無需包含局部空腔。
於一進一步實施例中，間隔層170可提供為最底層，且包含用於容納一表面安裝組件之一或多個局部空腔172，類似於上文參照圖20及21闡述之晶粒102。此實施例中之空腔172允許在基板上將間隔層170直接定位於一表面安裝組件之頂部上。空腔172將該組件與安裝於其上之晶粒102隔離。此一組態增加了可供組件表面安裝至該基板之位置之靈活性。本文中使用之術語「最底層」可指代安裝於基板120上之包含空腔172之間隔層170，或安裝於基板120上之包含空腔114之晶粒102。
出於圖解說明及說明之目的，上文已對本發明進行了詳細說明。本文並不意欲將本發明包羅無遺或限定於所揭示之具體形式。依據上述教示，可做出眾多修改及改變。選擇所述實施例旨在最佳地闡釋本發明之原理及其實際應用，藉以使其他熟習此項技術者能夠在各種實施例中且藉助適合於所預期具體應用之各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。
20．．．半導體封裝
22．．．半導體晶粒
24．．．半導體晶粒
26．．．基板
30．．．接合線
34．．．介電間隔層
40．．．渠溝
42．．．底表面
100．．．半導體晶圓
102．．．晶粒
104．．．接合墊
110．．．局部空腔
112．．．有斜面表面
114．．．局部空腔
120．．．基板
122．．．接觸墊
130．．．線接合
142．．．第二毗鄰邊緣
146．．．組件
150．．．模製化合物
160．．．成品半導體晶粒封裝
170．．．間隔層
172．．．局部空腔
圖1係一包含一對以一偏移關係堆疊之半導體晶粒之習用半導體裝置之先前技術邊視圖；
圖2係一包含一對以一重疊關係堆疊且由一間隔層分離之半導體晶粒之習用半導體裝置之先前技術邊視圖；
圖3係一包含一對以一重疊關係堆疊之半導體晶粒之習用半導體裝置之先前技術邊視圖，其中上晶粒包含一沿該半導體晶粒之一下邊緣之渠溝；
圖4係一具有一如圖3中所示渠溝之習用半導體晶粒之先前技術底部透視圖；
圖5係一用於形成一根據本發明實施例之半導體晶粒之流程圖；
圖6係一可用以製造根據本發明實施例之複數個半導體晶粒之半導體晶粒之俯視圖；
圖7係一於製造期間之一半導體晶粒之俯視圖；
圖8係一圖7之半導體晶粒於製造期間之透視圖；
圖9係一半導體晶粒之一俯視圖，該半導體晶粒包含形成於該半導體晶粒之一底表面中之局部空腔；
圖10係一圖9之半導體晶粒之底部透視圖，該半導體晶粒包含形成於該半導體晶粒之一底表面中之局部空腔；
圖10A係一通過圖10中之線10-10之截面圖；
圖10B係自與圖10A相同之視角看到之包含一有斜面表面之一局部空腔之一替代實施例之截面圖；
圖11係一半導體晶粒之邊視圖，該半導體晶粒包含一埋入該半導體晶粒之底表面之中央部分內之局部空腔；
圖12係一圖11之半導體晶粒之底部透視圖，該半導體晶粒包含形成於該半導體晶粒之底表面之中央部分內之局部空腔；
圖13係一顯示根據本發明之半導體裝置之製造之流程圖；
圖14係一於製造期間之半導體裝置之透視圖，該半導體裝置包含定位於下一毗鄰半導體晶粒之局部空腔內之線接合；
圖15係一根據本發明一實施例之一成品半導體裝置之邊視圖；
圖16係一包含根據本發明一替代實施例之局部空腔及線接合組態之俯視圖；
圖17係一根據圖16之替代實施例之半導體裝置之端視圖；
圖18係一包含根據本發明又一替代實施例之一局部空腔及線接合組態之俯視圖；
圖19係一根據圖18之替代實施例之半導體裝置之端視圖；
圖20係一根據一替代實施例之半導體裝置之俯視圖，該半導體裝置包含位於該半導體晶粒之中央部分內之一局部空腔；
圖21係一根據圖20之替代實施例之半導體裝置之截面圖；及
圖22係一顯示於製造期間之一半導體裝置之一替代實施例之透視圖，該半導體裝置包含定位於半導體晶粒之間的一間隔層之局部空腔內之線接合。
(無元件符號說明)

Claims (15)

  1. 一種製造一半導體裝置之方法，其包括以下步驟：(a)將一第一半導體晶粒貼附至一基板；(b)對在毗鄰該第一半導體晶粒之一側的一墊與位於該基板上的一墊之間的一導線進行打線接合；(c)形成一第二半導體晶粒，該第二半導體晶粒包含位於該半導體晶粒之一側中且佔據少於該整個側之一局部空腔，該局部空腔包含在該半導體晶粒之一底部表面中之一隧道，其在該半導體晶粒之二個毗鄰側上具有開口；及(d)藉助在該步驟(b)中經打線接合而定位於該局部空腔內之該導線將該第二半導體晶粒貼附於該第一半導體晶粒之頂部上。
  2. 如請求項1之方法，其中該形成於一側中包含一局部空腔之一第二半導體晶粒之步驟(c)包括：形成具有一局部空腔之該第二半導體晶粒之步驟，該局部空腔形成於該第二半導體晶粒之一底表面中且延伸至與該第二半導體晶粒之該底表面相對之頂表面途中。
  3. 如請求項2之方法，其進一步包括於該第二半導體晶粒之該頂表面上形成一晶粒接合墊之步驟(e)，該晶粒接合墊於該頂表面中之位置對應於該局部空腔於該第二半導體晶粒之該底表面中之位置。
  4. 如請求項3之方法，其進一步包括以下步驟：形成一第三半導體晶粒之步驟(g)，該第三半導體晶粒包含位於該 第三半導體晶粒之一側中且佔據少於該整個側之局部空腔；及使用於該步驟(f)中經連接而定位於該第三半導體晶粒之該局部空腔內之該導線將該第三半導體晶粒貼附於該第二半導體晶粒之頂部上之步驟(h)。
  5. 如請求項1或4之方法，其進一步包括於該第二半導體晶粒之一或多個側中形成複數個局部空腔之步驟(j)，該第二半導體晶粒之一側上之所有局部空腔加起來佔據少於該整個側。
  6. 如請求項5之方法，其進一步包括對在位於該第一半導體晶粒上之墊與位於該基板上之墊之間的複數個額外導線進行打線接合之步驟(k)，每一線接合被接納於該第二半導體晶粒之一局部空腔內。
  7. 如請求項6之方法，其進一步包括沿該第二半導體晶粒之邊緣在該第二半導體晶粒之頂表面上形成複數個晶粒接合墊之步驟(m)，於該步驟(j)中形成於該第二半導體晶粒之該表面之底部中之該第二半導體晶粒中之該等局部空腔對應於在該步驟(m)中形成於該第二半導體晶粒之該頂表面中之該等晶粒接合墊之位置。
  8. 如請求項1或7之方法，其中該形成於一側中包含一局部空腔之一第二半導體晶粒之步驟(c)包括：形成一穿過該第二半導體晶粒之一底部部分之隧道之步驟，該隧道於該第二半導體晶粒之毗鄰側上具有開口。
  9. 一種半導體晶粒，其包括：一積體電路； 一或多個晶粒接合墊，其形成於該半導體晶粒之一作用表面上；及一或多個局部空腔，其形成於該半導體晶粒之一非作用表面中且沿著該晶粒之一或多個側，該半導體晶粒之任一側中之該一或多個局部空腔佔據少於該半導體晶粒之該整個側，及該局部空腔包含一隧道，其在該半導體晶粒之二個毗鄰側上具有開口。
  10. 如請求項9之半導體晶粒，其中該一或多個晶粒接合墊於該半導體晶粒之該作用表面上之位置對應於該一或多個局部空腔於該半導體晶粒之該非作用表面中之位置。
  11. 如請求項10之半導體晶粒，其進一步包括一額外空腔，該額外空腔形成於該非作用表面內且自該半導體晶粒之每一側向內留出空間以用於在其中接納一組件。
  12. 如請求項11之半導體晶粒，其中該額外空腔經定大小以在其中接納該額外組件而不使該額外組件接觸該額外空腔之側壁。
  13. 如請求項12之半導體晶粒，其中一局部空腔包括一穿過該半導體晶粒之一底部部分之隧道，該隧道於該半導體晶粒之毗鄰側上具有開口。
  14. 如請求項13之半導體晶粒，其中該隧道包含彎曲側壁。
  15. 如請求項13之半導體晶粒，其中該隧道包含直側壁。
TW098122072A 2008-06-30 2009-06-30 具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法 TWI416699B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/165,320 US8294251B2 (en) 2008-06-30 2008-06-30 Stacked semiconductor package with localized cavities for wire bonding
US12/165,297 US8470640B2 (en) 2008-06-30 2008-06-30 Method of fabricating stacked semiconductor package with localized cavities for wire bonding

Publications (2)

Publication Number Publication Date
TW201010045A TW201010045A (en) 2010-03-01
TWI416699B true TWI416699B (zh) 2013-11-21

Family

ID=41813132

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098122072A TWI416699B (zh) 2008-06-30 2009-06-30 具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法

Country Status (2)

Country Link
KR (1) KR101118719B1 (zh)
TW (1) TWI416699B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362244B2 (en) 2012-10-22 2016-06-07 Sandisk Information Technology (Shanghai) Co., Ltd. Wire tail connector for a semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777797B2 (en) * 2002-06-27 2004-08-17 Oki Electric Industry. Co., Ltd. Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding
US7327020B2 (en) * 2004-01-13 2008-02-05 Samsung Electronics Co., Ltd Multi-chip package including at least one semiconductor device enclosed therein

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100407472B1 (ko) * 2001-06-29 2003-11-28 삼성전자주식회사 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
JP2005101106A (ja) * 2003-09-22 2005-04-14 Sharp Takaya Denshi Kogyo Kk 半導体装置及びその製造方法
JP2006216692A (ja) * 2005-02-02 2006-08-17 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777797B2 (en) * 2002-06-27 2004-08-17 Oki Electric Industry. Co., Ltd. Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding
US7327020B2 (en) * 2004-01-13 2008-02-05 Samsung Electronics Co., Ltd Multi-chip package including at least one semiconductor device enclosed therein

Also Published As

Publication number Publication date
KR101118719B1 (ko) 2012-03-13
TW201010045A (en) 2010-03-01
KR20100003258A (ko) 2010-01-07

Similar Documents

Publication Publication Date Title
US8183687B2 (en) Interposer for die stacking in semiconductor packages and the method of making the same
US7344969B2 (en) Stacked die in die BGA package
US8294251B2 (en) Stacked semiconductor package with localized cavities for wire bonding
US7459778B2 (en) Chip on board leadframe for semiconductor components having area array
US7829990B1 (en) Stackable semiconductor package including laminate interposer
KR101590540B1 (ko) 베이스 구조 디바이스를 갖춘 집적회로 패키지 시스템
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20080251939A1 (en) Chip stack package and method of fabricating the same
US8470640B2 (en) Method of fabricating stacked semiconductor package with localized cavities for wire bonding
US7656017B2 (en) Integrated circuit package system with thermo-mechanical interlocking substrates
US20090278243A1 (en) Stacked type chip package structure and method for fabricating the same
US8241953B2 (en) Method of fabricating stacked wire bonded semiconductor package with low profile bond line
CN107611099B (zh) 包括多个半导体裸芯的扇出半导体装置
TWI430425B (zh) 採用凸塊技術之積體電路封裝件系統
US8432043B2 (en) Stacked wire bonded semiconductor package with low profile bond line
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
US8502375B2 (en) Corrugated die edge for stacked die semiconductor package
US7030489B2 (en) Multi-chip module having bonding wires and method of fabricating the same
US7791191B2 (en) Semiconductor device having multiple die redistribution layer
US7446396B2 (en) Stacked integrated circuit leadframe package system
US7687920B2 (en) Integrated circuit package-on-package system with central bond wires
US7042104B2 (en) Semiconductor package using flexible film and method of manufacturing the same
TWI416699B (zh) 具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
CN117711961A (zh) 扇出型堆叠芯片封装方法及封装结构

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees