CN104576411A - 双角部顶部闸道模制 - Google Patents

双角部顶部闸道模制 Download PDF

Info

Publication number
CN104576411A
CN104576411A CN201310511373.0A CN201310511373A CN104576411A CN 104576411 A CN104576411 A CN 104576411A CN 201310511373 A CN201310511373 A CN 201310511373A CN 104576411 A CN104576411 A CN 104576411A
Authority
CN
China
Prior art keywords
main wall
molding die
line
opening
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310511373.0A
Other languages
English (en)
Inventor
罗文耀
刘德明
丁行强
赵树峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Priority to CN201310511373.0A priority Critical patent/CN104576411A/zh
Priority to US14/464,719 priority patent/US20150118802A1/en
Publication of CN104576411A publication Critical patent/CN104576411A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

一种模制模具包括侧墙,其形成空腔和相反的第一和第二轴向末端。所述侧墙具有分别在第一和第二轴向末端处的第一和第二开口。所述第一开口和第二开口中的每一个接入所述空腔。主墙在其第一端处耦接到所述侧墙，并跨展所述第一开口。所述主墙的中心与所述侧墙的纵轴对准。所述主墙限定相对于所述侧墙的纵轴基本垂直取向的平面。第一和第二闸道被形成为通过所述主墙以接入所述空腔。所述第一和第二闸道限定位于所述主墙的所述平面中的第一线。所述主墙的中心位于所述第一线上在所述第一和第二闸道之间。

Description

双角部顶部闸道模制
技术领域
本发明针对用于包封半导体芯片的双角部顶部闸道（gate）模制，以及利用双角部顶部闸道模制包封半导体芯片的方法。
背景技术
利用模制化合物包封半导体芯片是一种要求非常仔细的工艺，尤其在经由导线接合将半导体芯片连接到下面的基板的情况下。模制化合物的流动会导致导线扫动，即，接合线相对于彼此横向移动。导线扫动可能导致接合线变得彼此太接近，导致传导干扰或者在接合线形成物理接触的情况下甚至导致短接。
所谓的中心闸道模制减轻了许多的导线扫动问题。在中心闸道模制中，模制模具置于半导体芯片之上，并且其包括位于模具的顶壁中并且与半导体芯片的中心大体对准的闸道。模制化合物通过中心闸道注入并径向地向外流动在半导体芯片之上。可以在模具的顶壁中设置气孔，一般与中心闸道分隔开，并且可以与半导体芯片的角部对准。这样的模制设计还消除了对于浇道（gate runner）的需要，所述浇道是以前将模制化合物从闸道传导到模制模具内的空腔必要的通道。
然而，中心闸道模制遇到“筛漏效应（sieve effect）”。也就是说，在模制化合物在半导体芯片的诸面之上流动并且流过导线接合时，导线接合会作为对于模制化合物的筛漏。模制化合物中的填充物被保持并且汇集在导线接合上方，同时在导线接合下面以及在半导体管芯的边沿下，模制化合物具有低得多的填充物浓度，并因此是“树脂富余的”。模制化合物中填充物的非均匀散布呈现出封装可靠性风险。例如，“树脂富余的”模制化合物具有比均质模制化合物高得多的热膨胀系数（CTE）。由于该不均匀的散布也可能导致芯片层脱。
已经尝试解决“筛漏效应”，诸如，降低模制化合物中填充物的尺寸。然而，尺寸降低是有限制的，增加了成本，并且是一种供应驱动的效应。
因此，期望提供一种降低“筛漏效应”同时保持中心闸道模制的优点的模制模具。
发明内容
根据本公开的一个实施例，提供了一种用于将模制化合物应用到半导体芯片的模制模具，所述模制模具包括：侧墙，其形成用于容纳所述半导体芯片的空腔，并具有相反的第一和第二轴向末端，所述侧墙具有在所述第一轴向末端处的第一开口和在所述第二轴向末端处的第二开口，所述第一开口和第二开口中的每一个接入所述空腔；主墙，在其所述第一轴向末端处耦接到所述侧墙，并且跨所述第一开口，所述主墙的中心与所述侧墙的纵轴对准，所述主墙限定相对于所述侧墙的纵轴基本垂直取向的平面；以及第一和第二闸道，其被形成穿过所述主墙以接入所述空腔，所述第一和第二闸道限定位于所述主墙的所述平面中的第一线，所述主墙的中心位于所述第一和第二闸道之间在所述第一线上。
根据本公开的另一个实施例，提供了一种用于包封利用多个导线接合连接到基板的半导体芯片的方法，所述方法包括：提供模制模具，其具有：(i)侧墙，其形成空腔并且具有相反的第一轴向末端和第二轴向末端，所述侧墙具有在所述第一轴向末端处的第一开口和在所述第二轴向末端处的第二开口，所述第一开口和第二开口中的每一个接入所述空腔，(ii)主墙，在其所述第一端处耦接到所述侧墙，并跨所述第一开口，所述主墙的中心与所述侧墙的纵轴对准，所述主墙限定相对于所述侧墙的纵轴基本垂直取向的平面，以及(iii)第一和第二闸道，其被形成穿过所述主墙以接入所述空腔，所述第一和第二闸道限定位于所述主墙的所述平面中的第一线，所述主墙的中心位于所述第一和第二闸道之间在所述第一线上；将所述模制模具的所述第二轴向末端置于所述基板上，以使得所述半导体芯片和所述导线接合被容纳在所述模制模具的所述空腔中；通过所述第一和第二闸道两者将模制化合物注入到所述空腔中，以包封所述半导体芯片和所述多个导线接合。
附图说明
本发明通过示例的方式示出，并且本发明不受附图中示出的其实施例的限制，在附图中，相同的附图标记表示类似的元件。图中的元件出于简化和清楚的目的而示出，并且并不必然按比例绘制。显然，某些垂直尺寸已经被相对于某些水平尺寸放大。
在附图中：
图1是根据本发明第一实施例的模制模具的顶部平面图；
图2是通过被使用来包封半导体芯片的图1的模制模具的线2-2截取的截面图；
图3是通过图1的模具模制来包封半导体芯片的树脂流的示意透视图；以及
图4是根据本发明第二实施例的模制模具的截面图。
具体实施方式
参考附图，其中在若干附图中使用相同附图标记来指示相同的部件，图1和图2示出了根据本发明第一实施例的模制模具10。使用模制模具10来将模制化合物12应用到半导体芯片14。半导体芯片14可以由常规的半导体材料或材料组合制成，诸如，砷化镓、硅锗、绝缘体上硅（SOI）、硅、单晶硅等，以及上述的组合，并且半导体芯片14可以经由一个或多个接合线18连接到基板16。与图1和2中的模制模具10一起使用的装置优选是常规的球带格栅阵列（TBGA）封装件。然而，模制模具10也可以与其它配置一起使用（见，例如，图4）。
模制模具10包括侧墙20，其形成用于容纳半导体芯片14的空腔22。侧墙20具有第一和第二轴向末端20a、20b，其被布置为彼此相反，并且侧墙20包括在第一轴向末端20a处的第一开口24a以及在第二轴向末端20b处的第二开口24b。第一和第二开口24a、24b中的每一个接入空腔22。优选地，半导体芯片14被通过第二开口24b容纳在空腔22中。还优选的，在使用中，侧墙20的第二轴向末端20b靠在基板16的主表面上，但是也构思侧墙20的第二轴向末端20b可以替代地靠在其它表面上以容纳半导体芯片14，和/或也可以容纳基板的至少一部分。
优选的，侧墙20相对于在第一和第二轴向末端20a、20b之间延伸的纵轴A成角度,从而使得第二开口24b大于第一开口24a。然而，侧墙20也可以与纵轴A平行地延伸，从而使得第一和第二开口24a、24b大小等同，或者，成角度以使得第一开口24a大于第二开口24b。
还优选地，侧墙20绕其周缘连续，即，在侧墙20中，没有除第一和第二轴向末端20a、20b处的第一和第二开口24a、24b以外的开口或裂口。然而，也构思在对于工具放置、或通气等必要时，侧墙20可以包括形成在其中的另外的开口。
优选地，在沿着纵轴A在任何部分处从第一或第二轴向末端20a、20b中的一个观看时，侧墙20大体具有方形或矩形的形式。以这样的形式，侧墙20将具有至少四个不同的侧边，其可以全部由单件材料形成，或者可以是彼此焊接或以另外的方式附接的分立件以形式完整的侧墙20。然而，侧墙20也可以形成其它形状，以用于形成所完成的半导体芯片封装件（未示出）的期望的形状。
模制模具10还包括主墙26，其耦接侧墙20于其第一轴向末端20处。主墙26跨第一开口24a，从而关闭侧墙20的第一轴向末端20a，除了在下面更详细描述的例外。优选地，主墙26的中心与纵轴A对准，并且主墙26限定相对于侧墙20的纵轴A基本垂直取向的平面。
主墙26和侧墙20可以由单件材料形成，诸如通过模制等，或者，主墙26可以机械地或化学地附接到侧墙20，通过焊接、胶粘、或紧固件等耦接。
优选地，主墙26与侧墙20在第一轴向末端20a处的形状大体匹配，例如，在优选实施例中为方形或矩形。因此，主墙26可以具有四个角部28a-28d。图1中四个角部28a-d被示出为被倒角，但是四个角部28a-28d也可以形成为直角或圆角的等等。根据主墙26的形状，可以采用更少或更多的角部28。
第一和第二闸道30、32被形成穿过主墙26以接入空腔22。可以，例如，作为主墙26的模制工艺的一部分，来形成模制闸道30、32，或者，可以后来从主墙26的材料切割或穿孔出模制闸道30、32。
不同于现有技术，第一和第二闸道30、32优选形成为偏离中心并且彼此对角线地相反，而不是形成在该主墙26的中心处。例如，优选地，第一和第二闸道30、32限定位于主墙26的所述平面中的第一线34，并且该主墙26的中心位于第一和第二闸道30、32之间在第一线34上。
优选地，第一和第二闸道30、32每一个与该主墙26的中心分隔开相等的距离，但是也可以使用不同的距离。
进一步优选地，第一和第二闸道30、32与主墙的相反的角部28对准，并且可以被形成为临近所述相反的角部28。例如，如图1中所示，第一线34优选与彼此对角线地相反的两个角部28a、28c相交。第一闸道30优选形成为临近第一角部28a，第二闸道32优选形成为临近相反的角部28c。然而，在需要时，第一和第二闸道30、32也可以形成为更接近于该主墙26的中心。优选地，主墙26被配置为使得在半导体芯片14被容纳在空腔22中时，半导体芯片14的第一角部14a和第二角部14b与第一线34对准（例如，见图3）。
如图3中所示，模制化合物12可以流过第一和第二闸道30、32并分布在接合线18下面，防止筛漏效应。这与中心闸道设计相反，在中心闸道设计中，模制化合物被注入在半导体芯片上方，并且必须径向地向外流动以围绕边沿和接合线，这在模制化合物经过接合线向半导体芯片的底部时导致填充物的筛漏。利用本发明的第一和第二闸道30、32，模制化合物12接近模制模具10的角部28a、28c进入，并且可以在接合线18的下面和上方流动，而不必流过接合线18。
还优选形成气孔40、42穿过主墙26以接入空腔22，从而允许腔22内的空气在注入模制化合物12时逃逸。优选地，如同第一和第二闸道30、32，第一和第二气孔40、42被形成为偏离中心并且彼此对角线地相反。例如，第一和第二气孔40、42可以限定位于主墙26的所述平面中的第二线44，该主墙26的中心位于第一和第二气孔40、42之间在第二线44上。
第二线44优选相对于第一线34垂直取向，在某些实施例（诸如，图1中示出的实施例）中，这将导致气孔定位临近主墙26的不与所述第一或第二闸道30、32中的一个相关联的对角线地相反的角部28b、28d。尤其是，优选地，第二线44与主墙26的两个对角线地相反的角部28b、28d相交。
在实践中，模制模具10被置于基板16上，从而使得半导体芯片14和接合线18通过第二开口24b容纳在空腔22，如例如图2中所示的。如上所述的，该步骤可以包括将半导体芯片14的对角线地相反的角部14a、14b与第一线34对准。然后，通过第一和第二闸道30、32两者将模制化合物12注入到腔22中，并且模制化合物12绕接合线18流动以包封半导体芯片14和接合线18。
图4示出了根据本发明的与模制模具10’一起使用的塑性球格栅阵列（PBGA）封装件的截面，作为用于模制的替代装置的示例。PBGA封装件很像图1和2中所示的TBGA封装件，并因此，相同的元件已经被指定以相同的附图标记，但是对于图4中的附图标记使用右角标（’）。PBGA另外包括在基板16’的下侧上的多个球50’，其由焊接等形成。焊料球50’通过基板16’中形成的通孔（via）52’与导线接合18’连通。
在前述的说明中，已经参考本发明实施例的具体示例说明了本发明。然而，将明白，其中可以进行多种修改和改变而不偏离如所附权利要求提出的本发明的宽泛的精神和范围。
本领域技术人员将认识到，上述的操作之间的分界仅仅是示例性的。多个操作可以组合到单个操作中，单个操作可以分布在若干附加的操作中，并且操作可以至少部分时间交迭地执行。另外，替代的实施例可以包括特定的操作的多个实例，并且在多种其它实施例中操作的顺序可以改变。
此外，说明书和权利要求中的术语“前”“后”“顶”“底”“上”“下”等（如果有的话）用于描述性的目的，并不必然用于描述永久性的相对位置。应理解，如此使用的术语是在适当情况下可互换的，从而使得在此描述的本发明的实施例例如能够以与在此所示的或以另外的方式描述的不同的取向操作。
在权利要求中，词‘包括’或‘具有’并不排除权利要求中所列出的元件或步骤之外的其它元件或步骤的存在。另外，如在此所使用的术语“一”（“a”或“an”）被定义为一个或一个以上。此外，权利要求中引入性的短语诸如"至少一个”和"一个或更多个"的使用不应当被认为暗示了通过不定冠词“a”或“an”（一）而对另一权利要求要素的引入将含这样引入的权利要求要素的任何特定权利要求限制到仅包含一个这样的要素的发明，即使在同一权利要求包括引入性的短语“一个或更多个”或“至少一个”以及不定冠词诸如”a“或”an”（一）时也是如此。对于定冠词的使用也是如此。除非以另外的方式说明，诸如“第一”和“第二”的术语被用来任意地区分这样的术语描述的要素。因此，这些术语并不必然意图表示这些要素的时间上的或其它优先级。在彼此不同的权利要求中引述了某些措施的事实并不表示这样的措施的组合不可以用来突出优点。

Claims (14)

1.一种用于将模制化合物应用到半导体芯片的模制模具，所述模制模具包括：
侧墙，其形成用于容纳所述半导体芯片的空腔，并具有相反的第一和第二轴向末端，所述侧墙具有在所述第一轴向末端处的第一开口和在所述第二轴向末端处的第二开口，所述第一开口和第二开口中的每一个接入所述空腔；
主墙，在其所述第一轴向末端处耦接到所述侧墙，并且跨所述第一开口，所述主墙的中心与所述侧墙的纵轴对准，所述主墙限定相对于所述侧墙的纵轴基本垂直取向的平面；以及
第一和第二闸道，其被形成穿过所述主墙以接入所述空腔，所述第一和第二闸道限定位于所述主墙的所述平面中的第一线，所述主墙的中心位于所述第一和第二闸道之间在所述第一线上。
2.根据权利要求1所述的模制模具，还包括第一和第二气孔，其被形成穿过所述主墙以接入所述空腔，所述第一和第二气孔形成位于所述主墙的所述平面中的第二线，所述主墙的中心位于所述第一和第二气孔之间在所述第二线上。
3.根据权利要求2所述的模制模具，其中所述第二线被相对于所述第一线垂直地取向。
4.根据权利要求2所述的模制模具，其中所述主墙包括四个角部，并且所述第二线与所述主墙的彼此对角线地相反的两个角部相交。
5.根据权利要求1所述的模制模具，其中所述主墙包括四个角部，并且所述第一线与所述主墙的彼此对角线地相反的两个角部相交。
6.根据权利要求5所述的模制模具，其中所述四个角部是下列中的一种：直角的、圆角的、或倒角的。
7.根据权利要求1所述的模制模具，其中所述主墙被配置使得当所述半导体芯片被容纳在所述空腔中时，所述半导体芯片的第一角部和所述半导体芯片的第二角部与所述第一线对准，所述半导体芯片的所述第一和第二角部彼此对角线地相反。
8.根据权利要求1所述的模制模具，其中所述第二开口大于所述第一开口。
9.一种用于包封利用多个导线接合连接到基板的半导体芯片的方法，所述方法包括：
提供模制模具，其具有：
(i)侧墙，其形成空腔并且具有相反的第一轴向末端和第二轴向末端，所述侧墙具有在所述第一轴向末端处的第一开口和在所述第二轴向末端处的第二开口，所述第一开口和第二开口中的每一个接入所述空腔，
(ii)主墙，在其所述第一端处耦接到所述侧墙，并跨所述第一开口，所述主墙的中心与所述侧墙的纵轴对准，所述主墙限定相对于所述侧墙的纵轴基本垂直取向的平面，以及
(iii)第一和第二闸道，其被形成穿过所述主墙以接入所述空腔，所述第一和第二闸道限定位于所述主墙的所述平面中的第一线，所述主墙的中心位于所述第一和第二闸道之间在所述第一线上；
将所述模制模具的所述第二轴向末端置于所述基板上，以使得所述半导体芯片和所述导线接合被容纳在所述模制模具的所述空腔中；
通过所述第一和第二闸道两者将模制化合物注入到所述空腔中，以包封所述半导体芯片和所述多个导线接合。
10.根据权利要求9所述的方法，其中所述方法还包括：在所述模制模具中提供第一和第二气孔，所述第一和第二气孔被形成穿过所述主墙以接入所述空腔，所述第一和第二气孔形成位于所述主墙的所述平面中的第二线，所述主墙的中心位于所述第一和第二气孔之间在所述第二线上。
11.根据权利要求10所述的方法，其中所述第一和第二气孔被设置为使得所述第二线相对于所述第一线垂直地取向。
12.根据权利要求11所述的方法，其中所述模制模具的所述主墙包括四个角部，并且所述第一和第二气孔被设置为使得所述第二线与所述模制模具的所述主墙的彼此对角线地相反的两个角部相交。
13.根据权利要求9所述的方法，其中所述模制模具的所述主墙包括四个角部，并且所述模制模具被设置为使得所述第一线与所述主模具的所述主墙的彼此对角线地相反的两个角部相交。
14.根据权利要求9所述的方法，其中将所述模制模具置于所述基板上的步骤包括：将所述半导体芯片的第一角部和所述半导体芯片的第二角部沿所述第一线对准，所述半导体芯片的所述第一和第二角部彼此对角线地相反。
CN201310511373.0A 2013-10-25 2013-10-25 双角部顶部闸道模制 Pending CN104576411A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310511373.0A CN104576411A (zh) 2013-10-25 2013-10-25 双角部顶部闸道模制
US14/464,719 US20150118802A1 (en) 2013-10-25 2014-08-21 Dual corner top gate molding

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310511373.0A CN104576411A (zh) 2013-10-25 2013-10-25 双角部顶部闸道模制

Publications (1)

Publication Number Publication Date
CN104576411A true CN104576411A (zh) 2015-04-29

Family

ID=52995888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310511373.0A Pending CN104576411A (zh) 2013-10-25 2013-10-25 双角部顶部闸道模制

Country Status (2)

Country Link
US (1) US20150118802A1 (zh)
CN (1) CN104576411A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742253B2 (en) 2020-05-08 2023-08-29 Qualcomm Incorporated Selective mold placement on integrated circuit (IC) packages and methods of fabricating

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246115B1 (en) * 1998-10-21 2001-06-12 Siliconware Precision Industries Co., Ltd. Semiconductor package having a heat sink with an exposed surface
US6882041B1 (en) * 2002-02-05 2005-04-19 Altera Corporation Thermally enhanced metal capped BGA package
US20090166830A1 (en) * 2007-12-28 2009-07-02 Kuan-Hsing Li Metallic cover of miniaturization module

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04259520A (ja) * 1991-02-13 1992-09-16 Nippon Steel Corp 樹脂成形金型及びフレキシブルテープ
US5825623A (en) * 1995-12-08 1998-10-20 Vlsi Technology, Inc. Packaging assemblies for encapsulated integrated circuit devices
JP3207738B2 (ja) * 1996-01-15 2001-09-10 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JPH10186393A (ja) * 1996-12-19 1998-07-14 Shin Etsu Polymer Co Ltd 液晶表示パネルの表示検査用コネクタ及びその製造方法
JPH11121488A (ja) * 1997-10-15 1999-04-30 Toshiba Corp 半導体装置の製造方法及び樹脂封止装置
KR100314773B1 (ko) * 1999-12-30 2001-11-22 윤종용 반도체 칩 패키지 및 이에 사용되는 리드프레임
JP2001326238A (ja) * 2000-05-17 2001-11-22 Toshiba Corp 半導体装置、半導体装置の製造方法、樹脂封止金型及び半導体製造システム
JP3400427B2 (ja) * 2000-11-28 2003-04-28 株式会社東芝 電子部品ユニット及び電子部品ユニットを実装した印刷配線板装置
US6514797B2 (en) * 2001-03-15 2003-02-04 Micron Technology, Inc. Underfill applications using film technology
ES2628600T3 (es) * 2002-10-09 2017-08-03 Toray Industries, Inc. Método de moldeo de RTM
US6833628B2 (en) * 2002-12-17 2004-12-21 Delphi Technologies, Inc. Mutli-chip module
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
US7456050B2 (en) * 2003-07-01 2008-11-25 Stmicroelectronics, Inc. System and method for controlling integrated circuit die height and planarity
US7510108B2 (en) * 2005-07-26 2009-03-31 Delphi Technologies, Inc. Method of making an electronic assembly
JP5598787B2 (ja) * 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
JP2008004570A (ja) * 2006-06-20 2008-01-10 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置の製造方法、樹脂封止型半導体装置の製造装置、および樹脂封止型半導体装置
JP2008047573A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置の製造装置、樹脂封止型半導体装置の製造方法、および樹脂封止型半導体装置
US7989947B2 (en) * 2007-03-06 2011-08-02 Panasonic Corporation Semiconductor device and method of manufacturing the same
US8643172B2 (en) * 2007-06-08 2014-02-04 Freescale Semiconductor, Inc. Heat spreader for center gate molding
JP4455676B2 (ja) * 2008-01-28 2010-04-21 株式会社斎藤金型製作所 金型内の気体放出構造及び当該構造を備えた金型
JP5146286B2 (ja) * 2008-11-28 2013-02-20 富士通株式会社 装置筐体及び携帯端末装置
WO2011022459A2 (en) * 2009-08-18 2011-02-24 University Of Delaware Computer controlled flow manipulation for vacuum infusion processes
JP5271886B2 (ja) * 2009-12-08 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8299589B2 (en) * 2010-07-26 2012-10-30 TDK Taiwan, Corp. Packaging device of image sensor
US8338236B1 (en) * 2011-06-15 2012-12-25 Freescale Semiconductor, Inc. Vented substrate for semiconductor device
WO2013191879A2 (en) * 2012-06-19 2013-12-27 Waters Technologies Corporation Injection-compression molded rotors
US9159643B2 (en) * 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
US8906743B2 (en) * 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
US9171809B2 (en) * 2013-03-05 2015-10-27 Flextronics Ap, Llc Escape routes
JP6129645B2 (ja) * 2013-05-29 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246115B1 (en) * 1998-10-21 2001-06-12 Siliconware Precision Industries Co., Ltd. Semiconductor package having a heat sink with an exposed surface
US6882041B1 (en) * 2002-02-05 2005-04-19 Altera Corporation Thermally enhanced metal capped BGA package
US20090166830A1 (en) * 2007-12-28 2009-07-02 Kuan-Hsing Li Metallic cover of miniaturization module

Also Published As

Publication number Publication date
US20150118802A1 (en) 2015-04-30

Similar Documents

Publication Publication Date Title
CN100521128C (zh) 形成模铸部件的模具及使用此模具制造模铸部件的方法
WO2021164606A1 (zh) 注塑模具及注塑方法
JP5742323B2 (ja) センサパッケージ
US7525180B2 (en) Semiconductor mount substrate, semiconductor device and method of manufacturing semiconductor package
US20120223343A1 (en) Light emitting diode package
US9276679B2 (en) Insert-molded transceiver body with heat sink and method therefor
US11820058B2 (en) Injection mould and injection moulding method
CN104576411A (zh) 双角部顶部闸道模制
US20060214275A1 (en) Semiconductor device
US6825567B1 (en) Face-to-face multi-chip flip-chip package
WO2021179672A1 (zh) 封装结构及其形成方法
US8318549B2 (en) Molded semiconductor package having a filler material
CN107093593B (zh) 一种封装芯片及封装方法
CN207398072U (zh) 用于半导体封装制程的封装模具
CN202307851U (zh) 集成电路及其封装模具
TWI667746B (zh) 半導體封裝結構及其製造方法
CN107026143A (zh) 引线框的下沉设置
JP2007042709A (ja) 樹脂封止金型及び樹脂封止型電子部品
CN217719564U (zh) 一种半导体封装结构
WO2019167188A1 (ja) 樹脂封止型半導体装置及びリードフレーム
TWM551344U (zh) 用於半導體封裝製程之封裝模具
CN213692041U (zh) 一种引线框架及芯片封装结构
TWI389224B (zh) 晶片封裝模具
CN208444809U (zh) 封装模具
CN101459147B (zh) 一种散热片、含该散热片的封装件及封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150429