DE10009733A1 - Halbleitervorrichtung und Verfahren zum Herstellen derselben - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen derselben

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Abstract

Eine Halbleitervorrichtung enthält einen ersten Halbleiterchip, einen zweiten Halbleiterchip, eine mehrschichtige gedruckte Schaltungsplatte mit einer ersten Oberfläche, auf der der erste Halbleiterchip montiert ist, und einer zweiten Oberfläche, auf der Außenverbindungsanschlüsse vorgesehen sind, ein Zwischenglied und ein Abdichtungsharz zum Abdichten der ersten und zweiten Halbleiterchips. Das Zwischenglied hält den zweiten Halbleiterchip so über dem ersten Halbleiterchip, daß zwischen ihnen ein Abstand vorhanden ist, während der zweite Halbleiterchip und die mehrschichtige gedruckte Schaltungsplatte elektrisch verbunden sind. Das Abdichtungsharz ist so gebildet, um den Abstand zwischen den ersten und zweiten Halbleiterchips auszufüllen.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft im allgemeinen eine Halbleitervorrichtung und ein Verfahren zum Herstellen von ihr, und im besonderen eine Halbleitervorrichtung mit einer Vielzahl von Halbleiterchips, die in einer Stapelstruktur vorgesehen sind, und ein Verfahren zum Herstellen von ihr.
In letzter Zeit ist auf dem Gebiet von Halbleitervor­ richtungen ein zunehmender Bedarf an einem Montageverfahren mit hoher Dichte zum Vorsehen von kleineren, dünneren und leichteren Strukturen zu verzeichnen. Um dem obigen Bedarf zu entsprechen, sind Halbleitervorrichtungen mit einer Mehrchipmodul-[Multi Chip Module]-(MCM)-Struktur in den Mittelpunkt des Interesses gerückt.
Das Montageniveau bei dem MCM ist im wesentlichen das­ selbe wie bei einer Packung in Chipgröße [Chip Size Package] (CSP). Weiterhin ist bei dem MCM eine Vielzahl von Halblei­ terchips auf einer mehrschichtigen gedruckten Schaltungs­ platte durch Drahtbonden oder Flip-Chip-Bonden montiert.
2. Beschreibung der verwandten Technik
Es ist bekannt, eine Vielzahl von Halbleiterchips auf einer mehrschichtigen gedruckten Schaltungsplatte durch Drahtbonden oder Flip-Chip-Bonden vorzusehen. Solch eine Struktur hat den Nachteil, daß der Bereich der mehrschichti­ gen gedruckten Schaltungsplatte nicht reduziert werden kann, da die Halbleiterchips auf der mehrschichtigen gedruckten Schaltungsplatte auf zweidimensionale Weise vorgesehen sind.
Ferner ist bekannt, eine Vielzahl von Halbleiterchips auf beiden Seiten einer mehrschichtigen gedruckten Schal­ tungsplatte vorzusehen. Solch eine Struktur hat den Nach­ teil, daß auf beiden Seiten der mehrschichtigen gedruckten Schaltungsplatte ein Abdichtungsharz vorgesehen werden muß.
Des weiteren ist bekannt, eine Vielzahl von Halbleiter­ chips auf einer einschichtigen gedruckten Schaltungsplatte auf solche eine Weise vorzusehen, daß die Halbleiterchips direkt aufeinandergestapelt sind. Solch eine Struktur hat den Nachteil, daß sich die Halbleiterchips gegenseitig behindern werden. Des weiteren können in solchen Halbleiter­ vorrichtungen keine preiswerten Mehrzweckhalbleiterchips verwendet werden, da deren vorbestimmte Anschlußbelegung eine Störung zwischen den Drähten bewirken kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Demzufolge ist es eine allgemeine Aufgabe der vorlie­ genden Erfindung, eine Halbleitervorrichtung vorzusehen, die die obigen Probleme lösen kann.
Ein anderes und spezifischeres Ziel der vorliegenden Erfindung ist es, eine Halbleitervorrichtung mit reduzierter Größe und einer verbesserten Montagezuverlässigkeit vorzuse­ hen, bei der Mehrzweckhalbleiterchips verwendet werden können.
Um die obigen Ziele gemäß der vorliegenden Erfindung zu erreichen, enthält die Halbleitervorrichtung:
einen ersten Halbleiterchip;
einen zweiten Halbleiterchip;
eine mehrschichtige gedruckte Schaltungsplatte mit einer ersten Oberfläche, auf der der erste Halbleiterchip montiert ist, und einer zweiten Oberfläche, auf der Außen­ verbindungsanschlüsse vorgesehen sind;
ein Zwischenglied; und
ein Abdichtungsharz zum Abdichten der ersten und zwei­ ten Halbleiterchips,
bei der das Zwischenglied den zweiten Halbleiterchip über dem ersten Halbleiterchip so hält, daß zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip ein Abstand vorhanden ist, während der zweite Halbleiterchip und die mehrschichtige gedruckte Schaltungsplatte elektrisch verbunden sind, und
das Abdichtungsharz so gebildet ist, um den Abstand zwischen dem ersten Halbleiterchip und dem zweiten Halblei­ terchip auszufüllen.
Mit der oben beschriebenen Halbleitervorrichtung kann die Größe der Halbleitervorrichtung reduziert werden, da der zweite Halbleiterchip über dem ersten Halbleiterchip so gehalten wird, daß zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip ein Abstand vorhanden ist. Da es nicht notwendig ist, Verdrahtungen auf dem Zwischenglied an einer Position vorzusehen, die zu der mehrschichtigen ge­ druckten Schaltungsplatte peripher ist, können ferner Mehr­ zweckhalbleiterchips verwendet werden. Deshalb können die Kosten der Halbleitervorrichtung reduziert werden. Ferner werden in dem Abdichtungsharz der erste Halbleiterchip und der zweite Halbleiterchip mit einem Abstand zwischen einan­ der gehalten. Deshalb werden sich die Halbleiterchips gegen­ seitig nicht behindern, und die Zuverlässigkeit der Halblei­ tervorrichtung kann verbessert werden.
Noch ein anderes Ziel der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen der oben beschriebenen Halbleitervorrichtung vorzusehen.
Um die obigen Ziele gemäß der vorliegenden Erfindung zu erreichen, enthält ein Verfahren zum Herstellen einer Halb­ leitervorrichtung die folgenden Schritte:
  • a) Montieren eines ersten Halbleiterchips auf eine obere Oberfläche einer mehrschichtigen gedruckten Schal­ tungsplatte und elektrisches Verbinden des ersten Halblei­ ters mit der mehrschichtigen gedruckten Schaltungsplatte;
  • b) Montieren eines zweiten Halbleiterchips auf eine Stufe eines Anschlußrahmens und elektrisches Verbinden des zweiten Halbleiterchips und von Anschlußteilen des Anschluß­ rahmens durch erste elektrische Verbindungsteile;
  • c) Halten des Anschlußrahmens auf der mehrschichtigen gedruckten Schaltungsplatte durch ein Haltemittel, so daß zwischen dem zweiten Halbleiterchip und dem ersten Halblei­ terchip ein Abstand vorhanden ist;
  • d) Verbinden der Anschlußteile und der mehrschichti­ gen gedruckten Schaltungsplatte durch zweite elektrische Verbindungsteile;
  • e) Bilden eines Abdichtungsharzes, so daß der erste Halbleiterchip und der zweite Halbleiterchip abgedichtet werden und der Abstand zwischen dem zweiten Halbleiterchip und dem ersten Halbleiterchip mit dem Abdichtungsharz ausge­ füllt wird; und
  • f) Bilden von Außenverbindungsanschlüssen auf einer unteren Oberfläche der mehrschichtigen gedruckten Schal­ tungsplatte.
Durch das oben beschriebene Verfahren können der Ver­ bindungsschritt und der Harzabdichtungsschritt implementiert werden, während der zweite Halbleiterchip über dem ersten Halbleiterchip mit einem Abstand zwischen einander gehalten wird. Deshalb können der Verbindungsschritt und der Harz­ abdichtungsschritt ziemlich leicht implementiert werden.
Andere Ziele und weitere Merkmale der vorliegenden Er­ findung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Fig. 1 ist ein Querschnittsdiagramm, das ein erstes Beispiel einer Halbleitervorrichtung der verwandten Technik zeigt.
Fig. 2 ist ein Querschnittsdiagramm, das ein zweites Beispiel einer Halbleitervorrichtung der verwandten Technik zeigt.
Fig. 3 ist ein Querschnittsdiagramm, das ein drittes Beispiel einer Halbleitervorrichtung der verwandten Technik zeigt.
Fig. 4 ist ein Querschnittsdiagramm, das ein viertes Beispiel einer Halbleitervorrichtung der verwandten Technik zeigt.
Fig. 5 ist ein Querschnittsdiagramm, das eine erste Ausführungsform einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 6 ist ein Querschnittsdiagramm, das eine zweite Ausführungsform einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 7 ist ein Querschnittsdiagramm, das eine dritte Ausführungsform einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 8 ist ein Querschnittsdiagramm, das eine vierte Ausführungsform einer Halbleitervorrichtung der vorliegenden Erfindung zeigt.
Fig. 9A bis 9E sind Querschnittsdiagramme, die ver­ schiedene Herstellungsschritte der Halbleitervorrichtung der ersten Ausführungsform der vorliegenden Erfindung zeigen.
Fig. 10A bis 10E sind Querschnittsdiagramme, die ver­ schiedene Herstellungsschritte der Halbleitervorrichtung der dritten Ausführungsform der vorliegenden Erfindung zeigen.
EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Bevor die vorliegende Erfindung beschrieben wird, wer­ den unter Bezugnahme auf Fig. 1 bis 4 zwecks einer klaren Erläuterung vier Beispiele einer Halbleitervorrichtung der verwandten Technik beschrieben.
Fig. 1 ist ein Querschnittsdiagramm, das ein erstes Beispiel einer Halbleitervorrichtung 1A der verwandten Technik zeigt. Die Halbleitervorrichtung 1A hat eine MCM- Struktur und auch eine Kugelrasterarray-[Ball Grid Array]- (BGA)-Struktur.
Die Halbleitervorrichtung 1A enthält eine Vielzahl von (in der Figur zwei) Halbleiterchips 2A, 2B, eine mehrschich­ tige gedruckte Schaltungsplatte 3A, Lötkugeln 4A und ein Abdichtungsharz 5A. Die Vielzahl von Halbleiterchips 2A, 2B ist, wie in Fig. 1 gezeigt, auf der mehrschichtigen gedruck­ ten Schaltungsplatte 3A durch Oberflächenmontage angeordnet. Deshalb hat die Halbleitervorrichtung 1A eine MCM-Struktur.
Die Halbleitervorrichtungen 2A und 2B sind auf einer oberen Oberfläche der mehrschichtigen gedruckten Schaltungs­ platte 3A durch ein Haftagens 6 befestigt. Drähte 8 werden zum Drahtbonden der Halbleitervorrichtungen 2A und 2B auf Bondinseln 7 verwendet, die auf der mehrschichtigen gedruck­ ten Schaltungsplatte 3A vorgesehen sind. Ferner sind die Lötkugeln 4A, die als Außenverbindungsanschlüsse dienen, auf einer unteren Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 3A vorgesehen. Die Bondinseln 7 und die Lötkugeln 4A sind durch interne Zwischenverbindungen verbun­ den, die in der mehrschichtigen gedruckten Schaltungsplatte 3A gebildet sind. Somit ist jede der Halbleitervorrichtungen 2A und 2B mit vorbestimmten Lötkugeln 4A elektrisch verbun­ den.
Weiterhin ist das Abdichtungsharz 5A auf einer oberen Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 3A vorgesehen, um die Halbleiterchips 2A, 2B und die Drähte 8 zu bedecken. Somit werden die Halbleiterchips 2A, 2B und die Drähte 8 durch das Abdichtungsharz 5A geschützt.
Fig. 2 ist auch ein Querschnittsdiagramm, das ein zwei­ tes Beispiel einer Halbleitervorrichtung 1B der verwandten Technik zeigt. Die Halbleitervorrichtung 1B hat eine MCM- Struktur und auch eine Struktur des Ball-Grid-Array-(BGA)- Typs. Die Halbleitervorrichtung 1B ist mit Stützkontakt­ höckern 9 versehen, die auf jedem der Halbleiterchips 2A, 2B gebildet sind. Die Halbleitervorrichtung 1B ist auf der mehrschichtigen gedruckten Schaltungsplatte 3A durch Flip- Chip-Bonden angeordnet. Um die Spannung zu mildern, die auf die Stützkontakthöcker 9 angewendet wird, ist ferner zwi­ schen jedem der Halbleiterchips 2A, 2B und der mehrschichti­ gen gedruckten Schaltungsplatte 3A ein Unterfüllungsharz 14 vorgesehen.
Bei den Halbleitervorrichtungen 1A und 1B, die in Fig. 1 bzw. 2 gezeigt sind, ist die Vielzahl von integrierten Halbleiterschaltungschips 2A und 2B auf der mehrschichtigen gedruckten Schaltungsplatte 3A jedoch in einer zweidimensio­ nalen Anordnung montiert, so daß die Halbleiterchips 2A, 2B Seite an Seite positioniert sind. Der Bereich der mehr­ schichtigen gedruckten Schaltungsplatte 3A kann nicht auf einen Bereich reduziert werden, der kleiner als der gesamte zweidimensionale Bereich der Halbleiterchips 2A, 2B ist. Deshalb ist bei den Halbleitervorrichtungen 1A und 1B, die in Fig. 1 bzw. 2 gezeigt sind, das Problem vorhanden, daß die Halbleitervorrichtungen voluminös sind.
Um solch ein Problem zu überwinden, ist in der Technik eine Halbleitervorrichtung des Typs einer quadratischen Flachpackung [Quad Flat Package] (QFP) vorgeschlagen worden. Fig. 3 ist ein Diagramm, das eine Halbleitervorrichtung 1C eines QFP-Typs zeigt, bei der Halbleiterchips 2C bis 2E auf beiden Seiten einer mehrschichtigen gedruckten Schaltungs­ platte 3B vorgesehen sind. Bei dieser Halbleitervorrichtung 1C wird tatsächlich eine erhöhte Montagedichte erreicht. Da die Halbleiterchips 2C bis 2E jedoch auf beiden Seiten der mehrschichtigen gedruckten Schaltungsplatte 3B vorgesehen sind, ist es erforderlich, auf beiden Seiten der mehrschich­ tigen gedruckten Schaltungsplatte 3B ein Abdichtungsharz 5B vorzusehen. Somit ist eine vergrößerte Harzmenge 5B erfor­ derlich. Als Resultat wird die Halbleitervorrichtung 1C eine "schwere" und "dicke" Packung.
Fig. 4 ist ein Diagramm, das eine Halbleitervorrichtung 1D zeigt, die zum Erhöhen der Montagedichte vorgeschlagen wurde, wobei eine "kleinere", "dünnere" und "leichtere" Struktur erreicht wird. Die Halbleitervorrichtung 1D ist eine Halbleiterpackung, die oft als Stapel-CSP bezeichnet wird. Die Halbleitervorrichtung 1D ist mit einer einschich­ tigen gedruckten Schaltungsplatte 11 versehen, auf der eine Vielzahl von (bei dem vorliegenden Beispiel zwei) Halblei­ terchips 2F, 2G auf direkt gestapelte Weise montiert ist.
Die Halbleiterchips 2F und 2G sind so vorgesehen, daß die schaltungsbildenden Oberflächen nach oben zeigen. Ein isolierendes Haftagens 12 wird zum Verbinden des Halbleiter­ chips 2G und der Schaltungsplatte 11 und zum Verbinden des Halbleiterchips 2F und des Halbleiterchips 2G verwendet. Die Schaltungsplatte 11 ist mit Verdrahtungsmustern 13 versehen, die auf ihrer oberen Oberfläche gebildet sind. Jeder Halb­ leiterchip 2F, 2G und die Verdrahtungsmuster 13 sind durch die Drähte 8 elektrisch verbunden.
Ferner sind Lötkugeln 4B auf einer unteren Oberfläche der Schaltungsplatte 11 vorgesehen. Die Lötkugeln 4B sind über Löcher 15, die in der Schaltungsplatte 11 gebildet sind, mit den Verdrahtungsmustern 13 verbunden. Somit sind die Halbleiterchips 2F, 2G mit den Lötkugeln 4B elektrisch verbunden.
Weiterhin ist ein Abdichtungsharz 5C auf der oberen Oberfläche der Schaltungsplatte 11 vorgesehen. Das Abdich­ tungsharz 5C dichtet die Halbleiterchips 2F, 2G und die Drähte 8 ab. Die Halbleitervorrichtung 1D ist so konstru­ iert, daß die Halbleitervorrichtungen 2F und 2G auf einer Oberfläche der Schaltungsplatte 11 gestapelt sind. Deshalb ist das Harz 5C nur auf einer Oberfläche der Schaltungs­ platte 11 vorgesehen. Somit wird eine "kleine", "dünne" und "leichte" Packung realisiert.
Bei der Halbleitervorrichtung 1D sind der Halbleiter­ chip 2F und der Halbleiterchip 2G jedoch auf direkt verbun­ dene Weise gestapelt. Daher ergibt sich das Problem, daß zwischen den Halbleiterchips 2F und 2G eine Störung auftre­ ten kann. Solch ein Problem kann entstehen, wenn die Halb­ leiterchips 2F und 2G durch das isolierende Haftagens 12 verbunden werden und das Abdichtungsharz 5C danach gebildet wird, oder wenn die Halbleitervorrichtung 1D auf eine Monta­ geplatte montiert wird. In beiden Fällen wird auf die Halb­ leiterchips 2F und 2G Wärme angewendet. Falls zwischen dem Wärmeausdehnungskoeffizienten des Halbleiterchips 2F und dem Wärmeausdehnungskoeffizienten des Halbleiterchips 2G eine Differenz vorhanden ist, erzeugt die Wärme zwischen dem Halbleiterchip 2F und dem Halbleiterchip 2G eine Spannung. Diese Spannung kann zu einer schlechten Verbindung zwischen den Halbleiterchips 2F und 2G und zu einem nachteiligen Effekt auf der schaltungsbildenden Oberfläche des Halblei­ terchips 2G in einem Bereich führen, der dem Halbleiterchip 2F entspricht.
Da bei der Halbleitervorrichtung 1D eine einschichtige Schaltungsplatte 11 verwendet wird, hat das Verdrahtungs­ muster 13 hinsichtlich des Layouts einen niedrigen Frei­ heitsgrad. Wenn die Halbleiterchips 2F und 2G elektrisch verbunden werden, ist es deshalb erforderlich, geeignete Verdrahtungsmuster 13 vorzusehen und die Drähte 8 auf geeig­ nete Weise zu bonden. Wenn die Halbleiterchips 2F, 2G vorge­ sehen werden, die Strukturen mit hoher Dichte und somit eine erhöhte Anzahl von Drähten haben, werden die Abstände zwi­ schen benachbarten Drähten reduziert und wird auch der Freiheitsgrad des Drahtlayouts reduziert. Wenn ferner die Vielzahl von Halbleiterchips 2F, 2G gestapelt wird, wird wie in der Halbleitervorrichtung 1D der Freiheitsgrad weiter reduziert.
Deshalb sind vergleichsweise preiswerte Mehrzweckhalb­ leiterchips mit vorbestimmten Anschlußbelegungen als Halb­ leiterchips 2F, 2G der Halbleitervorrichtung 1D nicht geeig­ net, da die Drähte 8 einander behindern werden. Um dies zu verhindern, ist es notwendig, neue Halbleiterchips zu bil­ den, die solch eine Anschlußbelegung haben, daß sich die Drähte 8 nicht gegenseitig behindern.
Die vorliegende Erfindung ist darauf gerichtet, die Nachteile der Halbleitervorrichtungen der verwandten Technik zu überwinden. Im folgenden werden unter Bezugnahme auf die beiliegenden Zeichnungen Prinzipien und Ausführungsformen der vorliegenden Erfindung beschrieben.
Fig. 5 ist ein Querschnittsdiagramm, das eine erste Ausführungsform einer Halbleitervorrichtung 20A der vorlie­ genden Erfindung zeigt. Die Halbleitervorrichtung 20A ent­ hält eine Vielzahl von (in der vorliegenden Ausführungsform zwei) Halbleiterchips 22A, 22B, eine mehrschichtige ge­ druckte Schaltungsplatte 23, Lötkugeln 24, ein Zwischenglied und ein Abdichtungsharz 25. Die Halbleiterchips 22A, 22B sind, wie in Fig. 5 gezeigt, auf der mehrschichtigen ge­ druckten Schaltungsplatte 23 gestapelt. Deshalb hat die Halbleitervorrichtung 20A eine Struktur, die der oben be­ schriebenen Stapel-CSP etwas ähnelt.
Ein erster Halbleiterchip 22A ist zum Beispiel ein Sy­ stem-IC und auf einer oberen Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 23 durch ein Haftagens (nicht gezeigt) befestigt. Der erste Halbleiterchip 22A ist mit einer schaltungsbildenden Zone auf der oberen Oberfläche in der Figur versehen. Elektroden, die auf einem peripheren Teil der schaltungsbildenden Zone gebildet sind, und Bond­ inseln 27, die auf der mehrschichtigen gedruckten Schal­ tungsplatte 23 gebildet sind, sind durch Drähte 28A verbun­ den. Ferner ist eine untere Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 23 mit einer Vielzahl von Halb­ leiterkugeln 24 versehen, die als Außenverbindungsanschlüsse dienen.
Ein zweiter Halbleiterchip 22B ist zum Beispiel ein Speicher-IC wie etwa ein DRAM. Der zweite Halbleiterchip 22B wird über dem ersten Halbleiterchip 22A gehalten, wobei zwischen den ersten und zweiten Halbleiterchips 22A und 22B ein Abstand vorhanden ist. Der zweite Halbleiterchip 22B ist mit der mehrschichtigen gedruckten Schaltungsplatte 23 elektrisch verbunden.
Das Zwischenglied enthält einen Anschlußrahmen 31A, Drähte 28B (erste elektrische Verbindungsteile) und Drähte 28C (zweite elektrische Verbindungsteile). Der Anschlußrah­ men 31A hat eine Stufe 29A und eine Vielzahl von Anschluß­ teilen 30A und ist aus einem Material wie etwa einer 42- Legierung und Kupferlegierung, die üblicherweise als Mate­ rial für Anschlüsse von Halbleitervorrichtungen verwendet werden.
Eine Oberfläche des zweiten Halbleiterchips 22B, die der schaltungsbildenden Oberfläche gegenüberliegt, ist durch ein Haftagens (nicht gezeigt) mit der Stufe 29A verbunden. Ferner ist der Anschlußrahmen 31 auf einem oder mehreren Dammgliedern 32 vorgesehen, die auf der oberen Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 23 befestigt sind. Deshalb wird der Anschlußrahmen 31A an einer Position gehalten, die mit einer vorbestimmten Distanz H1, die in Fig. 5 durch einen Pfeil gezeigt ist, von der mehrschichti­ gen gedruckten Schaltungsplatte 23 getrennt ist. Dadurch wird der zweite Halbleiterchip 22B an einer Position über dem ersten Halbleiterchip 22A gehalten, während ein Abstand zwischen den ersten und zweiten Halbleiterchips 22A und 22B eine vorbestimmte Größe (zum Beispiel 200 µm) hat.
Ferner liegt in der vorliegenden Ausführungsform die Stufe 29A dem ersten Halbleiterchip 22A direkt gegenüber. Deshalb ist ein Isoliermaterial 38 auf der Stufe 29 auf einer Oberfläche vorgesehen, die dem Halbleiterchip 22A gegenüberliegt. Das Isoliermaterial 38 kann ein isolierendes Harz sein, das in einer vorbestimmten Dicke aufgetragen wird.
Bei einer Struktur der vorliegenden Ausführungsform, bei der die Stufe 29A dem ersten Halbleiterchip 22A gegen­ überliegt, liegen die Drähte 28A und die Stufe 29A dicht beieinander. Falls kein Isoliermaterial zwischen den Drähten 28A und der Stufe 29A vorhanden ist, besteht deshalb die Gefahr, daß die Drähte 28A und die Stufen 29A in Kontakt gelangen. Ferner ist die Stufe 29A aus einem Leitungsmate­ rial. Deshalb tritt ein Kurzschlußzustand auf, falls der Draht 28A die Stufe 29A berührt. Dies würde zu einer schlechten Operation der Halbleitervorrichtung 20A führen.
Mit dem Isoliermaterial 38, das auf einer Oberfläche (untere Oberfläche) der Stufe 29A vorgesehen wird, die dem ersten Halbleiterchip 22A gegenüberliegt, besteht jedoch selbst dann, wenn die Drähte 28A die Stufe 29A berühren, keine Gefahr einer elektrischen Verbindung zwischen den Drähten 28A und den Stufen 29A. Dadurch kann eine fehler­ hafte Operation der Halbleitervorrichtung 20A oder ein Schaden an den Halbleiterchips 22A und/oder 22B vermieden werden.
Die Anschlußteile 30A, die Teile des Anschlußrahmens 31A sind, liegen auf der oberen Oberfläche des Dammgliedes 32. Deshalb wird der Anschlußrahmen 31A auch vor dem Vor­ sehen des Abdichtungsharzes 25 auf stabile Weise auf der mehrschichtigen gedruckten Schaltungsplatte 23 gehalten. Bei der vorliegenden Ausführungsform sind die Stufe 29A und die Anschlußteile 30A koplanar.
Der zweite Halbleiterchip 22B und die Anschlußteile 30A sind durch die Drähte 28B (erste elektrische Verbindungs­ teile) elektrisch verbunden. Ferner sind die Anschlußteile 30A durch die Drähte 28C (zweite elektrische Verbindungs­ teile) mit den Bondinseln 27 elektrisch verbunden, die auf der mehrschichtigen gedruckten Schaltungsplatte 23 gebildet sind. Somit wird der zweite Halbleiterchip 22B durch die Drähte 28B, 28C und die Anschlußteile 30A mit der mehr­ schichtigen gedruckten Schaltungsplatte 23 elektrisch ver­ bunden sein.
Der Halbleiterchip 22A ist, wie oben beschrieben, durch Drähte 28A mit der mehrschichtigen gedruckten Schaltungs­ platte 23 verbunden, und der Halbleiterchip 22B ist durch die Drähte 28B, 28C und die Anschlußteile 30A mit der mehr­ schichtigen gedruckten Schaltungsplatte 23 verbunden. Die Drähte 28A und 28C sind auf Bondinseln 27 gebondet. Die Lötkugeln 24 sind mit Elektroden 35 verbunden, die auf der mehrschichtigen gedruckten Schaltung 23 vorgesehen sind. Ferner sind die Bondinseln 27 und Elektroden 35 durch in­ terne Verdrahtungen verbunden, die innerhalb der mehrschich­ tigen gedruckten Schaltungsplatte 23 gebildet sind. Somit wird jeder der Halbleiterchips 22A und 22B mit vorbestimmten Lötkugeln 24 elektrisch verbunden sein.
Jeder der Drähte 28A bis 28C wird durch einen sogenann­ ten umgekehrten Bondingprozeß vorgesehen. Das heißt, ein erster Bondingschritt wird an einer unteren Position imple­ mentiert, und der zweite Bondingschritt wird an einer höhe­ ren Position implementiert. Bei dem Draht 28A wird der erste Bondingschritt auf der Bondinsel 27 der mehrschichtigen gedruckten Schaltungsplatte 23 implementiert, und der zweite Bondingschritt wird auf der Elektrode des ersten Halbleiter­ chips 22A implementiert. Bei dem Draht 28B wird der erste Bondingschritt auf dem Anschlußteil 30A implementiert, und der zweite Bondingschritt wird auf der Elektrode des zweiten Halbleiterchips 22B implementiert. Bei dem Draht 28C wird der erste Bondingschritt auf der Bondinsel 27 der mehr­ schichtigen gedruckten Schaltungsplatte 23 implementiert, und der zweite Bondingschritt wird auf dem Anschlußteil 30A implementiert. Durch Vorsehen der Drähte 28A bis 28C unter Einsatz von umgekehrten Bondingprozessen können die Höhen der Drahtschleifen der Drähte 28A bis 28C reduziert werden. Demzufolge kann die Dicke der Halbleitervorrichtung 30A reduziert werden.
Das Abdichtungsharz 25 ist aus einem isolierenden Harz wie etwa einem Epoxidharz. Das Abdichtungsharz 25 ist auf einer Oberfläche der mehrschichtigen gedruckten Schaltungs­ platte 23 vorgesehen, um die Halbleiterchips 22A, 22B, den Anschlußrahmen 31A und die Drähte 28A bis 28C zu bedecken. Somit werden die Halbleiterchips 22A, 22B, der Anschlußrah­ men 31A und die Drähte 28A bis 28C durch das Abdichtungsharz 25 geschützt.
Das Abdichtungsharz 25 ist so vorgesehen, um den Spalt zwischen dem ersten Halbleiterchip 22A und dem zweiten Halbleiterchip 22B auszufüllen. Deshalb werden die Stufe 29A und die Drähte 28A durch das Abdichtungsharz 25 sowie durch das Isoliermaterial isoliert. Ferner ist das Abdichtungsharz 25 nur auf einer Seite der mehrschichtigen gedruckten Schal­ tungsplatte 23 vorgesehen. Deshalb wird bei der Halbleiter­ vorrichtung 20A im Vergleich zu der Halbleitervorrichtung 1C der verwandten Technik (siehe Fig. 3) eine kompakte Struktur und ein leichtes Gewicht erreicht, während die Menge des verwendeten Abdichtungsharzes 25 reduziert wird.
In der Halbleitervorrichtung 20A ist der erste Halblei­ terchip 22A, wie oben beschrieben, auf der mehrschichtigen gedruckten Schaltungsplatte 23 montiert, und der zweite Halbleiterchip 22B ist mit einem Abstand über dem ersten Halbleiterchip 22A angeordnet. Auf ähnliche Weise wie bei der Halbleitervorrichtung 1D des Stapel-CSP-Typs (siehe Fig. 4) kann deshalb der Bereich der mehrschichtigen gedruckten Schaltungsplatte 23 auf einen Bereich reduziert werden, der kleiner als die Gesamtsumme des Bereiches der Halbleiter­ chips 22A und 22B ist. Somit hat die Halbleitervorrichtung 20A eine miniaturisierte Struktur.
Ferner sind der erste Halbleiterchip 22A und der zweite Halbleiterchip 22B mit der mehrschichtigen gedruckten Schal­ tungsplatte 23 elektrisch verbunden, wie es oben beschrieben wurde. Die interne Verdrahtung ist in der mehrschichtigen gedruckten Schaltungsplatte 23 vorgesehen, und somit besitzt sie einen gewissen Freiheitsgrad beim Anordnen des Halblei­ terchips und der Verdrahtungsmuster. Das heißt, verschiedene Verdrahtungsmuster können zwischen den Bondinseln 27, auf die der Draht 28A oder 28C, der mit jeder der Halbleitervor­ richtungen 22A und 22B verbunden ist, zu bonden ist, und den Elektroden 35, die mit der Lötkugel 24 zu verbinden sind, vorgesehen werden.
Selbst wenn Mehrzweckhalbleiterchips, die eine vorbe­ stimmte Anschlußbelegung (Anschlußadresse) haben, als Halb­ leiterchips 22A und 22B verwendet werden, werden deshalb solche Halbleiterchips mit den internen Verdrahtungen, die in der mehrschichtigen gedruckten Schaltungsplatte 23 vorge­ sehen sind, arbeiten. Es ist nicht erforderlich, eine Ver­ drahtung für die Drähte 28A bis 28C an einem externen Teil der mehrschichtigen gedruckten Schaltungsplatte 23 vorzuse­ hen. Da die Mehrzweckhalbleiterchips als Halbleiterchips 22A und 22B verwendet werden können, können deshalb die Kosten der Halbleitervorrichtung 20A reduziert werden.
Weiterhin kann die mehrschichtige gedruckte Schaltungs­ platte 23 ein beliebiger Typ sein, der eine mehrschichtige gedruckte keramische Schaltungsplatte, eine mehrschichtige gedruckte Glasepoxid-Schaltungsplatte oder eine mehrschich­ tige gedruckte Harz-Schaltungsplatte umfaßt.
Bei der vorliegenden Ausführungsform sind der erste Halbleiterchip 22A und der zweite Halbleiterchip 22B mit einem Abstand zwischen einander vorgesehen. Deshalb kann das Problem bezüglich der Differenz zwischen Wärmeausdehnungs­ koeffizienten von jedem der Halbleiterchips 22A und 22B verhindert werden. Selbst wenn auf die Halbleiterchips 22A und 22B Wärme angewendet wird, wenn das Abdichtungsharz 25 gebildet wird und die Halbleitervorrichtung 20A montiert wird, wird zwischen dem ersten Halbleiterchip 22A und dem zweiten Halbleiterchip 22B keine Spannung erzeugt. Deshalb werden sich die Halbleiterchips 22A und 22B nicht behindern, und somit kann die Zuverlässigkeit der Halbleitervorrichtung 20A verbessert werden.
Des weiteren enthält das Zwischenglied bei der vorlie­ genden Ausführungsform den Anschlußrahmen 31A und die Drähte 28B und 28C. Der Anschlußrahmen 31A findet als Komponente von Halbleitervorrichtungen breite Verwendung. Weiterhin sind die Drähte 28B, die den zweiten Halbleiterchip 22B und die Anschlußteile 30A verbinden, und die Drähte 28C, die die Anschlußteile 30A und die mehrschichtige gedruckte Schal­ tungsplatte 23 verbinden, aus Drähten, die durch eine wohl­ bekannte Drahtbondmaschine durch Drahtbonden verbunden werden können. Deshalb kann die Halbleitervorrichtung 20A ohne Einführung von neuen Produktionsvorrichtungen produ­ ziert werden. Daher können die Kosten der Halbleitervorrich­ tung 20A verringert werden.
Im folgenden wird die zweite Ausführungsform der vor­ liegenden Erfindung beschrieben.
Fig. 6 ist ein Querschnittsdiagramm, das eine zweite Ausführungsform einer Halbleitervorrichtung 20B der vorlie­ genden Erfindung zeigt. In Fig. 6 sind Komponenten, die dieselben wie jene der Halbleitervorrichtung 20A der ersten Ausführungsform sind, die in Fig. 5 gezeigt ist, mit densel­ ben Bezugszeichen versehen, und detaillierte Erläuterungen von ihnen werden weggelassen. Dies gilt auch für jede der Ausführungsformen, die unter Bezugnahme auf Fig. 7 bis 10 beschrieben sind.
Im Fall der Halbleitervorrichtung 20A der ersten Aus­ führungsform, die unter Bezugnahme auf Fig. 5 beschrieben wurde, liegt die schaltungsbildende Oberfläche des ersten Halbleiterchips 22A der Stufe 29A gegenüber. Im Gegensatz dazu ist die Halbleitervorrichtung 20B der vorliegenden Ausführungsform dadurch gekennzeichnet, daß die schaltungs­ bildende Oberfläche des ersten Halbleiterchips 22A der schaltungsbildenden Oberfläche des zweiten Halbleiterchips 22B gegenüberliegt.
Bei solch einer Struktur ist eine Stufe 29B eines Anschlußrahmens 31B an einer äußeren Oberfläche der Halblei­ tervorrichtung 20B angeordnet. Ferner sind die Anschlußteile 30A durch die Höhe H1 von der mehrschichtigen gedruckten Schaltungsplatte 23 getrennt, welche Höhe dieselbe wie bei der Halbleitervorrichtung 20A der ersten Ausführungsform ist. Deshalb hat der Anschlußrahmen 31B der vorliegenden Ausführungsform eine Struktur, bei der die Stufe 29B und die Anschlußteile 30A in der Höhenrichtung auf verschiedenen Ebenen liegen. Ferner ist bei der vorliegenden Ausführungs­ form, wie in Fig. 6 gezeigt, die Stufe 29B exponiert und nicht von dem Abdichtungsharz 25 bedeckt.
Wenn hinsichtlich der vorliegenden Ausführungsform die schaltungsbildende Oberfläche des ersten Halbleiterchips 22A der schaltungsbildenden Oberfläche des zweiten Halbleiter­ chips 22B gegenüberliegt, bilden die Drähte 28B, die den zweiten Halbleiterchip 22B und die Anschlußteile 30A verbin­ den, Schleifen auf der Seite, die dem ersten Halbleiterchip 22A gegenüberliegt. Somit kann die Dicke des Abdichtungs­ harzes, das auf der Rückseite des zweiten Halbleiterchips 22B gebildet wird, reduziert werden. Deshalb kann die Dicke der Halbleitervorrichtung 20B verringert werden.
Besonders wenn die Stufe 29B wie bei der vorliegenden Ausführungsform von dem Abdichtungsharz 25 exponiert ist, kann die Dicke der Halbleitervorrichtung 20B weiter verrin­ gert werden. Wenn die Stufe 29B von dem Abdichtungsharz 25 exponiert ist, dient die Stufe 29B ferner als Wärmeablei­ tungsrippe. Daher kann die Wärme, die in den Halbleiterchips 22A und 22B erzeugt wird, direkt an die Außenluft abgeleitet werden. Somit kann die Wärmeableitungscharakteristik der Halbleitervorrichtung 20B verbessert werden.
Im folgenden wird die dritte Ausführungsform der vor­ liegenden Erfindung beschrieben.
Fig. 7 ist ein Querschnittsdiagramm, das eine dritte Ausführungsform einer Halbleitervorrichtung 20C der vorlie­ genden Erfindung zeigt. Die Halbleitervorrichtung 20C der vorliegenden Ausführungsform ist dadurch gekennzeichnet, daß das Dammglied 32 weggelassen worden ist, welches Dammglied 32 bei den Halbleitervorrichtungen 20A und 20B der ersten und zweiten Ausführungsformen zum Halten der Anschlußrahmen 31A bzw. 31B verwendet wird. Das heißt, bei der vorliegenden Ausführungsform ist ein Anschlußrahmen 31C nicht direkt auf der mehrschichtigen gedruckten Schaltungsplatte 23 befe­ stigt. (Praktisch füllt das Abdichtungsharz 25 den Raum zwischen dem Anschlußrahmen 31C und der mehrschichtigen gedruckten Schaltungsplatte 23 aus.) Somit kann eine Anzahl von Komponenten reduziert werden, die für die Halbleitervor­ richtung erforderlich sind. Ein Verfahren zum Herstellen der Halbleitervorrichtung 20C wird später beschrieben.
Im folgenden wird die vierte Ausführungsform der vor­ liegenden Erfindung beschrieben.
Fig. 8 ist ein Querschnittsdiagramm, das eine vierte Ausführungsform einer Halbleitervorrichtung 20D der vorlie­ genden Erfindung zeigt. Die Halbleitervorrichtung 20D der vorliegenden Ausführungsform ist dadurch gekennzeichnet, daß das Zwischenglied eine flexible gedruckte Schaltungsplatte wie etwa ein TAB-[Tape Automated Bonding]-(Automatikfolien­ bonding)-Substrat 33, die Drähte 28C und hervorstehende Elektroden wie etwa Stützkontakthöcker 34 (z. B. Gold­ kontakthöcker) enthält.
Das TAB-Substrat 33 ist aus einer Harzfolie und darauf vorgesehenen Verdrahtungsmustern gebildet. Teile des TAB- Substrates 33 (im folgenden als Anschlußteile 30B bezeich­ net) sind auf der oberen Oberfläche des Dammgliedes 32 durch ein Haftagens befestigt. Ferner erstreckt sich ein Teil des TAB-Substrates 33 zu einer Position unter dem zweiten Halb­ leiterchip 22B. Die Stützkontakthöcker 34 sind auf dem Halbleiterchip 22B an einer Position vorgesehen, die dem hervorstehenden Teil des TAB-Substrates 33 entspricht. Somit kann der zweite Halbleiterchip 22B durch Flip-Chip-Bonden mit dem TAB-Substrat 33 verbunden werden. Weiterhin sind die Drähte 28C zwischen den Anschlußteilen 30B des TAB-Substra­ tes 33 und den Bondinseln 27 vorgesehen, die auf der mehr­ schichtigen gedruckten Schaltungsplatte 23 gebildet sind. Daher ist der zweite Halbleiterchip 22B mit der mehrschich­ tigen gedruckten Schaltungsplatte 23 über die Stützkontakt­ höcker 34 (erste elektrische Verbindungsteile), das TAB- Substrat 33 und die Drähte 28C (zweite elektrische Verbin­ dungsteile) elektrisch verbunden.
Hinsichtlich des TAB-Substrates 33 kann das Verdrah­ tungsmuster durch eine Dünnfilmbildungstechnik hergestellt werden. Deshalb kann das Verdrahtungsmuster mit einer klei­ neren Teilung im Vergleich zu der Teilung von zuvor be­ schriebenen Ausführungsformen (siehe Fig. 5, 6 und 7) gebil­ det werden. Unter Verwendung des TAB-Substrates 33 als Teil des Zwischengliedes können deshalb Halbleiterchips 22A und 22B verwendet werden, die eine hohe Dichte und eine erhöhte Anzahl von Elektroden haben.
Des weiteren kann das TAB-Substrat 33 aus TAB-Folie hergestellt sein, die als Komponente der Halbleitervorrich­ tung breite Verwendung findet. Ferner können die Stützkon­ takthöcker 34, die den zweiten Halbleiterchip 22B und die Anschlußteile 30B verbinden, und die Drähte 28C, die An­ schlußteile 30B und die mehrschichtige gedruckte Schaltungs­ platte 23 verbinden, aus solchen Stützkontakthöckern und Drähten hergestellt werden, die als Komponenten der Halblei­ tervorrichtung breite Verwendung finden. Deshalb kann die Halbleitervorrichtung 20D ohne Einführung von neuen Produk­ tionsvorrichtungen produziert werden. Somit können die Kosten der Halbleitervorrichtung 20D verringert werden.
Im folgenden wird ein Herstellungsverfahren der Halb­ leitervorrichtungen 20A bis 20D beschrieben. Die folgende Beschreibung betrifft besonders die Halbleitervorrichtung 20B der zweiten Ausführungsform, die in Fig. 6 gezeigt ist, und die Halbleitervorrichtung 20C der dritten Ausführungs­ form, die in Fig. 7 gezeigt ist.
Fig. 9A bis 9E sind Querschnittsdiagramme, die ver­ schiedene Herstellungsschritte der Halbleitervorrichtung 20B der zweiten Ausführungsform der vorliegenden Erfindung zeigen.
Bevor die Halbleitervorrichtung 20B hergestellt wird, wird bei einem separaten Schritt der Anschlußrahmen 31B hergestellt (Anschlußrahmenbildungsschritt). Der Anschluß­ rahmen 31B hat die Stufe 29B und die Anschlußteile 30A.
Dann wird der zweite Halbleiterchip 22B, wie in Fig. 9A gezeigt, auf den Anschlußrahmen 31B montiert. Genauer ge­ sagt, der zweite Halbleiterchip 22B wird durch Chipbonden durch ein Haftagens (nicht gezeigt) auf die Stufe 29B mon­ tiert. Dann werden die Drähte 28B (erste elektrische Verbin­ dungsteile) durch Drahtbonden zwischen dem zweiten Halblei­ terchip 22B, der auf die Stufe 29B montiert ist, und den Anschlußteilen 30A angeordnet. Die oben beschriebenen Pro­ zesse werden als Montageschritte des zweiten Halbleiterchips bezeichnet.
Der Anschlußrahmen 31B, der in der vorliegenden Ausfüh­ rungsform verwendet wird, hat solch eine Struktur, daß die Stufe 29B und die Anschlußteile 30A in einer Höhenrichtung auf verschiedenen Ebenen liegen. Bei dem Anschlußrahmenbil­ dungsschritt wird ein plattenartiges Basismaterial so ge­ preßt, daß das Basismaterial durch Schneiden oder plasti­ sches Deformieren zu dem Anschlußrahmen 31B mit vorbestimm­ ter Form gebildet wird. Deshalb kann der Anschlußrahmen 31B, der die Stufe 29B und die Anschlußteile 30A hat, die in einer Höhenrichtung auf verschiedenen Ebenen vorgesehen sind, ziemlich leicht hergestellt werden.
Der erste Halbleiterchip 22A wird, wie in Fig. 9B ge­ zeigt, auf eine obere Oberfläche der mehrschichtigen ge­ druckten Schaltungsplatte 23 unter Verwendung eines Haft­ agens (nicht gezeigt) montiert. Die mehrschichtige gedruckte Schaltungsplatte 23 ist bei einem separaten Schritt herge­ stellt worden. Die mehrschichtige gedruckte Schaltungsplatte 23 ist auf ihrer oberen Oberfläche mit den Bondinseln 27 und auf ihrer unteren Oberfläche mit den Elektroden 35 versehen. Ferner ist eine interne Verdrahtung zwischen den Bondinseln 27 und den Elektroden 35 vorgesehen.
Nachdem der erste Halbleiterchip 22A auf die obere Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 23 montiert worden ist, werden die Drähte 28A durch Draht­ bonden zwischen Elektroden, die auf einem peripheren Teil der schaltungsbildenden Oberfläche des ersten Halbleiter­ chips 22A vorgesehen sind, und den Bondinseln 27 verbunden. Dieser Drahtbondingprozeß ist ein umgekehrter Drahtbonding­ prozeß, bei dem ein erstes Bonden auf der Bondinsel 27 und das zweite Bonden auf dem ersten Halbleiterchip 22A imple­ mentiert wird. Somit kann die Höhe der Schleife der Drähte 28A reduziert werden.
Nach dem Drahtbondingprozeß werden ein oder mehrere Dammglieder (Halteglieder) 32 auf der mehrschichtigen ge­ druckten Schaltungsplatte 23 an einer Position vorgesehen, die zu der Position des ersten Halbleiterchips 22A peripher ist. Das Dammglied 32 kann aus einem isolierenden Harz sein. Das Dammglied 32 wird auf der mehrschichtigen gedruckten Schaltungsplatte 23 durch ein Haftagens (nicht gezeigt) befestigt. Die in Fig. 9B gezeigten Prozesse werden als Montageschritt des ersten Halbleiterchips bezeichnet.
Es sei erwähnt, daß der Montageschritt des ersten Halb­ leiterchips und der Montageschritt des zweiten Halbleiter­ chips in beliebiger Reihenfolge implementiert werden können und daß es auch möglich ist, beide Schritte gleichzeitig zu implementieren. Ferner kann der Trennungsabstand zwischen dem ersten Halbleiterchip 22A und dem zweiten Halbleiterchip 22B durch Regulieren der Höhe des Dammgliedes 32 auf einen beliebigen Abstand festgelegt werden.
Dann werden die Anschlußteile 30A des Anschlußrahmens 31B, auf den der zweite Halbleiterchip 22B montiert ist, auf der oberen Oberfläche des Dammgliedes 32 befestigt, wie in Fig. 9C gezeigt. Somit wird der Anschlußrahmen 31B auf dem Dammglied 32 gehalten (Anschlußrahmenhalteschritt). Der Anschlußrahmen 31B wird auf dem Dammglied 32 so vorgesehen, daß die schaltungsbildende Oberfläche des ersten Halbleiter­ chips 22A der schaltungsbildenden Oberfläche des zweiten Halbleiterchips 22B gegenüberliegt. Das heißt, Fig. 9C zeigt den Anschlußrahmen 31B in einer Position, die zu jener von Fig. 9A umgekehrt ist.
Dann werden die Drähte 28C durch Drahtbonden mit den Anschlußteilen 30A und den Bondinseln 27 der mehrschichtigen gedruckten Schaltungsplatte 23 verbunden (Verbindungs­ schritt). Die Drähte 28C werden durch umgekehrtes Bonden vorgesehen, wobei der erste Bondingschritt auf den Bond­ inseln 27 implementiert wird und der zweite Bondingschritt auf den Anschlußteilen 30A implementiert wird. Somit können die Höhen der Drahtschleifen der Drähte 28C verringert werden.
Dann wird das Abdichtungsharz 25 so angewendet, daß die ersten und zweiten Halbleiterchips 22A und 22B, der An­ schlußrahmen 31B und die Drähte 28A bis 28C abgedichtet werden und der Abstand zwischen dem ersten Halbleiterchip 22A und dem zweiten Halbleiterchip 22B durch das Abdich­ tungsharz ausgefüllt wird (Harzabdichtungsschritt), wie in Fig. 9E gezeigt. Bei der vorliegenden Ausführungsform wird der Harzabdichtungsschritt so implementiert, daß die Stufe 29B von dem Abdichtungsharz 25 exponiert ist. Dies kann leicht erreicht werden, indem das Harz geformt wird, während die Stufe 29B mit einer Form in Kontakt ist, die zum Bilden des Abdichtungsharzes 25 verwendet wird.
Dann werden die mehrschichtige gedruckte Schaltungs­ platte 23, das Dammglied 32, der Anschlußrahmen 31B und das Abdichtungsharz 25 längs vorbestimmter Linien zerschnitten. Danach werden die Lötkontakthöcker 24 auf den Elektroden 35 vorgesehen, die auf der unteren Oberfläche der mehrschichti­ gen gedruckten Schaltungsplatte 23 gebildet sind (Anschluß­ bildungsschritt). Somit ist die Halbleitervorrichtung 20B hergestellt, die in Fig. 9E gezeigt ist.
Nach den Montageschritten der ersten und zweiten Halb­ leiterchips wird bei dem oben beschriebenen Herstellungsver­ fahren der Anschlußrahmen 31B durch das Dammglied 32 auf der mehrschichtigen gedruckten Schaltungsplatte 23 so gehalten, daß zwischen dem ersten Halbleiterchip 22A und dem zweiten Halbleiterchip 22B ein Abstand vorhanden ist. Deshalb können nachfolgende Schritte, die den Verbindungsschritt und den Harzabdichtungsschritt enthalten, in einem Zustand implemen­ tiert werden, bei dem der zweite Halbleiterchip 22B über dem ersten Halbleiterchip 22A gehalten wird. Somit können die Herstellungsprozesse erleichtert werden.
Im folgenden wird ein Verfahren zum Herstellen der Halbleitervorrichtung 20C der dritten Ausführungsform unter Bezugnahme auf Fig. 10A bis 10E beschrieben. Die grundlegen­ den Herstellungsschritte des Verfahrens zum Herstellen der Halbleitervorrichtung 20C der dritten Ausführungsform sind dieselben wie bei dem Verfahren zum Herstellen der Halblei­ tervorrichtung 20B der zweiten Ausführungsform. Deshalb werden in der folgenden Beschreibung die Prozesse eingehend erläutert, die sich von dem Verfahren zum Herstellen der Halbleitervorrichtung 20B der zweiten Ausführungsform unter­ scheiden.
Vor dem Herstellen der Halbleitervorrichtung 20C wird der Anschlußrahmen 31C bei einem separaten Schritt herge­ stellt (Anschlußrahmenbildungsschritt). Der Anschlußrahmen 31C hat die Stufe 29B, die Anschlußteile 30A und gebogene Teile 36.
Dann wird, wie in Fig. 10A gezeigt, der zweite Halblei­ terchip 22B auf die Stufe 29B des Anschlußrahmens 31C mon­ tiert. Danach werden die Drähte 28B (erste elektrische Verbindungsteile) zwischen dem zweiten Halbleiterchip 22B, der auf die Stufe 29B montiert ist, und den Anschlußteilen 30A durch Drahtbonden verbunden. Die Prozesse, die in Fig. 10A gezeigt sind, werden als Montageschritt des zweiten Halbleiterchips bezeichnet.
Die gebogenen Teile 36 werden bei dem Anschlußrahmen­ bildungsschritt so gebildet, daß ein Maß, das durch einen Pfeil H3 gekennzeichnet ist, einer Höhe H2 (in Fig. 7 ge­ zeigt) gleich ist, die einen Abstand zwischen der mehr­ schichtigen gedruckten Schaltungsplatte 23 und den Anschluß­ teilen 30A darstellt (H2 = H3).
Bei dem Anschlußrahmenbildungsschritt wird, wie oben beschrieben, ein plattenartiges Basismaterial so gepreßt, daß das Basismaterial durch Schneiden oder plastisches Deformieren zu dem Anschlußrahmen 31B von vorbestimmter Form gebildet wird. Deshalb kann der Anschlußrahmen 31B mit der Stufe 29B und den Anschlußteilen 30A, die in einer Höhen­ richtung auf verschiedenen Ebenen vorgesehen sind, und auch mit gebogenen Teilen 36 ziemlich leicht hergestellt werden.
Fig. 10B ist ein Diagramm, das einen Montageschritt des ersten Halbleiterchips zeigt. Dieser Schritt ist dem Schritt von Fig. 9B ähnlich, außer daß das Dammglied 32 nicht vorge­ sehen wird. Deshalb wird die eingehende Beschreibung wegge­ lassen.
Dann wird der Anschlußrahmen 31C, auf dem der zweite Halbleiterchip 22B montiert ist, auf der oberen Oberfläche der mehrschichtigen gedruckten Schaltungsplatte 23 unter Verwendung eines Haftagens befestigt, wie in Fig. 10C ge­ zeigt (Anschlußrahmenhalteschritt). Der Anschlußrahmen 31C wird auf der mehrschichtigen gedruckten Schaltungsplatte 23 so vorgesehen, daß seine Position zu dem Anschlußrahmen 31C von Fig. 10A umgekehrt ist (obere Seite nach unten).
Somit dienen die gebogenen Teile 36, die an dem An­ schlußrahmen 31C vorgesehen sind, als Beinteile, die den zweiten Halbleiterchip 22B mit einem Abstand von dem ersten Halbleiterchip 22A halten. Das heißt, der Anschlußrahmen 31C hält den zweiten Halbleiterchip 22B, so daß ein Halteglied wie etwa das Dammglied 32 nicht erforderlich ist. Ferner haben die gebogenen Teile 36 eine Höhendifferenz H3 (= H2), wie in Fig. 10A gezeigt. Deshalb wird der Trennungsabstand zwischen der schaltungsbildenden Oberfläche des Halbleiter­ chips 22B und der mehrschichtigen gedruckten Schaltungs­ platte 23 H2 sein.
Danach werden die Drähte 28C durch Drahtbonden mit den Anschlußteilen 30A und den Bondinseln 27 der mehrschichtigen gedruckten Schaltungsplatte 23 verbunden, wie in Fig. 10D gezeigt (Verbindungsschritt). Bei der vorliegenden Ausfüh­ rungsform sind die Anschlußteile 30A nicht an der mehr­ schichtigen gedruckten Schaltungsplatte 23 befestigt. Zwecks eines sicheren Drahtbondens wird deshalb ein Verstärkungs­ glied 37 unter den Anschlußteilen 30A eingesetzt. Dieses Verstärkungsglied 37 wird entfernt, nachdem der Drahtbond­ prozeß vollendet ist.
Nach dem Verbindungsschritt werden nachfolgende Schritte wie etwa der Harzabdichtungsschritt und der An­ schlußbildungsschritt implementiert. Somit ist die in Fig. 10E gezeigte Halbleitervorrichtung 20C hergestellt.
Bei dem oben beschriebenen Herstellungsverfahren wird der zweite Halbleiterchip 22B ähnlich wie bei dem Herstel­ lungsverfahren von Fig. 9A bis 9E gehalten, wobei ein Ab­ stand zwischen dem ersten Halbleiterchip 22A und dem zweiten Halbleiterchip 22B vorhanden ist. Deshalb können nachfol­ gende Schritte, die den Verbindungsschritt und den Harz­ abdichtungsschritt enthalten, ziemlich leicht implementiert werden. Da der gebogene Teil 36 des Anschlußrahmens 31C als Haltemittel zum Halten des zweiten Halbleiterchips 22B mit einem Abstand zu dem ersten Halbleiterchip 22A verwendet wird, kann die Anzahl von Komponenten reduziert werden.
Ferner ist die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt, sondern Veränderungen und Ab­ wandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen.
Die vorliegende Anmeldung basiert auf der japanischen Prioritätsanmeldung Nr. 11-69013, eingereicht am 15. März 1999, deren gesamter Inhalt hierin durch Bezugnahme enthal­ ten ist.

Claims (12)

1. Halbleitervorrichtung (20A, 20B, 20C, 20D) mit:
einem ersten Halbleiterchip (22A);
einem zweiten Halbleiterchip (22B);
einer mehrschichtigen gedruckten Schaltungsplatte (23) mit einer ersten Oberfläche, auf der der erste Halbleiter­ chip (22A) montiert ist, und einer zweiten Oberfläche, auf der Außenverbindungsanschlüsse (24) vorgesehen sind;
einem Zwischenglied; und
einem Abdichtungsharz (25) zum Abdichten der ersten (22A) und zweiten Halbleiterchips (22B),
dadurch gekennzeichnet, daß das Zwischenglied den zwei­ ten Halbleiterchip (22B) über dem ersten Halbleiterchip (22A) so hält, daß zwischen dem ersten Halbleiterchip (22A) und dem zweiten Halbleiterchip (22B) ein Abstand vorhanden ist, während der zweite Halbleiterchip (22B) und die mehr­ schichtige gedruckte Schaltungsplatte (23) elektrisch ver­ bunden sind, und
das Abdichtungsharz (25) so gebildet ist, um den Abstand zwischen dem ersten Halbleiterchip (22A) und dem zweiten Halbleiterchip (22B) auszufüllen.
2. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 1, dadurch gekennzeichnet, daß das Zwischenglied umfaßt:
einen Anschlußrahmen (31A, 31B, 31C) mit einer Stufe (29A, 29B), auf der der zweite Halbleiterchip (22B) montiert ist, und Anschlußteilen (30A), die mit dem zweiten Halblei­ terchip (22B) elektrisch zu verbinden sind;
erste elektrische Verbindungsteile, die den zweiten Halbleiterchip (22B) und die Anschlußteile (30A) elektrisch verbinden; und
zweite elektrische Verbindungsteile, die die Anschluß­ teile (30A) und die mehrschichtige gedruckte Schaltungs­ platte (23) elektrisch verbinden.
3. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 2, dadurch gekennzeichnet, daß die ersten elektri­ schen Verbindungsteile und die zweiten elektrischen Verbin­ dungsteile beide als Drähte konfiguriert sind.
4. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 2, dadurch gekennzeichnet, daß die ersten elektri­ schen Verbindungsteile als hervorstehende Elektroden konfi­ guriert sind und die zweiten elektrischen Verbindungsteile als Drähte konfiguriert sind.
5. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 2, dadurch gekennzeichnet, daß die Stufe (29A) so positioniert ist, um dem ersten Halbleiterchip (22A) gegen­ überzuliegen, und eine Oberfläche der Stufe (29A), die dem ersten Halb­ leiterchip (22A) gegenüberliegt, mit einem Isoliermaterial (38) versehen ist.
6. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 2, dadurch gekennzeichnet, daß eine schaltungsbil­ dende Oberfläche des ersten Halbleiterchips (22A) so posi­ tioniert ist, um einer schaltungsbildenden Oberfläche des zweiten Halbleiterchips (22B) gegenüberzuliegen.
7. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 6, dadurch gekennzeichnet, daß die Stufe (29B) von dem Abdichtungsharz (25) exponiert ist.
8. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 2, dadurch gekennzeichnet, daß sie ferner ein Halteglied (32) umfaßt, das den Anschlußrahmen (31A, 31B, 31C) auf der mehrschichtigen gedruckten Schaltungsplatte (23) hält.
9. Halbleitervorrichtung (20A, 20B, 20C, 20D) nach Anspruch 1, dadurch gekennzeichnet, daß das Zwischenglied umfaßt:
ein flexibles Verdrahtungssubstrat (33), auf dem der zweite Halbleiterchip (22B) montiert ist und das Anschluß­ teile (30B) hat, die mit dem zweiten Halbleiterchip (22B) elektrisch zu verbinden sind;
erste elektrische Verbindungsteile (34), die den zwei­ ten Halbleiterchip (22B) und die Anschlußteile (30B) elek­ trisch verbinden; und
zweite elektrische Verbindungsteile (28C), die die Anschlußteile (30B) und die mehrschichtige gedruckte Schal­ tungsplatte (23) elektrisch verbinden.
10. Verfahren zum Herstellen einer Halbleitervorrich­ tung (20A, 20B, 20C, 20D), dadurch gekennzeichnet, daß es die folgenden Schritte enthält:
  • a) Montieren eines ersten Halbleiterchips (22A) auf eine obere Oberfläche einer mehrschichtigen gedruckten Schaltungsplatte (23) und elektrisches Verbinden des ersten Halbleiterchips (22A) mit der mehrschichtigen gedruckten Schaltungsplatte (23);
  • b) Montieren eines zweiten Halbleiterchips (22B) auf eine Stufe (29A, 29B) eines Anschlußrahmens (31A, 31B, 31C) und elektrisches Verbinden des zweiten Halbleiterchips (22B) und von Anschlußteilen (30A) des Anschlußrahmens (31A, 31B, 31C) durch erste elektrische Verbindungsteile (28B);
  • c) Halten des Anschlußrahmens (31A, 31B, 31C) auf der mehrschichtigen gedruckten Schaltungsplatte (23) durch ein Haltemittel, so daß zwischen dem zweiten Halbleiterchip (22B) und dem ersten Halbleiterchip (22A) ein Abstand vor­ handen ist;
  • d) Verbinden der Anschlußteile (30A) und der mehr­ schichtigen gedruckten Schaltungsplatte (23) durch zweite elektrische Verbindungsteile (28C);
  • e) Bilden eines Abdichtungsharzes (25), so daß der erste Halbleiterchip (22A) und der zweite Halbleiterchip (22B) abgedichtet werden und der Abstand zwischen dem zwei­ ten Halbleiterchip (22B) und dem ersten Halbleiterchip (22A) mit dem Abdichtungsharz (25) ausgefüllt wird; und
  • f) Bilden von Außenverbindungsanschlüssen (24) auf einer unteren Oberfläche der mehrschichtigen gedruckten Schaltungsplatte (23).
11. Verfahren nach Anspruch 10, dadurch gekennzeich­ net, daß das Haltemittel in Form von einem oder mehreren Dammgliedern (32) vorgesehen wird, die den Anschlußrahmen (31A, 31B, 31C) auf der mehrschichtigen gedruckten Schal­ tungsplatte (23) halten.
12. Verfahren nach Anspruch 10, dadurch gekennzeich­ net, daß das Haltemittel in Form von gebogenen Teilen (36) vorgesehen wird, die an äußeren Abschnitten der Anschluß­ teile (30A) des Anschlußrahmens (31A, 31B, 31C) gebildet sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10157361A1 (de) * 2001-11-23 2003-03-13 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
US6624005B1 (en) * 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
KR100399724B1 (ko) * 2000-12-29 2003-09-29 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP2002222889A (ja) 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
JP4571320B2 (ja) * 2001-02-02 2010-10-27 Okiセミコンダクタ株式会社 半導体チップパッケージ
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
JP2002343899A (ja) * 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
KR20030018207A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및씨오비 패키지
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US6867500B2 (en) * 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
US6646356B1 (en) * 2002-05-09 2003-11-11 Bae Systems, Information And Electronic Systems Integration Inc. Apparatus for providing mechanical support to a column grid array package
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7064426B2 (en) 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US7049691B2 (en) * 2002-10-08 2006-05-23 Chippac, Inc. Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
JP2004271464A (ja) * 2003-03-12 2004-09-30 Denso Corp 半導体力学量センサ
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
US7126829B1 (en) 2004-02-09 2006-10-24 Pericom Semiconductor Corp. Adapter board for stacking Ball-Grid-Array (BGA) chips
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US20060091516A1 (en) * 2004-11-01 2006-05-04 Akira Matsunami Flexible leaded stacked semiconductor package
US7372141B2 (en) * 2005-03-31 2008-05-13 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US20080237824A1 (en) * 2006-02-17 2008-10-02 Amkor Technology, Inc. Stacked electronic component package having single-sided film spacer
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US7498667B2 (en) * 2006-04-18 2009-03-03 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US7772708B2 (en) * 2006-08-31 2010-08-10 Intel Corporation Stacking integrated circuit dies
US7514773B2 (en) * 2006-08-31 2009-04-07 Intel Corporation Systems and arrangements for interconnecting integrated circuit dies
US20080087999A1 (en) * 2006-10-16 2008-04-17 Powertech Technology Inc. Micro BGA package having multi-chip stack
US20090001599A1 (en) * 2007-06-28 2009-01-01 Spansion Llc Die attachment, die stacking, and wire embedding using film
US7692946B2 (en) * 2007-06-29 2010-04-06 Intel Corporation Memory array on more than one die
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
JP2012069764A (ja) 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
EP2766931B1 (de) * 2011-10-03 2021-12-01 Invensas Corporation Stummelminimierung für drahtbond-anordnungen ohne fenster
KR20170014746A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 스택 패키지 및 그 제조방법
KR101787832B1 (ko) * 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9576942B1 (en) * 2015-12-18 2017-02-21 Intel Corporation Integrated circuit assembly that includes stacked dice
US9704812B1 (en) * 2016-05-06 2017-07-11 Atmel Corporation Double-sided electronic package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237204A (en) * 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
JPS63261736A (ja) * 1987-04-20 1988-10-28 Matsushita Electric Ind Co Ltd プリント配線板
JPH03268457A (ja) 1990-03-19 1991-11-29 Fujitsu Ltd 半導体装置
JPH04144269A (ja) 1990-10-05 1992-05-18 Nec Corp 混成集積回路装置
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
JPH05183103A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JP2570637B2 (ja) * 1994-11-28 1997-01-08 日本電気株式会社 Mcmキャリア
JPH1012810A (ja) 1996-06-26 1998-01-16 Hitachi Ltd 半導体装置
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
JPH1084076A (ja) 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法
JP3278363B2 (ja) * 1996-11-18 2002-04-30 三菱電機株式会社 半導体加速度センサ
KR100214544B1 (ko) * 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6316727B1 (en) * 1999-10-07 2001-11-13 United Microelectronics Corp. Multi-chip semiconductor package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10157361A1 (de) * 2001-11-23 2003-03-13 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
JP3685947B2 (ja) 2005-08-24
JP2000269408A (ja) 2000-09-29
DE10009733B4 (de) 2005-08-18
US6414381B1 (en) 2002-07-02

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