JPH1012810A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1012810A JPH1012810A JP16546796A JP16546796A JPH1012810A JP H1012810 A JPH1012810 A JP H1012810A JP 16546796 A JP16546796 A JP 16546796A JP 16546796 A JP16546796 A JP 16546796A JP H1012810 A JPH1012810 A JP H1012810A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高集積化された半導体装置の小型化。
【解決手段】 外部電極１１を有するとともに主面に窪
み８を有しかつ配線９が設けられた基板２と、前記基板
の窪みに固定されかつ電極１３が前記基板の配線９に電
気的手段を介して接続された少なくとも１つの半導体チ
ップ１２と、前記窪みを塞ぐように前記基板２の主面に
固定されたキャップ１５とを有する半導体装置１であっ
て、前記キャップは半導体チップ１６で形成されかつ半
導体チップの電極１７は前記基板の配線９に電気的手段
によって接続されている。前記基板２とキャップ１５と
の間の空隙は絶縁性樹脂１４で充填され、キャップを構
成する半導体チップ１６の電極面および前記基板の窪み
に固定される半導体チップ１２は前記絶縁性樹脂１４で
被われている。前記キャップを構成する半導体チップは
前記基板に近似した大きさになっている。前記基板の裏
面に外部電極１１を有する。
み８を有しかつ配線９が設けられた基板２と、前記基板
の窪みに固定されかつ電極１３が前記基板の配線９に電
気的手段を介して接続された少なくとも１つの半導体チ
ップ１２と、前記窪みを塞ぐように前記基板２の主面に
固定されたキャップ１５とを有する半導体装置１であっ
て、前記キャップは半導体チップ１６で形成されかつ半
導体チップの電極１７は前記基板の配線９に電気的手段
によって接続されている。前記基板２とキャップ１５と
の間の空隙は絶縁性樹脂１４で充填され、キャップを構
成する半導体チップ１６の電極面および前記基板の窪み
に固定される半導体チップ１２は前記絶縁性樹脂１４で
被われている。前記キャップを構成する半導体チップは
前記基板に近似した大きさになっている。前記基板の裏
面に外部電極１１を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＭＣＭ（Multi Chip Module)構造でかつパッケージ
の大きさが半導体チップと略同様の大きさとなるＣＳＰ
（Chip Size Package)型半導体装置に適用して有効な技
術に関する。
特にＭＣＭ（Multi Chip Module)構造でかつパッケージ
の大きさが半導体チップと略同様の大きさとなるＣＳＰ
（Chip Size Package)型半導体装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】半導体装置（半導体集積回路装置）の一
つとして、基板主面に複数の半導体チップを固定したＭ
ＣＭパッケージが知られている。ＭＣＭパッケージにつ
いては、工業調査会発行「電子材料」1996年４月号、同
年４月１日発行、Ｐ29〜Ｐ35に記載されている。同文献
には、ＭＣＭ基板の主面に複数のＬＳＩチップを搭載し
かつキャップで封止したＰＧＡパッケージ、リードを基
板主面に沿って側方に真っ直ぐ突出させる構造、樹脂封
止するとともにリードをガルウィング型とした構造等が
記載されている。
つとして、基板主面に複数の半導体チップを固定したＭ
ＣＭパッケージが知られている。ＭＣＭパッケージにつ
いては、工業調査会発行「電子材料」1996年４月号、同
年４月１日発行、Ｐ29〜Ｐ35に記載されている。同文献
には、ＭＣＭ基板の主面に複数のＬＳＩチップを搭載し
かつキャップで封止したＰＧＡパッケージ、リードを基
板主面に沿って側方に真っ直ぐ突出させる構造、樹脂封
止するとともにリードをガルウィング型とした構造等が
記載されている。
【０００３】
【発明が解決しようとする課題】基板主面に設けた窪み
内に複数の半導体チップを搭載するとともに、各半導体
チップの電極と前記基板の配線を導電性のワイヤで接続
し、かつ平板のキャップを前記基板の主面に固定して各
半導体チップ等を封止するパッケージ構造がある。しか
し、この種のパッケージ構造は、平面上に複数の半導体
チップを並べるため、パッケージサイズが大きくなり、
半導体装置の小型化を妨げている。
内に複数の半導体チップを搭載するとともに、各半導体
チップの電極と前記基板の配線を導電性のワイヤで接続
し、かつ平板のキャップを前記基板の主面に固定して各
半導体チップ等を封止するパッケージ構造がある。しか
し、この種のパッケージ構造は、平面上に複数の半導体
チップを並べるため、パッケージサイズが大きくなり、
半導体装置の小型化を妨げている。
【０００４】本発明の目的は、高集積化された小型の半
導体装置を提供することにある。
導体装置を提供することにある。
【０００５】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【０００７】（１）外部電極を有するとともに主面に窪
みを有しかつ配線が設けられた基板と、前記基板の窪み
に固定されかつ電極が前記基板の配線に電気的手段を介
して接続された少なくとも１つの半導体チップと、前記
窪みを塞ぐように前記基板の主面に固定されたキャップ
とを有する半導体装置であって、前記キャップは半導体
チップで形成されかつ半導体チップの電極は前記基板の
配線に電気的手段によって接続されている。前記基板と
キャップとの間の空隙は絶縁性樹脂で充填され、キャッ
プを構成する半導体チップの電極面および前記基板の窪
みに固定される半導体チップは前記絶縁性樹脂で被われ
ている。前記キャップを構成する半導体チップは前記基
板に近似した大きさになっている。前記基板の裏面に外
部電極を有する。
みを有しかつ配線が設けられた基板と、前記基板の窪み
に固定されかつ電極が前記基板の配線に電気的手段を介
して接続された少なくとも１つの半導体チップと、前記
窪みを塞ぐように前記基板の主面に固定されたキャップ
とを有する半導体装置であって、前記キャップは半導体
チップで形成されかつ半導体チップの電極は前記基板の
配線に電気的手段によって接続されている。前記基板と
キャップとの間の空隙は絶縁性樹脂で充填され、キャッ
プを構成する半導体チップの電極面および前記基板の窪
みに固定される半導体チップは前記絶縁性樹脂で被われ
ている。前記キャップを構成する半導体チップは前記基
板に近似した大きさになっている。前記基板の裏面に外
部電極を有する。
【０００８】（２）前記手段（１）の構成において、前
記基板の裏面に窪みが設けられているとともに、前記窪
み内に少なくとも１つの半導体チップが固定されかつ前
記半導体チップの電極は電気的手段を介して前記基板の
配線に接続されている。前記基板とキャップとの間の空
隙は絶縁性樹脂で充填されているとともに、前記基板の
裏面の半導体チップは窪みに充填された絶縁性樹脂で被
われ、キャップを構成する半導体チップの電極面および
前記基板の表裏の窪みに固定される半導体チップは前記
絶縁性樹脂で被われている。
記基板の裏面に窪みが設けられているとともに、前記窪
み内に少なくとも１つの半導体チップが固定されかつ前
記半導体チップの電極は電気的手段を介して前記基板の
配線に接続されている。前記基板とキャップとの間の空
隙は絶縁性樹脂で充填されているとともに、前記基板の
裏面の半導体チップは窪みに充填された絶縁性樹脂で被
われ、キャップを構成する半導体チップの電極面および
前記基板の表裏の窪みに固定される半導体チップは前記
絶縁性樹脂で被われている。
【０００９】前記（１）の手段によれば、基板主面の窪
みに半導体チップが搭載されているとともに、前記窪み
を塞ぐキャップが半導体チップで構成されていることか
ら、同一平面に複数の半導体チップを搭載する構造に比
較してパッケージが小型な半導体装置になる。
みに半導体チップが搭載されているとともに、前記窪み
を塞ぐキャップが半導体チップで構成されていることか
ら、同一平面に複数の半導体チップを搭載する構造に比
較してパッケージが小型な半導体装置になる。
【００１０】また、キャップを構成する半導体チップの
電極面および前記基板の窪みに固定される半導体チップ
は絶縁性樹脂で被われることから半導体装置の耐湿性が
高くなる。
電極面および前記基板の窪みに固定される半導体チップ
は絶縁性樹脂で被われることから半導体装置の耐湿性が
高くなる。
【００１１】また、前記基板はキャップを構成する半導
体チップに近似した大きさになり、いわゆるチップサイ
ズパッケージとなるため、半導体装置の小型化が達成で
きる。
体チップに近似した大きさになり、いわゆるチップサイ
ズパッケージとなるため、半導体装置の小型化が達成で
きる。
【００１２】前記（２）の手段によれば、前記手段
（１）の効果に加えて、前記基板の裏面に設けた窪みに
半導体チップを搭載することから、半導体装置の集積度
がさらに高くなり、高機能化に対処することができるよ
うになる。
（１）の効果に加えて、前記基板の裏面に設けた窪みに
半導体チップを搭載することから、半導体装置の集積度
がさらに高くなり、高機能化に対処することができるよ
うになる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１４】（実施形態１）図１乃至図３は本発明の実
施形態１の半導体装置に係わる図であり、図１は半導体
装置を示す断面図、図２および図３は半導体装置の製造
状態を示す断面図である。
施形態１の半導体装置に係わる図であり、図１は半導体
装置を示す断面図、図２および図３は半導体装置の製造
状態を示す断面図である。
【００１５】本実施形態１の半導体装置１は、四辺形の
基板２を有している。前記基板２は、たとえば、４層構
造のアルミナセラミック配線基板やＦＲ−４などからな
り、最も下の第１層板３および前記第１層板３上の第２
層板４は同一の大きさの平板となっている。前記第１層
板３は、たとえば１５ｍｍ×１５ｍｍの大きさになって
いる。また、前記第２層板４に載る第３層板５および前
記第３層板５上の第４層板６は、前記第１層板３と外縁
が同一となる枠板となっている。この結果、基板２の主
面の周縁部分には、周壁７が形成され、その内側に窪み
８が形成されることになる。
基板２を有している。前記基板２は、たとえば、４層構
造のアルミナセラミック配線基板やＦＲ−４などからな
り、最も下の第１層板３および前記第１層板３上の第２
層板４は同一の大きさの平板となっている。前記第１層
板３は、たとえば１５ｍｍ×１５ｍｍの大きさになって
いる。また、前記第２層板４に載る第３層板５および前
記第３層板５上の第４層板６は、前記第１層板３と外縁
が同一となる枠板となっている。この結果、基板２の主
面の周縁部分には、周壁７が形成され、その内側に窪み
８が形成されることになる。
【００１６】また、前記基板２には配線９が設けられて
いる。配線９は、前記基板２の窪み８の底に設けられる
封止チップ搭載用配線９ａ，前記周壁７の上面に設けら
れるキャップチップ搭載用配線９ｂ，前記基板２の裏面
（下面）に設けられる外部電極用ランド９ｃ，前記各配
線９ａ，９ｂ，９ｃを有機的に接続するように各層板
３，４，５，６に設けられた内部配線９ｄからなってい
る。
いる。配線９は、前記基板２の窪み８の底に設けられる
封止チップ搭載用配線９ａ，前記周壁７の上面に設けら
れるキャップチップ搭載用配線９ｂ，前記基板２の裏面
（下面）に設けられる外部電極用ランド９ｃ，前記各配
線９ａ，９ｂ，９ｃを有機的に接続するように各層板
３，４，５，６に設けられた内部配線９ｄからなってい
る。
【００１７】また、前記外部電極用ランド９ｃの表面に
は、バンプ電極１０が形成され、外部電極１１を構成し
ている。前記バンプ電極１０は、たとえばＰｂＳｎによ
る半田電極となっている。
は、バンプ電極１０が形成され、外部電極１１を構成し
ている。前記バンプ電極１０は、たとえばＰｂＳｎによ
る半田電極となっている。
【００１８】一方、前記窪み８の底の封止チップ搭載用
配線９ａには、半導体チップ１２がその主面に形成され
たバンプ電極１３を介して機械的かつ電気的に接続され
ている。前記バンプ電極１３は、たとえばＰｂＳｎによ
る半田電極となっている。前記半導体チップ１２は前記
窪み８内に埋没し、その上面が窪み８よりも突出しない
ようになっている。半導体チップ１２の厚さが０．４ｍ
ｍの場合、窪み８の深さは０．５ｍｍ程度となる。ま
た、前記半導体チップ１２は、たとえば、５ｍｍ×５ｍ
ｍ程度の大きさになっている。
配線９ａには、半導体チップ１２がその主面に形成され
たバンプ電極１３を介して機械的かつ電気的に接続され
ている。前記バンプ電極１３は、たとえばＰｂＳｎによ
る半田電極となっている。前記半導体チップ１２は前記
窪み８内に埋没し、その上面が窪み８よりも突出しない
ようになっている。半導体チップ１２の厚さが０．４ｍ
ｍの場合、窪み８の深さは０．５ｍｍ程度となる。ま
た、前記半導体チップ１２は、たとえば、５ｍｍ×５ｍ
ｍ程度の大きさになっている。
【００１９】また、前記半導体チップ１２は、窪み８内
に充填された絶縁性樹脂（アンダーフィル樹脂）１４に
よって被われている。
に充填された絶縁性樹脂（アンダーフィル樹脂）１４に
よって被われている。
【００２０】他方、前記第４層板６には、キャップ１５
が固定されている。キャップ１５は半導体チップ１６で
構成されている。キャップ１５は、その主面の周縁部分
に設けられたバンプ電極１７を介して周壁７の上面に設
けられたキャップチップ搭載用配線９ｂに機械的かつ電
気的に接続されている。また、前記基板２と半導体チッ
プ１６との間の空隙部分には、絶縁性樹脂（アンダーフ
ィル樹脂）１９が充填されている。このアンダーフィル
樹脂１９は前記アンダーフィル樹脂１４と同一の成分の
絶縁性樹脂であり、たとえば、エポキシ樹脂となってい
る。
が固定されている。キャップ１５は半導体チップ１６で
構成されている。キャップ１５は、その主面の周縁部分
に設けられたバンプ電極１７を介して周壁７の上面に設
けられたキャップチップ搭載用配線９ｂに機械的かつ電
気的に接続されている。また、前記基板２と半導体チッ
プ１６との間の空隙部分には、絶縁性樹脂（アンダーフ
ィル樹脂）１９が充填されている。このアンダーフィル
樹脂１９は前記アンダーフィル樹脂１４と同一の成分の
絶縁性樹脂であり、たとえば、エポキシ樹脂となってい
る。
【００２１】前記アンダーフィル樹脂１４は、半導体チ
ップ１２のバンプ電極１３部分を取り囲むため、バンプ
電極１３が軟化点以上の温度に晒されても封止チップ搭
載用配線９ａとの電気的接続が損なわれない。また、同
様に半導体チップ１６のバンプ電極１７もアンダーフィ
ル樹脂１９によって取り囲まれていることから、バンプ
電極１７が軟化点以上の温度に晒されてもキャップチッ
プ搭載用配線９ｂとの電気的接続が損なわれない。
ップ１２のバンプ電極１３部分を取り囲むため、バンプ
電極１３が軟化点以上の温度に晒されても封止チップ搭
載用配線９ａとの電気的接続が損なわれない。また、同
様に半導体チップ１６のバンプ電極１７もアンダーフィ
ル樹脂１９によって取り囲まれていることから、バンプ
電極１７が軟化点以上の温度に晒されてもキャップチッ
プ搭載用配線９ｂとの電気的接続が損なわれない。
【００２２】したがって、外部電極１１を構成するバン
プ電極１０と、前記バンプ電極１３およびバンプ電極１
７を同一の軟化点のＰｂＳｎ半田としても、半導体装置
１の実装において何ら支障を起こさない。
プ電極１０と、前記バンプ電極１３およびバンプ電極１
７を同一の軟化点のＰｂＳｎ半田としても、半導体装置
１の実装において何ら支障を起こさない。
【００２３】なお、組立性を考慮して、ＰｂＳｎ半田で
形成するバンプ電極１０，バンプ電極１３，バンプ電極
１７は相互に軟化点が異なる成分で形成しておいてもよ
いことは勿論である。
形成するバンプ電極１０，バンプ電極１３，バンプ電極
１７は相互に軟化点が異なる成分で形成しておいてもよ
いことは勿論である。
【００２４】前記半導体チップ１６は、基板２の窪み８
を塞ぐキャップ１５となることから、その大きさは基板
２に近似している。これによって、半導体装置１はチッ
プサイズパッケージになり小型となる。
を塞ぐキャップ１５となることから、その大きさは基板
２に近似している。これによって、半導体装置１はチッ
プサイズパッケージになり小型となる。
【００２５】つぎに、半導体装置１の製造方法について
説明する。
説明する。
【００２６】図２に示すように、前述のように４層構造
のアルミナセラミック配線基板やＦＲ−４などからなる
基板２を用意する。この基板２は主面周縁に周壁７を有
し、主面に０．５ｍｍ程度の深さの窪み８を有してい
る。窪み８の底には配線９として封止チップ搭載用配線
９ａを有し、周壁７の上面に配線９としてキャップチッ
プ搭載用配線９ｂを有している。
のアルミナセラミック配線基板やＦＲ−４などからなる
基板２を用意する。この基板２は主面周縁に周壁７を有
し、主面に０．５ｍｍ程度の深さの窪み８を有してい
る。窪み８の底には配線９として封止チップ搭載用配線
９ａを有し、周壁７の上面に配線９としてキャップチッ
プ搭載用配線９ｂを有している。
【００２７】前記基板２の窪み８底に形成した封止チッ
プ搭載用配線９ａに半導体チップ１２を固定する。すな
わち、主面にバンプ電極１３を有する半導体チップ１２
を、前記バンプ電極１３を介して前記封止チップ搭載用
配線９ａに機械的かつ電気的に接続する。前記バンプ電
極１３は、たとえばＰｂＳｎによる半田電極となり、軟
化温度は１８０〜２３０℃となる。前記半導体チップ１
２の厚さは０．４ｍｍ程度となり、搭載された半導体チ
ップ１２は窪み８内に埋没し、半導体チップ１２の上面
が窪み８から突出するようなことはない。なお、前記バ
ンプ電極１３の高さは０．０６ｍｍ程度となる。
プ搭載用配線９ａに半導体チップ１２を固定する。すな
わち、主面にバンプ電極１３を有する半導体チップ１２
を、前記バンプ電極１３を介して前記封止チップ搭載用
配線９ａに機械的かつ電気的に接続する。前記バンプ電
極１３は、たとえばＰｂＳｎによる半田電極となり、軟
化温度は１８０〜２３０℃となる。前記半導体チップ１
２の厚さは０．４ｍｍ程度となり、搭載された半導体チ
ップ１２は窪み８内に埋没し、半導体チップ１２の上面
が窪み８から突出するようなことはない。なお、前記バ
ンプ電極１３の高さは０．０６ｍｍ程度となる。
【００２８】つぎに、図２に示すように、前記窪み８内
に絶縁性樹脂（アンダーフィル樹脂）１４を充填すると
ともに、一次硬化処理（１００℃，６０分）を行い硬化
させる。これによって、半導体チップ１２のバンプ電極
１３はアンダーフィル樹脂１４によって取り囲まれるた
め、その後前記バンプ電極１３が軟化点温度以上に加熱
されても封止チップ搭載用配線９ａとの電気的機械的接
続に支障を来さないようになる。
に絶縁性樹脂（アンダーフィル樹脂）１４を充填すると
ともに、一次硬化処理（１００℃，６０分）を行い硬化
させる。これによって、半導体チップ１２のバンプ電極
１３はアンダーフィル樹脂１４によって取り囲まれるた
め、その後前記バンプ電極１３が軟化点温度以上に加熱
されても封止チップ搭載用配線９ａとの電気的機械的接
続に支障を来さないようになる。
【００２９】なお、前記アンダーフィル樹脂１４は、後
のキャップ１５を構成する半導体チップ１６を基板２の
周壁７上に固定するのに支障を来さないように、窪み８
を埋める程度に窪み８内に充填する。
のキャップ１５を構成する半導体チップ１６を基板２の
周壁７上に固定するのに支障を来さないように、窪み８
を埋める程度に窪み８内に充填する。
【００３０】つぎに、図３に示すように、基板２の周壁
７の上面にキャップ１５を構成する半導体チップ１６を
固定する。半導体チップ１６は、基板２に近似した大き
さになっている。また、半導体チップ１６の厚さは０．
４ｍｍ程度になっている。
７の上面にキャップ１５を構成する半導体チップ１６を
固定する。半導体チップ１６は、基板２に近似した大き
さになっている。また、半導体チップ１６の厚さは０．
４ｍｍ程度になっている。
【００３１】基板２に半導体チップ１６を固定する際、
半導体チップ１６の主面のバンプ電極１７を周壁７の上
面に設けたキャップチップ搭載用配線９ｂに重ね、加熱
して前記バンプ電極１７を溶かして半導体チップ１６を
基板２に固定する。バンプ電極１７を溶かす際の熱によ
って前記バンプ電極１３が溶けても、バンプ電極１３は
アンダーフィル樹脂１４によって保持されていることか
ら、封止チップ搭載用配線９ａとの電気的機械的接続に
支障が生じない。
半導体チップ１６の主面のバンプ電極１７を周壁７の上
面に設けたキャップチップ搭載用配線９ｂに重ね、加熱
して前記バンプ電極１７を溶かして半導体チップ１６を
基板２に固定する。バンプ電極１７を溶かす際の熱によ
って前記バンプ電極１３が溶けても、バンプ電極１３は
アンダーフィル樹脂１４によって保持されていることか
ら、封止チップ搭載用配線９ａとの電気的機械的接続に
支障が生じない。
【００３２】つぎに、図３に示すように、基板２と半導
体チップ１６との間に絶縁性樹脂１９を充填し、かつ一
次硬化処理（１００℃，６０分）して絶縁性樹脂（アン
ダーフィル樹脂）１９を硬化させて隙間を埋める。
体チップ１６との間に絶縁性樹脂１９を充填し、かつ一
次硬化処理（１００℃，６０分）して絶縁性樹脂（アン
ダーフィル樹脂）１９を硬化させて隙間を埋める。
【００３３】つぎに、前記半導体チップ１２全体を被う
アンダーフィル樹脂１４と、隙間を埋めるアンダーフィ
ル樹脂１９を二次硬化処理（１５０℃，１８０分）して
完全に硬化させる。
アンダーフィル樹脂１４と、隙間を埋めるアンダーフィ
ル樹脂１９を二次硬化処理（１５０℃，１８０分）して
完全に硬化させる。
【００３４】つぎに、基板２の裏面の外部電極用ランド
９ｃに半田ボールを取り付けてバンプ電極１０を形成す
る。これによって図１に示すように外部電極１１が形成
される。
９ｃに半田ボールを取り付けてバンプ電極１０を形成す
る。これによって図１に示すように外部電極１１が形成
される。
【００３５】前記バンプ電極１０の形成時、または半導
体装置１を実装基板に実装する際、半導体チップ１２の
バンプ電極１３や半導体チップ１６のバンプ電極１７
は、軟化点以上の温度に晒されることがあっても、前記
バンプ電極１３やバンプ電極１７は、アンダーフィル樹
脂１４やアンダーフィル樹脂１９で取り囲まれているこ
とから、その形は変化せず、封止チップ搭載用配線９ａ
やキャップチップ搭載用配線９ｂとの電気的接続が損な
われない。
体装置１を実装基板に実装する際、半導体チップ１２の
バンプ電極１３や半導体チップ１６のバンプ電極１７
は、軟化点以上の温度に晒されることがあっても、前記
バンプ電極１３やバンプ電極１７は、アンダーフィル樹
脂１４やアンダーフィル樹脂１９で取り囲まれているこ
とから、その形は変化せず、封止チップ搭載用配線９ａ
やキャップチップ搭載用配線９ｂとの電気的接続が損な
われない。
【００３６】本実施形態１の半導体装置１は以下の効果
を奏する。
を奏する。
【００３７】（１）基板２の主面の窪み８に半導体チッ
プ１２が搭載されているとともに、前記窪み８を塞ぐキ
ャップ１５が半導体チップ１６で構成されていることか
ら、同一平面に複数の半導体チップを搭載する構造に比
較してパッケージが小型な半導体装置１になる。
プ１２が搭載されているとともに、前記窪み８を塞ぐキ
ャップ１５が半導体チップ１６で構成されていることか
ら、同一平面に複数の半導体チップを搭載する構造に比
較してパッケージが小型な半導体装置１になる。
【００３８】（２）キャップ１５を構成する半導体チッ
プ１６の電極面および前記基板２の窪み８に固定される
半導体チップ１２は絶縁性樹脂１４，１９で被われるこ
とから半導体装置１の耐湿性が高くなる。
プ１６の電極面および前記基板２の窪み８に固定される
半導体チップ１２は絶縁性樹脂１４，１９で被われるこ
とから半導体装置１の耐湿性が高くなる。
【００３９】（３）基板２はキャップ１５を構成する半
導体チップ１６に近似した大きさになり、いわゆるチッ
プサイズパッケージとなるため、半導体装置１の小型化
が達成できる。
導体チップ１６に近似した大きさになり、いわゆるチッ
プサイズパッケージとなるため、半導体装置１の小型化
が達成できる。
【００４０】（実施形態２）図４は本発明の実施形態２
の半導体装置を示す断面図である。
の半導体装置を示す断面図である。
【００４１】本実施形態２の半導体装置１は、前記実施
形態１において、半導体チップ１２の電極と窪み８の底
の配線９との電気的接続手段が異なる構造、すなわち、
半導体チップ１２の電極と配線９を導電性のワイヤ２５
で接続した構造である。
形態１において、半導体チップ１２の電極と窪み８の底
の配線９との電気的接続手段が異なる構造、すなわち、
半導体チップ１２の電極と配線９を導電性のワイヤ２５
で接続した構造である。
【００４２】本実施形態２では、基板２の窪み８の底に
メタライズ層によってチップ搭載パッド２６を形成して
おく。そして、半導体装置１の製造においては、半導体
チップ１２をこのチップ搭載パッド２６に接合材２７に
よって固定した後、半導体チップ１２の図示しない電極
と、前記窪み８の底の配線９を導電性のワイヤ２５で電
気的に接続する。
メタライズ層によってチップ搭載パッド２６を形成して
おく。そして、半導体装置１の製造においては、半導体
チップ１２をこのチップ搭載パッド２６に接合材２７に
よって固定した後、半導体チップ１２の図示しない電極
と、前記窪み８の底の配線９を導電性のワイヤ２５で電
気的に接続する。
【００４３】本実施形態によれば確立したワイヤボンデ
ィング技術を適用でき高効率の組み立てが可能となり、
半導体装置１の製造コストの低減を図ることができる。
ィング技術を適用でき高効率の組み立てが可能となり、
半導体装置１の製造コストの低減を図ることができる。
【００４４】（実施形態３）図５は本発明の実施形態３
の半導体装置を示す断面図、図６は本実施形態３の半導
体装置の製造状態を示す断面図である。
の半導体装置を示す断面図、図６は本実施形態３の半導
体装置の製造状態を示す断面図である。
【００４５】本実施形態３の半導体装置１は、前記実施
形態１の半導体装置１において、基板２の裏面中央に窪
みを設けるとともに、この窪みにも半導体チップを搭載
してさらに高集積度を高めた構造になっている。
形態１の半導体装置１において、基板２の裏面中央に窪
みを設けるとともに、この窪みにも半導体チップを搭載
してさらに高集積度を高めた構造になっている。
【００４６】本実施形態３の半導体装置１は、たとえば
５層の基板構造になっている。基板２は、５層構造のア
ルミナセラミック配線基板やＦＲ−４などからなり、最
も下の第１層板３０および前記第１層板３０上の第２層
板３１は同一の大きさの枠板となっている。また、前記
第２層板３１に載る第３層板３２は、前記第１層板３０
と同じ大きさの平板になっている。また、前記第３層板
３２の上に載る第４層板３３および前記第４層板３３上
の第５層板３４は、前記第１層板３０と外縁が同一とな
る枠板となっている。この結果、基板２の主面の周縁部
分には周壁７が形成されてその内側に窪み８が形成さ
れ、基板２の裏面の周縁部分には周壁３５が形成されて
その内側に窪み３６が形成されることになる。
５層の基板構造になっている。基板２は、５層構造のア
ルミナセラミック配線基板やＦＲ−４などからなり、最
も下の第１層板３０および前記第１層板３０上の第２層
板３１は同一の大きさの枠板となっている。また、前記
第２層板３１に載る第３層板３２は、前記第１層板３０
と同じ大きさの平板になっている。また、前記第３層板
３２の上に載る第４層板３３および前記第４層板３３上
の第５層板３４は、前記第１層板３０と外縁が同一とな
る枠板となっている。この結果、基板２の主面の周縁部
分には周壁７が形成されてその内側に窪み８が形成さ
れ、基板２の裏面の周縁部分には周壁３５が形成されて
その内側に窪み３６が形成されることになる。
【００４７】また、前記基板２には配線９が設けられて
いる。配線９は、前記基板２の窪み８の底に設けられる
封止チップ搭載用配線９ａ，前記周壁７の上面に設けら
れるキャップチップ搭載用配線９ｂ，前記基板２の裏面
（下面）に設けられる外部電極用ランド９ｃ，前記基板
２の窪み８の底に設けられる封止チップ搭載用配線９
ｅ、前記各配線９ａ，９ｂ，９ｃ，９ｅを有機的に接続
するように各層板３０，３１，３２，３３，３４に設け
られた内部配線９ｄからなっている。
いる。配線９は、前記基板２の窪み８の底に設けられる
封止チップ搭載用配線９ａ，前記周壁７の上面に設けら
れるキャップチップ搭載用配線９ｂ，前記基板２の裏面
（下面）に設けられる外部電極用ランド９ｃ，前記基板
２の窪み８の底に設けられる封止チップ搭載用配線９
ｅ、前記各配線９ａ，９ｂ，９ｃ，９ｅを有機的に接続
するように各層板３０，３１，３２，３３，３４に設け
られた内部配線９ｄからなっている。
【００４８】前記窪み３６の底の封止チップ搭載用配線
９ｅには、半導体チップ３７がその主面に形成されたバ
ンプ電極３８を介して機械的かつ電気的に接続されてい
る。前記バンプ電極１３は、たとえばＰｂＳｎによる半
田電極となっている。前記半導体チップ３７は窪み３６
内に埋没し、その下面が窪み３６よりも突出しないよう
になっている。
９ｅには、半導体チップ３７がその主面に形成されたバ
ンプ電極３８を介して機械的かつ電気的に接続されてい
る。前記バンプ電極１３は、たとえばＰｂＳｎによる半
田電極となっている。前記半導体チップ３７は窪み３６
内に埋没し、その下面が窪み３６よりも突出しないよう
になっている。
【００４９】また、窪み３６には絶縁性樹脂（アンダー
フィル樹脂）４０が充填される。このアンダーフィル樹
脂４０は窪み３６を丁度一杯満たし、半導体チップ３７
を被う。また、アンダーフィル樹脂４０は窪み３６から
溢れ出ないように形成され、アンダーフィル樹脂４０は
基板２の裏面よりも突出しないように形成される。これ
は、半導体装置１の実装に支障を来さないようにするた
めである。
フィル樹脂）４０が充填される。このアンダーフィル樹
脂４０は窪み３６を丁度一杯満たし、半導体チップ３７
を被う。また、アンダーフィル樹脂４０は窪み３６から
溢れ出ないように形成され、アンダーフィル樹脂４０は
基板２の裏面よりも突出しないように形成される。これ
は、半導体装置１の実装に支障を来さないようにするた
めである。
【００５０】本実施形態３の半導体装置１の製造におい
ては、図６に示すように、基板２の主面および裏面に設
けられた窪み８，３６の底に、フェイスダウンボンディ
ングによれば半導体チップ１２および半導体チップ３７
が、それぞれバンプ電極１３やバンプ電極３８を介して
封止チップ搭載用配線９ａや封止チップ搭載用配線９ｅ
に機械的かつ電気的に接続される。その後、前記窪み
８，３６にアンダーフィル樹脂４０が溢れないように充
填され、一次硬化処理される。また、絶縁性樹脂１４，
１９，４０は同時に二次硬化処理される。以後の製造は
前記実施形態１の場合と同様である。
ては、図６に示すように、基板２の主面および裏面に設
けられた窪み８，３６の底に、フェイスダウンボンディ
ングによれば半導体チップ１２および半導体チップ３７
が、それぞれバンプ電極１３やバンプ電極３８を介して
封止チップ搭載用配線９ａや封止チップ搭載用配線９ｅ
に機械的かつ電気的に接続される。その後、前記窪み
８，３６にアンダーフィル樹脂４０が溢れないように充
填され、一次硬化処理される。また、絶縁性樹脂１４，
１９，４０は同時に二次硬化処理される。以後の製造は
前記実施形態１の場合と同様である。
【００５１】本実施形態３によれば、基板２の表裏面に
設けられた窪み８，３６内に半導体チップ１２，３７が
組み込まれるため、さらに高集積度化されることにな
り、さらなる多機能化に対処できるようになる。
設けられた窪み８，３６内に半導体チップ１２，３７が
組み込まれるため、さらに高集積度化されることにな
り、さらなる多機能化に対処できるようになる。
【００５２】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、外部電極はボールによるバンプ電極に代えてピンで
あってもよい。また、窪みには複数の半導体チップを搭
載してもよい。また、窪みには半導体チップ以外の電子
部品を搭載してもよい。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、外部電極はボールによるバンプ電極に代えてピンで
あってもよい。また、窪みには複数の半導体チップを搭
載してもよい。また、窪みには半導体チップ以外の電子
部品を搭載してもよい。
【００５３】また、外部電極はパッケージの側方に突出
するリードであってもよい。この場合、リードは真っ直
ぐに延在する形状であってもよく、またガルウィング型
等所定の成形構造であってもよい。
するリードであってもよい。この場合、リードは真っ直
ぐに延在する形状であってもよく、またガルウィング型
等所定の成形構造であってもよい。
【００５４】また、基板はガラスエポキシ樹脂基板等他
の配線基板であってもよい。
の配線基板であってもよい。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５６】（１）箱型のパッケージ内に半導体チップ
を組み込むとともに、箱を塞ぐキャップを半導体チップ
で構成し、かつこのキャップを構成する半導体チップを
基板の配線に電気的に接続する構造となっていることか
ら、同一平面に複数の半導体チップを搭載する構造に比
較してパッケージが小型な半導体装置になるとともに高
集積化が図れる。
を組み込むとともに、箱を塞ぐキャップを半導体チップ
で構成し、かつこのキャップを構成する半導体チップを
基板の配線に電気的に接続する構造となっていることか
ら、同一平面に複数の半導体チップを搭載する構造に比
較してパッケージが小型な半導体装置になるとともに高
集積化が図れる。
【００５７】（２）キャップを構成する半導体チップの
電極面および前記基板の窪みに固定される半導体チップ
は絶縁性樹脂で被われることから半導体装置の耐湿性が
高くなる。
電極面および前記基板の窪みに固定される半導体チップ
は絶縁性樹脂で被われることから半導体装置の耐湿性が
高くなる。
【００５８】（３）基板はキャップを構成する半導体チ
ップに近似した大きさになり、いわゆるチップサイズパ
ッケージとなるため、半導体装置の小型化が達成でき
る。
ップに近似した大きさになり、いわゆるチップサイズパ
ッケージとなるため、半導体装置の小型化が達成でき
る。
【図１】本発明の実施形態１である半導体装置を示す断
面図である。
面図である。
【図２】本実施形態１の半導体装置の製造状態を示す断
面図である。
面図である。
【図３】本実施形態１の半導体装置の製造状態を示す断
面図である。
面図である。
【図４】本発明の実施形態２である半導体装置を示す断
面図である。
面図である。
【図５】本実施形態３の半導体装置を示す断面図であ
る。
る。
【図６】本発明の実施形態３である半導体装置の製造状
態を示す断面図である。
態を示す断面図である。
１…半導体装置、２…基板、３…第１層板、４…第２層
板、５…第３層板、６…第４層板、７…周壁、８…窪
み、９…配線、９ａ…封止チップ搭載用配線、９ｂ…キ
ャップチップ搭載用配線、９ｃ…外部電極用ランド、９
ｄ…内部配線、１０…バンプ電極、１１…外部電極、１
２…半導体チップ、１３…バンプ電極、１４…絶縁性樹
脂（アンダーフィル樹脂）、１５…キャップ、１６…半
導体チップ、１７…バンプ電極、１９…絶縁性樹脂（ア
ンダーフィル樹脂）、２５…ワイヤ、２６…チップ搭載
パッド、２７…接合材、３０…第１層板、３１…第２層
板、３２…第３層板、３３…第４層板、３４…第５層
板、３５…周壁、３６…窪み、３７…半導体チップ、３
８…バンプ電極、４０…絶縁性樹脂（アンダーフィル樹
脂）。
板、５…第３層板、６…第４層板、７…周壁、８…窪
み、９…配線、９ａ…封止チップ搭載用配線、９ｂ…キ
ャップチップ搭載用配線、９ｃ…外部電極用ランド、９
ｄ…内部配線、１０…バンプ電極、１１…外部電極、１
２…半導体チップ、１３…バンプ電極、１４…絶縁性樹
脂（アンダーフィル樹脂）、１５…キャップ、１６…半
導体チップ、１７…バンプ電極、１９…絶縁性樹脂（ア
ンダーフィル樹脂）、２５…ワイヤ、２６…チップ搭載
パッド、２７…接合材、３０…第１層板、３１…第２層
板、３２…第３層板、３３…第４層板、３４…第５層
板、３５…周壁、３６…窪み、３７…半導体チップ、３
８…バンプ電極、４０…絶縁性樹脂（アンダーフィル樹
脂）。
Claims (6)
- 【請求項１】 外部電極を有するとともに主面に窪みを
有しかつ配線が設けられた基板と、前記基板の窪みに固
定されかつ電極が前記基板の配線に電気的手段を介して
接続された少なくとも１つの半導体チップと、前記窪み
を塞ぐように前記基板の主面に固定されたキャップとを
有する半導体装置であって、前記キャップは半導体チッ
プで形成されかつ半導体チップの電極は前記基板の配線
に電気的手段によって接続されていることを特徴とする
半導体装置。 - 【請求項２】 前記基板とキャップとの間の空隙は絶縁
性樹脂で充填されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記基板の裏面に窪みが設けられている
とともに、前記窪み内に少なくとも１つの半導体チップ
が固定されかつ前記半導体チップの電極は電気的手段を
介して前記基板の配線に接続されていることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項４】 前記基板とキャップとの間の空隙は絶縁
性樹脂で充填されているとともに、前記基板の裏面の半
導体チップは窪みに充填された絶縁性樹脂で被われてい
ることを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記キャップを構成する半導体チップは
前記基板に近似した大きさになっていることを特徴とす
る請求項１乃至請求項４のいずれか１項に記載の半導体
装置。 - 【請求項６】 前記基板の裏面に外部電極を有すること
を特徴とする請求項１乃至請求項５のいずれか１項に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16546796A JPH1012810A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16546796A JPH1012810A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012810A true JPH1012810A (ja) | 1998-01-16 |
Family
ID=15812975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16546796A Pending JPH1012810A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414381B1 (en) | 1999-03-15 | 2002-07-02 | Fujitsu Media Devices Limited | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board |
| US6673651B2 (en) | 1999-07-01 | 2004-01-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device including semiconductor elements mounted on base plate |
| JP2011244008A (ja) * | 2011-08-05 | 2011-12-01 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1996
- 1996-06-26 JP JP16546796A patent/JPH1012810A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414381B1 (en) | 1999-03-15 | 2002-07-02 | Fujitsu Media Devices Limited | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board |
| US6673651B2 (en) | 1999-07-01 | 2004-01-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device including semiconductor elements mounted on base plate |
| US7427810B2 (en) | 1999-07-01 | 2008-09-23 | Oki Electric Industry Co., Ltd. | Semiconductor device including semiconductor element mounted on another semiconductor element |
| US7592690B2 (en) | 1999-07-01 | 2009-09-22 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| US7723832B2 (en) | 1999-07-01 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| US8008129B2 (en) | 1999-07-01 | 2011-08-30 | Oki Semiconductor Co., Ltd. | Method of making semiconductor device packaged by sealing resin member |
| US8486728B2 (en) | 1999-07-01 | 2013-07-16 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| JP2011244008A (ja) * | 2011-08-05 | 2011-12-01 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法 |
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