JPH05160296A - 半導体集積回路ベアチップの樹脂封止方法 - Google Patents
半導体集積回路ベアチップの樹脂封止方法Info
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
に樹脂封止することができるとともに、電子部品搭載用
基板に実装された複数個の半導体集積回路ベアチップを
封止する封止樹脂の使用量を容易にコントロールでき、
さらに隣接する半導体集積回路ベアチップの間隔を狭く
することが可能となり、実装密度を高めることができる
半導体集積回路ベアチップの樹脂封止方法を提供するこ
と。 【構成】電子部品搭載用基板1に接着されたダム枠3内
に複数個のベアチップ2を搭載し、ワイヤボンディング
又はギャングボンディングによって電子部品搭載用基板
1上の回路と接続し、各ベアチップ2を液状の封止樹脂
で封止するに際し、各ベアチップ2を電子部品搭載用基
板1上の回路とボンディング接続した後、ダム枠3内の
隣接するベアチップ2間に仕切り10を形成し、その後
各ベアチップ2を液状の封止樹脂で覆った後、硬化させ
てベアチップ2を樹脂封止する。
Description
接着されたダム枠内に複数個の半導体集積回路ベアチッ
プを搭載し、ワイヤボンディング又はギャングボンディ
ングによって前記電子部品搭載用基板上の回路と接続
し、各半導体集積回路ベアチップを液状の封止樹脂で封
止する際における半導体集積回路ベアチップの樹脂封止
方法に関するものである。
積回路ベアチップ(以下単にベアチップという)を実装
する場合、ベアチップを電子部品搭載用基板上の所定位
置に搭載し、ワイヤボンディング又はギャングボンディ
ングによって電子部品搭載用基板上の回路と接続した
後、封止樹脂によって樹脂封止する。このとき、封止樹
脂が基板上で広がるのを防止するために、ダム枠を使用
する場合がある。一般にダム枠はベアチップ1個毎に設
けられる。
ベアチップ2を近接させた状態で実装する場合、ベアチ
ップ毎に独立したダム枠を設けることはできない。この
ような場合には、図4に示すように、電子部品搭載用基
板1上の近接した位置に配置される複数個(ここでは3
個)のベアチップ2全部を囲む略L字形のダム枠3を使
用すことになる。
を搭載し、ワイヤボンディング又はギャングボンディン
グにより電子部品搭載用基板1上の回路に接続し、最後
に封止樹脂4で各ベアチップ2を樹脂封止する。
ダム枠3内で複数個のベアチップ2を樹脂封止するとき
に使用される封止樹脂4の量を、単純に1個のベアチッ
プ2を樹脂封止するのに使用する封止樹脂4量のベアチ
ップ2の個数倍(ここでは3倍)としただけでは、表面
張力の関係によりダム枠3に近いベアチップ2の上部は
樹脂封止されない(図5参照)。
封止樹脂4を上記よりも多量に使用した場合、封止樹脂
4がダム枠3を越えてダム枠3外に溢れ出る場合があ
る。また、それが稀にダム枠3から溢れずに、各ベアチ
ップ2を封止することができたとしても、図6に示すよ
うに、電子部品搭載用基板1の上面から封止樹脂4の頂
点までの高さH1 が大幅に高くなる。その結果、この電
子部品搭載用基板1をさらにパッケージ基板(図示せ
ず)に実装した際、パッケージ基板が大型化してしまう
という問題があった。
れたものであって、その目的は複数個の半導体集積回路
ベアチップ全部を確実に樹脂封止することができるとと
もに、電子部品搭載用基板に実装された複数個の半導体
集積回路ベアチップを封止する封止樹脂の使用量を容易
にコントロールでき、さらに隣接する半導体集積回路ベ
アチップの間隔を狭くすることが可能となり、実装密度
を高めることができる半導体集積回路ベアチップの樹脂
封止方法を提供することにある。
に、本発明では、電子部品搭載用基板に接着されたダム
枠内に複数個の半導体集積回路ベアチップを搭載し、ワ
イヤボンディング又はギャングボンディングによって前
記電子部品搭載用基板上の回路と接続し、各半導体集積
回路ベアチップを液状の封止樹脂で封止するに際し、前
記複数個の半導体集積回路ベアチップを前記電子部品搭
載用基板上の回路とボンディング接続した後、ダム枠内
の隣接する半導体集積回路ベアチップ間に仕切りを形成
し、その後前記各半導体集積回路ベアチップを液状の封
止樹脂で覆った後、硬化させて前記半導体集積回路ベア
チップを樹脂封止するようにした。
が接着された後、そのダム枠内の所定位置に複数個の半
導体集積回路ベアチップが搭載される。次に半導体集積
回路ベアチップがワイヤボンディング又はギャングボン
ディングによって電子部品搭載用基板の導体回路に接続
された後、ダム枠内の隣接するベアチップ間に仕切りが
形成される。従って、この仕切りによってダム枠内がベ
アチップの個数だけ区画される。
うに液状の封止樹脂が滴下され、半導体集積回路ベアチ
ップが樹脂封止される。前記封止樹脂は仕切りの存在に
より、各半導体集積回路ベアチップ毎にダム枠が設けら
れたと同様な挙動を示し、封止樹脂がダム枠から溢れ出
ることがなくなるとともに、複数個のベアチップが確実
に樹脂封止される。
1実施例を図1〜図3に基づいて説明する。なお、前記
従来技術で説明した部分と同様な部分は同一番号を付し
て説明する。
に接続されたダム枠3内の所定位置に複数個(本実施例
では3個)のベアチップ2を搭載した後、ベアチップ2
をワイヤボンディングによって電子部品搭載用基板1の
回路(図示せず)に接続した。次に、隣接する各ベアチ
ップ2間にEペレットにて仕切り10を形成した。仕切
り10によってダム枠3内が各ベアチップ2間で区切ら
れ、ダム枠3内には部屋11,12,13が区画形成さ
れる。即ち、ダム枠3内に形成された各部屋11,1
2,13の面積は、その部屋11,12,13内で実装
されたベアチップ2を1個実装するときに使用されるダ
ム枠で囲まれた面積と略同面積となる。
エポキシペレットで、エポキシ樹脂を原料とした粉末状
のものを必要な形状及び重量となるように、20℃以下
の環境条件下で冷間圧縮成形したペレット状のものであ
り、EP♯6040及びEP♯6050とがある。
着する際には、ベアチップ2のワイヤボンディングが終
了した後、電子部品搭載用基板1を160℃〜180℃
に予熱する。この状態で各ベアチップ2間にEペレット
を載置する。このとき、Eペレットは電子部品搭載用基
板1と接触した部分が軟化して所定位置に位置決めされ
る。そして、さらに電子部品搭載用基板1を約150℃
の温度で10時間加熱して前記Eペレットを熱硬化させ
る。
が接着された後、1個のベアチップ2を樹脂封止する際
に使用される量の封止樹脂4を各部屋11,12,13
毎にベアチップ2の上から滴下した(図2参照)。その
結果、図2に示すように、各ベアチップ2はほぼ完全に
封止されるが確実をきたすため、封止樹脂4を各部屋1
1,12,13全体に均一に流し込んだ(図3参照)。
次に封止樹脂4を熱硬化させてベアチップ2を樹脂封止
した。
チップ2をワイヤボンディングした後、隣接するベアチ
ップ2間にEペレットを接着することによって、仕切り
10が形成されるため、仕切り10がワイヤボンディン
グの邪魔にはならない。従って、ワイヤボンディングの
前に予めダム枠を形成する場合に比べてベアチップ2の
間隔を狭くすることが可能となる。
立したダム枠と同様な役割を果たす。従って、各部屋1
1,12,13内のベアチップ2を1個樹脂封止する際
に必要な封止樹脂4量を容易にコントロールできる。従
って、従来のようにダム枠3に近いベアチップ2の上部
が樹脂封止されなかったり、また、電子部品搭載用基板
1の上面から封止樹脂4頂点までの高さH0 が必要以上
に高くなることがなくなる。その結果、電子部品搭載用
基板1の軽量、薄型化を図ることができ、電子部品搭載
用基板1が組み込まれる電子機器の軽量薄型化に支障を
きたすことがなくなる。
第2実施例を説明する。なお、説明の便宜上前記第1実
施例と相違する部分についてのみ説明する。
より仕切り10を形成したが、この実施例ではEペレッ
トに代えて、トーレシリコーン株式会社製の接着剤用の
シリコーン樹脂(E−1700)で形成した。即ち、ベ
アチップ2を電子部品搭載用基板1上にワイヤボンディ
ングした後、シリコーン樹脂をディスペンサにて滴下し
て仕切り10を形成した。
樹脂をよくはじく性質があるため、仕切り10を厚く形
成することは好ましくない。また、ベアチップ2と回路
を接続するワイヤの根元をシリコーン樹脂で覆ってもよ
いが、ベアチップ2上にシリコーン樹脂が付着しないよ
うにすることが望ましい。
接するベアチップ2の間隔は、ワイヤボンディング後の
ワイヤに接触しない状態でEペレットを接着するのに可
能な間隔を必要としているのに対し、この実施例では隣
接するベアチップ2の間隔は、両ベアチップ2がワイヤ
ボンディング可能な大きさだけであればよいことにな
る。その結果、ベアチップ2の実装密度を高くすること
ができ、電子部品搭載用基板1のより小型化を図ること
が可能となる。
ものではなく、発明の趣旨を逸脱しない範囲で例えば次
のように構成することもできる。 (1)上記第1及び第2実施例では電子部品搭載用基板
1へのベアチップ2の実装はワイヤボンディングによっ
て行ったが、このワイヤボンディングに代えて、ベアチ
ップ2の接続端子に金や半田等のバンプを形成し、その
バンプと電子部品搭載用基板1の導体回路とを半田付け
により、ベアチップ2の全端子を一括して電子部品搭載
用基板1に実装するギャングボンディングで行ってもよ
い。
成する樹脂として使用したのはEペレット、また、第2
実施例ではシリコーン樹脂であったが、これらの樹脂に
代えて他の樹脂を使用して仕切り10を形成してもよ
い。
複数個の半導体集積回路ベアチップ全部を確実に樹脂封
止することができるとともに、複数個の半導体集積回路
ベアチップを封止する封止樹脂の使用量を容易に最適量
にコントロールでき、さらに隣接する半導体集積回路ベ
アチップの間隔を狭くすることが可能となり、実装密度
を高めることができるという優れた効果を奏する。
チップをボンディング接続した後、隣接するベアチップ
間に仕切りを形成した状態の概略平面図である。
A−A線に対応する拡大断面図である。
ベアチップが完全に封止樹脂によって覆われた状態の断
面図である。
を実装した電子部品搭載用基板の概略平面図である。
されていない状態の図4のC−C線に対応する拡大断面
図である。
対応する断面図である。
枠、4…封止樹脂、10…仕切り
Claims (1)
- 【請求項1】電子部品搭載用基板(1)に接着されたダ
ム枠(3)内に複数個の半導体集積回路ベアチップ
(2)を搭載し、ワイヤボンディング又はギャングボン
ディングによって前記電子部品搭載用基板(1)上の回
路と接続し、各半導体集積回路ベアチップ(2)を液状
の封止樹脂で封止するに際し、 前記複数個の半導体集積回路ベアチップ(2)を前記電
子部品搭載用基板(1)上の回路とボンディング接続し
た後、ダム枠(3)内の隣接する半導体集積回路ベアチ
ップ(2)間に仕切り(10)を形成し、その後前記各
半導体集積回路ベアチップ(2)を液状の封止樹脂
(4)で覆った後、硬化させて前記半導体集積回路ベア
チップ(2)を樹脂封止することを特徴とする半導体集
積回路ベアチップの樹脂封止方法。
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---|---|---|---|
JP32077191A JP3065753B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体集積回路ベアチップの樹脂封止方法、半導体装置 |
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010050128A (ja) * | 2008-08-19 | 2010-03-04 | Alps Electric Co Ltd | 半導体チップモジュール |
JP2011146588A (ja) * | 2010-01-15 | 2011-07-28 | Dainippon Printing Co Ltd | 電子部品内蔵配線板、電子部品内蔵配線板の製造方法 |
WO2012034064A1 (en) * | 2010-09-09 | 2012-03-15 | Advanced Micro Devices, Inc. | Semiconductor chip device with underfill |
JP2012195615A (ja) * | 2012-07-10 | 2012-10-11 | Denso Corp | 電子装置 |
JP2017041603A (ja) * | 2015-08-21 | 2017-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10529693B2 (en) | 2017-11-29 | 2020-01-07 | Advanced Micro Devices, Inc. | 3D stacked dies with disparate interconnect footprints |
US10727204B2 (en) | 2018-05-29 | 2020-07-28 | Advances Micro Devices, Inc. | Die stacking for multi-tier 3D integration |
US10937755B2 (en) | 2018-06-29 | 2021-03-02 | Advanced Micro Devices, Inc. | Bond pads for low temperature hybrid bonding |
-
1991
- 1991-12-04 JP JP32077191A patent/JP3065753B2/ja not_active Expired - Fee Related
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010050128A (ja) * | 2008-08-19 | 2010-03-04 | Alps Electric Co Ltd | 半導体チップモジュール |
JP4589428B2 (ja) * | 2008-08-19 | 2010-12-01 | アルプス電気株式会社 | 半導体チップモジュール |
JP2011146588A (ja) * | 2010-01-15 | 2011-07-28 | Dainippon Printing Co Ltd | 電子部品内蔵配線板、電子部品内蔵配線板の製造方法 |
WO2012034064A1 (en) * | 2010-09-09 | 2012-03-15 | Advanced Micro Devices, Inc. | Semiconductor chip device with underfill |
US8691626B2 (en) | 2010-09-09 | 2014-04-08 | Advanced Micro Devices, Inc. | Semiconductor chip device with underfill |
JP2012195615A (ja) * | 2012-07-10 | 2012-10-11 | Denso Corp | 電子装置 |
JP2017041603A (ja) * | 2015-08-21 | 2017-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10529693B2 (en) | 2017-11-29 | 2020-01-07 | Advanced Micro Devices, Inc. | 3D stacked dies with disparate interconnect footprints |
US10727204B2 (en) | 2018-05-29 | 2020-07-28 | Advances Micro Devices, Inc. | Die stacking for multi-tier 3D integration |
US10930621B2 (en) | 2018-05-29 | 2021-02-23 | Advanced Micro Devices, Inc. | Die stacking for multi-tier 3D integration |
US10937755B2 (en) | 2018-06-29 | 2021-03-02 | Advanced Micro Devices, Inc. | Bond pads for low temperature hybrid bonding |
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