JPH1098130A - チップスケールの半導体パッケージ及びその製造方法 - Google Patents

チップスケールの半導体パッケージ及びその製造方法

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JPH1098130A
JPH1098130A JP9052908A JP5290897A JPH1098130A JP H1098130 A JPH1098130 A JP H1098130A JP 9052908 A JP9052908 A JP 9052908A JP 5290897 A JP5290897 A JP 5290897A JP H1098130 A JPH1098130 A JP H1098130A
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JP
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dam
bonding
chip
opening
sealing
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JP9052908A
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Kichin Ri
揆 鎭 李
Doshu Tei
道 秀 鄭
Zaishun Kin
在 俊 金
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 （修正有） 【課題】 ワイヤボンディング接続と印刷回路基板及び
ダムキャリアを用いることにより、低製造費用及び大量
生産を可能にする。 【解決手段】 半導体チップ１３０は回路基板１２０ａ
の下部面１２が接着され、半回路配線１２１には、回路
基板１２０ａの中央の開口部においてワイヤボンディン
グされる。封止手段としては、ポッティングレジン１６
１や封止蓋が使用されるが、このときダム１１５を接着
して用いることによって、封止工程を制御し、封止手段
が金属バンプやはんだボールからなる外部接続端子１７
０に対しその上部より低く位置させることを可能にす
る。ダムはまたダムキャリアとしてパッケージ製造に使
用され、タイバー１１３から切断することにより複数の
パッケージから個別パッケージが分離される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップスケールの
半導体パッケージ及びその製造方法に関し、より具体的
には、ワイヤボンディング、印刷回路基板及びダムキャ
リアを用いて、大量生産及び低製造費用を実現すること
ができるチップスケールの半導体パッケージ及びその製
造方法に関する。
【０００２】
【従来の技術】半導体チップのサイズ及び入出力ピンの
数が増加することに応じて、半導体パッケージの小型化
が要望されている。このような要求を充足させるため、
多様な半導体パッケージが開発されている。それらのう
ち、ボールグリッドアレー（Ball Grid Array;ＢＧＡ）
パッケージがある。このＢＧＡパッケージは、リードフ
レームを用いた通常のプラスチックパッケージに比べ
て、主基板に実装されるときに高実装密度を有し、且つ
良好な電気的特性を有する。
【０００３】ＢＧＡパッケージが、通常のプラスチック
パッケージと異なる点は、半導体チップと主基板間の電
気的連結が、リードフレームの代わりに回路基板により
達成されるということである。ＢＧＡパッケージは、半
導体チップが回路基板上に取り付けられて電気的に連結
される構造であって、回路基板の一方の面に設けられた
回路配線は、ビアホールを媒介として回路基板の他方の
面に設けられた外部接続端子に連結される。そこで、半
導体チップが取り付けられる回路基板の反対側の面に外
部接続端子を自由に形成することができるので、従来の
プラスチックパッケージに比べて主基板に対する実装面
積が一層減少する。
【０００４】しかるに、このような従来のＢＧＡパッケ
ージでは、回路基板のサイズが半導体のサイズより大き
い。その理由は、回路基板は、半導体チップを実装する
ため、回路配線が設けられていない領域を必要とするか
らである。従って、ＢＧＡパッケージは、そのサイズの
減少に限界がある。この限界を克服するため、チップス
ケールパッケージ（Chip Scale Package; ＣＳＰ）が提
案されている。
【０００５】図１８は、従来技術の実施の形態によるＣ
ＳＰであって、アメリカ合衆国のテセラ社で開発した、
いわゆるマイクロＢＧＡ（μＢＧＡ）パッケージを示す
断面図である。
【０００６】図１８を参照すると、μＢＧＡパッケージ
５０は、半導体チップのボンディングパッド５２と、は
んだバンプ５８が形成されたフレキシブル回路基板５６
とが電気的に連結される構造である。上記フレキシブル
回路基板５６は、ビア５５ａが形成されたポリイミドフ
ィルム５５と銅配線５４とからなる。また、フレキシブ
ル回路基板５６は、弾性重合体５３を介在して半導体チ
ップ５１と接着される。更に、フレキシブル回路基板５
６上に形成された銅配線５４は、ビア５５ａを介しては
んだバンプ５８と接続される。リボン形状の金属リード
５７により、半導体チップ５１のボンディングパッド５
２とフレキシブル回路基板５６の銅配線５４とが電気的
に連結される。この際、ＴＡＢ（Tape Automated Bondi
ng）と類似するボンディング方法を用いて、金属リード
５７をボンディングパッド５２に結合させる。ボンディ
ング後、露出されたボンディング面と金属リード５７部
分は、シリコン樹脂５９で封止する。このようなμＢＧ
Ａパッケージ５０は、チップスケールに実現することが
できるので、インダクタンスが減少し、高速素子に適用
することができる。
【０００７】
【発明が解決しようとする課題】しかし、μＢＧＡパッ
ケージ５０は、バンプ５８とビア５５ａが形成されたフ
レキシブル回路基板５６とを必要とするため、製造費用
が高い。また、ＴＡＢ等のボンディング方法を用いて、
ボンディングパッド５２と金属リード５７とを連結させ
るとき、ボンディングパッド５２とリード５７とを整列
しがたいという問題がある。ボンディング時において、
整列が難しいという問題がある。さらに、ワイヤボンデ
ィングを用いる通常のプラスチックパッケージに比べて
大量生産面において不利である。すなわち、プラスチッ
クパッケージに比べて製造費用が高く、大量生産が困難
であり、標準化が困難であるという問題点を有する。
【０００８】従って、本発明の目的は、ワイヤボンディ
ング接続及び印刷回路基板を用いることにより、通常の
プラスチックパッケージに相当する低製造費用及び大量
生産を可能にするチップスケールの半導体パッケージ及
びその製造方法を提供することにある。
【０００９】本発明の他の目的は、ダムを形成すること
により、封止工程の制御を可能にするチップスケールの
半導体パッケージ及びその製造方法を提供することにあ
る。
【００１０】本発明のさらに他の目的は、ダムキャリア
を利用することにより、大量生産を可能にするチップス
ケールの半導体パッケージ及びその製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の第１の発明は、複数のボンディング
パッドが中央部に形成された主面を有する半導体チップ
と、各々ランドパッドを有する複数の回路配線が形成さ
れた上部面と、前記ボンディングパッドが形成された主
面を上側にして前記半導体チップを取り付けるための下
部面と、前記ボンディングパッドが外部に露出されるよ
うに基板の中央部を貫通して形成された基板開口部とを
含む回路基板と、前記基板開口部を介して前記ボンディ
ングパッドと前記回路配線を各々電気的に連結する複数
のボンディングワイヤと、前記回路基板の上部面におけ
る回路配線の電気的連結部と前記ランドパッドとの間の
一部に取り付けられ、所定の高さと所定の幅を有し、前
記基板開口部より大きいダム開口部を有するダムと、前
記ボンディングパッドと前記ボンディングワイヤ及び前
記回路配線の電気的連結部を保護するための封止手段
と、前記回路配線のランドパッドに各々電気的かつ機械
的に連結され、前記ダムの高さより高い高さを有する複
数の外部接続端子とを含むことを要旨とする。従って、
通常のプラスチックパッケージに相当する低製造費用及
び大量生産を可能にできる。また、ダムを形成すること
により、封止工程の制御を可能にできる。更に、ダムキ
ャリアを利用することにより、大量生産を可能にでき
る。
【００１２】請求項２記載の第２の発明は、前記ダム
は、矩形の環状を有することを要旨とする。従って、ポ
ッティングのような封止工程を調節することができる。
【００１３】請求項３記載の第３の発明は、前記封止手
段は、前記基板開口部及び前記ダム開口部を満たすポッ
ティングレジンであることを要旨とする。従って、外部
環境からの汚染を防止できる。
【００１４】請求項４記載の第４の発明は、前記ポッテ
ィングレジンの上部面は、前記ダムの上部面より低いこ
とを要旨とする。従って、ポッティングレジンの溢れ出
しを防止できる。
【００１５】請求項５記載の第５の発明は、前記封止手
段は、前記ダムに取り付けられて前記ダム開口部を覆う
封止蓋であることを要旨とする。従って、ポッティング
レジンの溢れ出しを防止できる。
【００１６】請求項６記載の第６の発明は、前記封止蓋
の上部面は、前記外部接続端子の上部より低いことを要
旨とする。従って、ポッティングレジンの溢れ出しを防
止できる。
【００１７】請求項７記載の第７の発明は、前記外部接
続端子は、はんだボールであることを要旨とする。従っ
て、外部接続端子とランドパッドが機械的かつ電気的に
連結できる。
【００１８】請求項８記載の第８の発明は、前記外部接
続端子は、金属バンプであることを要旨とする。従っ
て、外部接続端子とランドパッドが機械的かつ電気的に
連結できる。
【００１９】請求項９記載の第９の発明は、２つのガイ
ドレールと、各々所定の高さと所定の幅を有する矩形の
環状で形成される複数のダムと、前記ダムにより定義さ
れる各々のダム開口部と、前記ガイドレールと前記ダム
を各々連結する複数のタイバーとを含むダムキャリアを
用意する段階と、主面の中央部に複数のボンディングパ
ッドが形成された複数の半導体チップを用意する段階
と、各々ランドパッドを有する複数の回路配線が形成さ
れた上部面と、前記半導体チップが取り付けられる下部
面と、基板の中央部を貫通して形成され、前記ダム開口
部より小さいサイズを有する基板開口部とを含む複数の
回路基板を用意する段階と、前記ダムが前記回路基板の
上部面における前記回路配線の一部分と前記ランドパッ
ドとの間に位置するようにして、前記ダムキャリアの各
々のダムを前記回路基板に各々接着する段階と、前記ボ
ンディングパッドが前記基板開口部を介して露出される
ように、前記半導体チップを前記回路基板の下部面に各
々接着する段階と、前記基板開口部を介して外部に露出
された前記ボンディングパッドと前記回路配線の一部分
とをボンディングワイヤにより各々電気的に連結する段
階と、前記ボンディングパッドと前記ボンディングワイ
ヤ及び前記回路配線の電気的連結部を封止手段で封止す
る段階と、前記各々のランドパッド上に前記ダムより高
い高さを有する外部接続端子を形成し、前記ランドパッ
ドと電気的かつ機械的に連結する段階と、前記各々のダ
ムから前記タイバーを切断して個別パッケージで分離す
る段階とを含むことを要旨とする。従って、通常のプラ
スチックパッケージに相当する低製造費用及び大量生産
を可能にできる。また、ダムを形成することにより、封
止工程の制御を可能にできる。更に、ダムキャリアを利
用することにより、大量生産を可能にできる。
【００２０】請求項１０記載の第１０の発明は、前記ボ
ンディングパッドと前記ボンディングワイヤ及び前記回
路配線の電気的連結部を封止手段で封止する段階は、前
記基板開口部及び前記ダム開口部をポッティングレジン
で満たす段階を含むことを要旨とする。従って、ポッテ
ィングのような封止工程を調節することができる。
【００２１】請求項１１記載の第１１の発明は、前記ポ
ッティングレジンの上部面は、前記ダムの上部面より低
いことを要旨とする。従って、外部環境からの汚染を防
止できる。
【００２２】請求項１２記載の第１２の発明は、前記ボ
ンディングパッドと前記ボンディングワイヤ及び前記回
路配線の電気的連結部を封止手段で封止する段階は、封
止蓋を前記ダムに取り付けて前記ダム開口部を覆う段階
を含むことを要旨とする。従って、ポッティングレジン
の溢れ出しを防止できる。
【００２３】請求項１３記載の第１３の発明は、前記封
止蓋の上部面は、前記外部接続端子の上部より低いこと
を要旨とする。従って、ポッティングレジンの溢れ出し
を防止できる。
【００２４】請求項１４記載の第１４の発明は、前記封
止蓋は、ガラス、金属、プラスチックのいずれか１種よ
りなることを要旨とする。従って、外部接続端子とラン
ドパッドが機械的かつ電気的に連結できる。
【００２５】請求項１５記載の第１５の発明は、前記ダ
ムキャリアは、金属よりなることを要旨とする。従っ
て、外部接続端子とランドパッドが機械的かつ電気的に
連結できる。
【００２６】請求項１６記載の第１６の発明は、前記各
々のダムから前記タイバーを切断して個別パッケージで
分離する段階は、前記タイバーに形成された切欠に圧力
を加えることにより行われることを要旨とする。従っ
て、別途の分離工程を経ることなく、若干の圧力を加え
るだけで容易に個別パッケージに分離できる。
【００２７】請求項１７記載の第１７の発明は、２つの
ガイドレールと、各々所定の高さと所定の幅を有する矩
形の環状で形成される複数のダムと、前記ダムにより定
義される各々のダム開口部と、前記ガイドレールと前記
ダムを各々連結する複数のタイバーとを含むダムキャリ
アを用意する段階と、主面の中央部に複数のボンディン
グパッドが形成された複数の半導体チップを用意する段
階と、各々ランドパッドを有する複数の回路配線が形成
された上部面と、前記半導体チップが取り付けられる下
部面と、基板の中央部を貫通して形成され、前記ダム開
口部より小さいサイズを有する基板開口部と、前記各々
のランドパッドに電気的かつ機械的に連結され、前記ダ
ムより高い高さを有する複数の外部接続端子とを含む複
数の回路基板を用意する段階と、前記ダムが前記回路基
板の上部面における前記回路配線の一部分と前記ランド
パッドとの間に位置するようにして、前記ダムキャリア
の各々のダムを前記回路基板に各々接着する段階と、前
記ボンディングパッドが前記基板開口部を介して露出さ
れるように、前記半導体チップを前記回路基板の下部面
に各々接着する段階と、前記基板開口部を介して外部に
露出された前記ボンディングパッドと前記回路配線の一
部分とをボンディングワイヤにより各々電気的に連結す
る段階と、前記ボンディングパッドと前記ボンディング
ワイヤ及び前記回路配線の電気的連結部を封止手段で封
止する段階と、前記各々のダムから前記タイバーを切断
して個別パッケージで分離する段階とを含むことを要旨
とする。従って、通常のプラスチックパッケージに相当
する低製造費用及び大量生産を可能にできる。また、ダ
ムを形成することにより、封止工程の制御を可能にでき
る。更に、ダムキャリアを利用することにより、大量生
産を可能にできる。
【００２８】請求項１８記載の第１８の発明は、前記ボ
ンディングパッドと前記ボンディングワイヤ及び前記回
路配線の電気的連結部を封止手段で封止する段階は、前
記基板開口部及び前記ダム開口部をポッティングレジン
で満たす段階を含むことを要旨とする。従って、ポッテ
ィングのような封止工程を調節することができる。
【００２９】請求項１９記載の第１９の発明は、前記ポ
ッティングレジンの上部面は、前記ダムの上部面より低
いことを要旨とする。従って、外部環境からの汚染を防
止できる。
【００３０】請求項２０記載の第２０の発明は、前記ボ
ンディングパッドと前記ボンディングワイヤ及び前記回
路配線の電気的連結部を封止手段で封止する段階は、封
止蓋を前記ダムに取り付けて前記ダム開口部を覆う段階
を含むことを要旨とする。従って、ポッティングレジン
の溢れ出しを防止できる。
【００３１】請求項２１記載の第２１の発明は、前記封
止蓋の上部面は、前記外部接続端子の上部より低いこと
を要旨とする。従って、ポッティングレジンの溢れ出し
を防止できる。
【００３２】請求項２２記載の第２２の発明は、前記封
止蓋は、ガラス、金属、プラスチックのいずれか１種よ
りなることを要旨とする。従って、外部接続端子とラン
ドパッドが機械的かつ電気的に連結できる。
【００３３】請求項２３記載の第２３の発明は、前記ダ
ムキャリアは、金属よりなることを要旨とする。従っ
て、外部接続端子とランドパッドが機械的かつ電気的に
連結できる。
【００３４】請求項２４記載の第２４の発明は、前記各
々のダムから前記タイバーを切断して個別パッケージで
分離する段階は、前記タイバーに形成された切欠に圧力
を加えることにより行われることを要旨とする。従っ
て、別途の分離工程を経ることなく、若干の圧力を加え
るだけで容易に個別パッケージに分離できる。
【００３５】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態をより詳細に説明する。
【００３６】図１は、本発明の１つの実施の形態による
チップスケールパッケージ１００の斜視図であり、図２
は、図１のII−II線に沿って切断した断面図である。図
１及び図２を参照すると、チップスケールパッケージ１
００は、従来のＢＧＡパッケージとは別に、回路基板１
２０ａの一方の面（下部面）に半導体チップ１３０が接
着され、その他方の面（上部面）には、ボンディングワ
イヤ１５０及び外部接続端子１７０が形成される構造を
有する。したがって、回路基板１２０ａのサイズが半導
体チップ１３０のサイズに近接するように縮小すること
ができる。さらに、従来のビアホールが不要になる。回
路基板１２０ａは、上部面と、下部面と、基板開口部１
２３とから構成され、回路基板１２０ａの上部面には、
半導体チップ１３０との電気的信号の伝達経路として機
能する複数の回路配線１２１が形成される。各々の回路
配線１２１は、外部接続端子１７０を実装するためのラ
ンドパッド１２２を有する。回路基板１２０ａの下部面
には、半導体チップ１３０が接着され、回路基板１２０
ａの中央部には、基板開口部１２３が形成されている。
回路基板１２０ａとしては、印刷回路基板（ＰＣＢ）又
はガラス基板、セラミック基板等を使用することができ
る。
【００３７】半導体チップ１３０は、チップ１３０の一
面の中央部に複数のボンディングパッド１３１が形成さ
れた、いわゆるセンタパッド型チップである。半導体チ
ップ１３０は、非導電性の接着剤１４２により回路基板
１２０ａの下部面に接着される。回路基板１２０ａの下
部面に接着される半導体チップの面は、ボンディングパ
ッド１３１が形成された面である。したがって、ボンデ
ィングパッド１３１は、基板開口部１２３を介して外部
に露出される。
【００３８】ボンディングパッド１３１と回路配線１２
１間の電気的な連結は、基板開口部１２３を介して通常
のワイヤボンディングにより行われる。回路配線１２１
のうち、ボンディングパッド１３１と電気的に連結され
る部分は、基板開口部１２３と隣接している。金又はア
ルミニウムワイヤのような通常のボンディングワイヤ１
５０がワイヤボンディングに使用される。印刷回路基板
等の回路基板１２０ａを使用すること、及びワイヤボン
ディングによる接続法を使用することが、従来のチップ
スケールパッケージと区別される本発明の特徴である。
すなわち、ワイヤボンディング法及び回路基板の使用
は、従来のチップスケールパッケージに比べて、低コス
トで、簡便に、しかも大量に本実施の形態によるチップ
スケールパッケージ１００を製造することを可能とす
る。
【００３９】ダム１１５は、非導電性の接着剤１４１に
より回路基板１２０ａの上部面に接着される。より詳細
に、ダム１１５は、回路配線１２１の電気的連結部分と
ランドパッド１２２との間の領域に接着される。ダム１
１５は、所定の高さと所定の幅を有する矩形の環状を有
する。ダム１１５により決定される空間を、ダム開口部
１１６と称する。上記ダム開口部１１６は、基板開口部
１２３より大きいため、回路配線１２１の一部がダム開
口部１１６を介して露出されることができる。後述する
ように、ダム１１５は、単一要素ではなく、リードフレ
ームストリップと同様にストリップ（すなわち、ダムキ
ャリア）形態で形成され、よって大量にパッケージ１０
０を製造することができるだけでなく、製造工程中にパ
ッケージを支持する役割をする。さらに、ダム１１５
は、封止工程時に有用に利用される。図１の参照符号１
１３ａは、タイバーが切断されて残った部分を示すもの
であって、これについての詳細は、後述する。
【００４０】上記ダム開口部１１６及び基板開口部１２
３の内部領域は封止手段で封止されるが、封止手段とし
ては、本実施の形態によるポッティングレジン１６１、
又は図１０及び図１１に示された封止蓋１６２を使用す
ることができる。ボンディングパッド１３１と、ボンデ
ィングワイヤ１５０と、ダム開口部１１６内の回路配線
１２１の電気的連結部とは、外部環境からの汚染を防止
するため、液状のポッティングレジン１６１で封止され
る。この際、ダム１１５は、封止工程を制御する役割を
するが、つまり、ポッティングレジン１６１の溢れ出し
を防止し、ポッティングレジン１６１の高さがダム１１
５より低く形成されるように手伝う役割をする。すなわ
ち、ダム１１５は、インデックスの役割をする。ポッテ
ィングレジン１６１が液状であるため、ポッティング工
程を制御することは重要である。
【００４１】各々の外部接続端子１７０は、回路基板１
２０ａのランドパッド１２２上に形成される。外部接続
端子１７０は、半導体チップ１３０と外部システムとの
接続経路を提供する。外部接続端子１７０が外部システ
ムの主基板上に接続されると、外部連結基板１７０の高
さは減少することになる。従って、外部接続端子１７０
は、ダム１１５が主基板に当接することを防止するた
め、ダム１１５より高く形成しなければならない。好ま
しくは、外部接続端子１７０の高さが、ダム１１５の高
さの約３倍を有することがよい。例えば、外部接続端子
１７０間のピッチが、１．５ｍｍである場合、各々の外
部接続端子１７０の直径は、約０．７６ｍｍであり、ラ
ンドパッド１２２上に形成された後の外部接続端子１７
０の高さは、約０．６ｍｍであり、主基板に接続された
後の外部接続端子１７０の高さは、約０．４ｍｍであ
る。したがって、この場合、ダム１１５の高さは、約
０．２ｍｍになるように形成することが好ましい。ま
た、ボンディングワイヤ１５０のループの高さは、回路
基板１２０ａの上部面から０．１ｍｍ未満になるように
する。
【００４２】図３乃至図９は、図１及び図２に示すチッ
プスケールパッケージを製造する工程を示す斜視図であ
る。まず、図３を参照すると、ダムキャリア１１０が用
意される。ダムキャリア１１０は、通常のプラスチック
パッケージのリードフレームストリップと同様に、スト
リップ形態を有する。ダムキャリア１１０は、２つのガ
イドレール１１１を有し、ダム１１５がタイバー１１３
によりガイドレール１１１に結合されている。
【００４３】上記ダムキャリア１１０は、金属のような
剛体からなり、通常のスタンピング又はエッチング方式
で製造される。各々のガイドレール１１１には、ガイド
ホール１１２が形成されていて、連続的な製造が可能で
あり、ガイドレール１１１とダム１１５との間には、タ
イバー１１３が形成されていて、ダム１１５を支持して
いる。ダム１１５には、矩形のダム開口部１１６が形成
されている。また、各々のタイバー１１３には、１つ以
上の切欠１１４が形成されていて、図８及び図９に示す
ように、製造工程が完了されると容易に個別パッケージ
で分離されることを可能にする。
【００４４】そして、ダムキャリアとともに、半導体チ
ップ及び回路基板が用意されるが、図３では図示しなか
った。
【００４５】次に、ダムキャリア１１０のダム１１５の
下部に各々回路基板１２０ａが接着される段階を図４に
示す。回路基板１２０ａの上部面には、回路配線１２１
及びランドパッド１２２が形成されており、回路基板１
２０ａの中央部には、基板開口部１２３が形成されてい
る。基板開口部１２３は、ダム開口部１１６より小さい
サイズを有する。したがって、ワイヤボンディングのた
めの回路配線の一部が、ダム開口部１１６を介して外部
に露出される。これは、後続工程である回路配線１２１
と半導体チップ１３０間の電気的な連結を行うためのも
のである（図６参照）。そして、回路基板１２０ａの長
辺の長さは、両ガイドレール１１１間の間隔より小さ
く、ダム１１５の対向側に形成された切欠１１４間の間
隔よりは大きい。すなわち、切欠１１４部分は、回路基
板１２０ａ上に位置することになる。これは、製造工程
が完了されて、個別パッケージ１００で分離された後、
主基板に実装されるとき、タイバーの残留部分１１３ａ
が他の素子に影響を及ばないようにするためである（図
９参照）。ダム１１５と回路基板１２０ａ間の接着は、
非導電性の接着剤１４１を利用する。
【００４６】このように、回路基板１２０ａの接着が終
わると、図５に示すように、回路基板１２０ａの下部面
に半導体チップ１３０が各々接着される。すなわち、ダ
ム１１５と接着された回路基板１２０ａの面（つまり、
上部面）の反対側に位置する面（つまり、下部面）に、
半導体チップ１３０のボンディングパッド１３１が形成
された面が接着される。上述したように、半導体チップ
１３０には、センタ型ボンディングパッド１３１が形成
されており、このボンディングパッド１３１が基板開口
部１２３を介して外部に露出される。半導体チップ１３
０と回路基板１２０ａ間の接着は、ダム１１５と回路基
板１２０ａ間の接着と同様に、非導電性の接着剤（図２
の１４２）を用いて達成することができる。
【００４７】次の段階は、半導体チップ１３０と回路基
板１２０ａ間の電気的な連結である。図６に示すよう
に、ボンディングパッド１３１は、基板開口部１２３を
介して外部に露出されており、回路配線１２１の一部も
ダム開口部１１６を介して露出されているため、電気的
な連結が可能である。電気的な連結は、通常のプラスチ
ックパッケージの組立工程で使用されるワイヤボンディ
ングを利用し、ボンディングワイヤ１５０としては、金
又はアルミニウムワイヤを使用する。
【００４８】ワイヤボンディングが完了されると、図７
に示すように、ポッティングレジン１６１等の封止手段
でダム開口部１１６内部を封止する。ポッティングレジ
ン１６１としては、通常のプラスチックパッケージに使
用されるエポキシレジンが使用される。また、ポッティ
ングレジン１６１のポッティングは、公知のディスペン
シング又はスクリンプリント等の方法により行われる。
ダム１１５は、ポッティングレジン１６１が回路基板１
２０ａに溢れ出すことを防止し、ポッティングレジン１
６１が、ダム１１５の高さより低く形成されるようにポ
ッティングレジン１６１のポッティングを調節するのに
有用である。
【００４９】図８は、封止後、外部接続端子１７０が回
路基板１２０ａに形成される段階を示す。すなわち、ラ
ンドパッド１２２に外部接続端子１７０、例えば、はん
だボールや金属バンプを各々形成することにより、外部
接続端子１７０とランドパッド１２２は、機械的かつ電
気的に連結される。上記外部接続端子１７０は、上述し
たように、ダム１１５の高さより高く形成される。ま
た、外部接続端子として使用されるはんだボールは、通
常のはんだマウンティング又ははんだリフロー方法によ
り成形することができ、金属バンプは、メッキやスクリ
ンプリント方法により形成することができる。金属バン
プに使用される金属は、金／錫、銅／金／錫等である。
ダムキャリア１１０は、別途の手段なく外部接続端子１
７０が連続的に形成されることを可能にする。
【００５０】前記の段階を経た複数のパッケージは、図
９に示すように、個別パッケージ１００で分離される。
分離は、タイバー（図８の１１３）を切断することによ
りなされる。各々のタイバー１１３に形成された切欠
（図８の１１４）は、別途の分離工程を経ることなく、
若干の圧力を加えるだけで容易に個別パッケージで分離
されることを可能にする。同図において、他の構成要素
については、図１及び図２に関連して説明したので、詳
細は省略する。
【００５１】図１０は、本発明の他の実施の形態による
チップスケールパッケージ２００の斜視図であり、図１
１は、図１０のXI−XI線に沿って切断した断面図であ
る。しかるに、図１０及び図１１は、各々上記した図１
及び図２に対応するので、２つの実施の形態間に同一符
号にて示した構成要素に関する説明は、省略し、ここで
は、相違点のみについて説明する。
【００５２】２つの実施の形態間の重要な相違点中の１
つは、封止手段である。すなわち、上述した実施の形態
では、封止手段としてポッティングレジン１６１を使用
し、本実施の形態では、封止蓋１６２を使用した。封止
蓋１６２は、ダム１１５の上部に取り付けられるもので
あって、ダム開口部１１６は、封止蓋１６２により全部
覆われる。この際、封止蓋１６２の上部面の高さは、外
部接続端子１７０の上部より低い。２つの実施の形態間
の他の相異点は、回路基板が組立工程前に外部接続端子
を予め含んでいるか否かである。前記実施の形態では、
製造工程を実行する前に、回路基板１２０ａに外部接続
端子が形成されていない（図１及び図２参照）。しか
し、本実施の形態では、製造工程を実行する前に、回路
基板１２０ｂ上に既に外部接続端子１７０が形成されて
いる。
【００５３】図１２乃至図１７は、図１０及び図１１に
示す本発明のチップスケールパッケージ２００を製造す
る工程を示す斜視図である。また、図１２乃至図１７
は、図３乃至図９に各々対応する（但し、図８は除
外）。
【００５４】まず、図３に対応する図１２を参照する
と、ダムキャリア１１０が用意され、図示しないが、半
導体チップ及び回路基板も、ダムキャリア１１０と一緒
に用意される。
【００５５】図１３は、ダムキャリア１１０のダム１１
５に回路基板１２０ｂが接着される段階を示す。図４に
示した実施の形態と本実施の形態を比較してみると、本
実施の形態が回路基板１２０ｂに予め外部接続端子１７
０が形成されているという点において異なる。
【００５６】図５及び図６に対応する図１４及び図１５
は、回路基板１２０ｂに半導体チップ１３０が接着さ
れ、ボンディングワイヤ１５０により電気的に連結され
る段階を示す。
【００５７】図１６は、封止蓋１６２のような封止手段
でダム開口部１１６を封止する段階を示す。封止蓋１６
２は、エポキシのような接着剤によりダム１１５に取り
付けられる。封止蓋は、プラスチック、ガラス、金属等
の材質よりなる。また、封止蓋１６２の上部面は、外部
接続端子の上部面より低い。
【００５８】図１７は、各々のダム１１５からタイバー
を切断して個別パッケージ２００で分離する段階を示
す。
【００５９】
【発明の効果】以上説明したように、第１の発明は、複
数のボンディングパッドが中央部に形成された主面を有
する半導体チップと、各々ランドパッドを有する複数の
回路配線が形成された上部面と、前記ボンディングパッ
ドが形成された主面を上側にして前記半導体チップを取
り付けるための下部面と、前記ボンディングパッドが外
部に露出されるように基板の中央部を貫通して形成され
た基板開口部とを含む回路基板と、前記基板開口部を介
して前記ボンディングパッドと前記回路配線を各々電気
的に連結する複数のボンディングワイヤと、前記回路基
板の上部面における回路配線の電気的連結部と前記ラン
ドパッドとの間の一部に取り付けられ、所定の高さと所
定の幅を有し、前記基板開口部より大きいダム開口部を
有するダムと、前記ボンディングパッドと前記ボンディ
ングワイヤ及び前記回路配線の電気的連結部を保護する
ための封止手段と、前記回路配線のランドパッドに各々
電気的かつ機械的に連結され、前記ダムの高さより高い
高さを有する複数の外部接続端子とを含むので、通常の
プラスチックパッケージに相当する低製造費用及び大量
生産を可能にできる。また、ダムを形成することによ
り、封止工程の制御を可能にできる。更に、ダムキャリ
アを利用することにより、大量生産を可能にできる。
【００６０】第２の発明は、前記ダムは、矩形の環状を
有するので、ポッティングのような封止工程を調節する
ことができる。
【００６１】第３の発明は、前記封止手段は、前記基板
開口部及び前記ダム開口部を満たすポッティングレジン
であるので、外部環境からの汚染を防止できる。
【００６２】第４の発明は、前記ポッティングレジンの
上部面は、前記ダムの上部面より低いので、ポッティン
グレジンの溢れ出しを防止できる。
【００６３】第５の発明は、前記封止手段は、前記ダム
に取り付けられて前記ダム開口部を覆う封止蓋であるの
で、ポッティングレジンの溢れ出しを防止できる。
【００６４】第６の発明は、前記封止蓋の上部面は、前
記外部接続端子の上部より低いので、ポッティングレジ
ンの溢れ出しを防止できる。
【００６５】第７の発明は、前記外部接続端子は、はん
だボールであるので、外部接続端子とランドパッドが機
械的かつ電気的に連結できる。
【００６６】第８の発明は、前記外部接続端子は、金属
バンプであるので、外部接続端子とランドパッドが機械
的かつ電気的に連結できる。
【００６７】第９の発明は、２つのガイドレールと、各
々所定の高さと所定の幅を有する矩形の環状で形成され
る複数のダムと、前記ダムにより定義される各々のダム
開口部と、前記ガイドレールと前記ダムを各々連結する
複数のタイバーとを含むダムキャリアを用意する段階
と、主面の中央部に複数のボンディングパッドが形成さ
れた複数の半導体チップを用意する段階と、各々ランド
パッドを有する複数の回路配線が形成された上部面と、
前記半導体チップが取り付けられる下部面と、基板の中
央部を貫通して形成され、前記ダム開口部より小さいサ
イズを有する基板開口部とを含む複数の回路基板を用意
する段階と、前記ダムが前記回路基板の上部面における
前記回路配線の一部分と前記ランドパッドとの間に位置
するようにして、前記ダムキャリアの各々のダムを前記
回路基板に各々接着する段階と、前記ボンディングパッ
ドが前記基板開口部を介して露出されるように、前記半
導体チップを前記回路基板の下部面に各々接着する段階
と、前記基板開口部を介して外部に露出された前記ボン
ディングパッドと前記回路配線の一部分とをボンディン
グワイヤにより各々電気的に連結する段階と、前記ボン
ディングパッドと前記ボンディングワイヤ及び前記回路
配線の電気的連結部を封止手段で封止する段階と、前記
各々のランドパッド上に前記ダムより高い高さを有する
外部接続端子を形成し、前記ランドパッドと電気的かつ
機械的に連結する段階と、前記各々のダムから前記タイ
バーを切断して個別パッケージで分離する段階とを含む
ので、通常のプラスチックパッケージに相当する低製造
費用及び大量生産を可能にできる。また、ダムを形成す
ることにより、封止工程の制御を可能にできる。更に、
ダムキャリアを利用することにより、大量生産を可能に
できる。
【００６８】第１０の発明は、前記ボンディングパッド
と前記ボンディングワイヤ及び前記回路配線の電気的連
結部を封止手段で封止する段階は、前記基板開口部及び
前記ダム開口部をポッティングレジンで満たす段階を含
むので、ことを要旨とする。従って、ポッティングのよ
うな封止工程を調節することができる。
【００６９】第１１の発明は、前記ポッティングレジン
の上部面は、前記ダムの上部面より低いので、外部環境
からの汚染を防止できる。
【００７０】第１２の発明は、前記ボンディングパッド
と前記ボンディングワイヤ及び前記回路配線の電気的連
結部を封止手段で封止する段階は、封止蓋を前記ダムに
取り付けて前記ダム開口部を覆う段階を含むので、ポッ
ティングレジンの溢れ出しを防止できる。
【００７１】第１３の発明は、前記封止蓋の上部面は、
前記外部接続端子の上部より低いので、ポッティングレ
ジンの溢れ出しを防止できる。
【００７２】第１４の発明は、前記封止蓋は、ガラス、
金属、プラスチックのいずれか１種よりなるので、外部
接続端子とランドパッドが機械的かつ電気的に連結でき
る。
【００７３】第１５の発明は、前記ダムキャリアは、金
属よりなるので、外部接続端子とランドパッドが機械的
かつ電気的に連結できる。
【００７４】第１６の発明は、前記各々のダムから前記
タイバーを切断して個別パッケージで分離する段階は、
前記タイバーに形成された切欠に圧力を加えることによ
り行われるので、別途の分離工程を経ることなく、若干
の圧力を加えるだけで容易に個別パッケージに分離でき
る。
【００７５】第１７の発明は、２つのガイドレールと、
各々所定の高さと所定の幅を有する矩形の環状で形成さ
れる複数のダムと、前記ダムにより定義される各々のダ
ム開口部と、前記ガイドレールと前記ダムを各々連結す
る複数のタイバーとを含むダムキャリアを用意する段階
と、主面の中央部に複数のボンディングパッドが形成さ
れた複数の半導体チップを用意する段階と、各々ランド
パッドを有する複数の回路配線が形成された上部面と、
前記半導体チップが取り付けられる下部面と、基板の中
央部を貫通して形成され、前記ダム開口部より小さいサ
イズを有する基板開口部と、前記各々のランドパッドに
電気的かつ機械的に連結され、前記ダムより高い高さを
有する複数の外部接続端子とを含む複数の回路基板を用
意する段階と、前記ダムが前記回路基板の上部面におけ
る前記回路配線の一部分と前記ランドパッドとの間に位
置するようにして、前記ダムキャリアの各々のダムを前
記回路基板に各々接着する段階と、前記ボンディングパ
ッドが前記基板開口部を介して露出されるように、前記
半導体チップを前記回路基板の下部面に各々接着する段
階と、前記基板開口部を介して外部に露出された前記ボ
ンディングパッドと前記回路配線の一部分とをボンディ
ングワイヤにより各々電気的に連結する段階と、前記ボ
ンディングパッドと前記ボンディングワイヤ及び前記回
路配線の電気的連結部を封止手段で封止する段階と、前
記各々のダムから前記タイバーを切断して個別パッケー
ジで分離する段階とを含むので、通常のプラスチックパ
ッケージに相当する低製造費用及び大量生産を可能にで
きる。また、ダムを形成することにより、封止工程の制
御を可能にできる。更に、ダムキャリアを利用すること
により、大量生産を可能にできる。
【００７６】第１８の発明は、前記ボンディングパッド
と前記ボンディングワイヤ及び前記回路配線の電気的連
結部を封止手段で封止する段階は、前記基板開口部及び
前記ダム開口部をポッティングレジンで満たす段階を含
むので、ポッティングのような封止工程を調節すること
ができる。
【００７７】第１９の発明は、前記ポッティングレジン
の上部面は、前記ダムの上部面より低いので、外部環境
からの汚染を防止できる。
【００７８】第２０の発明は、前記ボンディングパッド
と前記ボンディングワイヤ及び前記回路配線の電気的連
結部を封止手段で封止する段階は、封止蓋を前記ダムに
取り付けて前記ダム開口部を覆う段階を含むので、ポッ
ティングレジンの溢れ出しを防止できる。
【００７９】第２１の発明は、前記封止蓋の上部面は、
前記外部接続端子の上部より低いので、ポッティングレ
ジンの溢れ出しを防止できる。
【００８０】第２２の発明は、前記封止蓋は、ガラス、
金属、プラスチックのいずれか１種よりなるので、外部
接続端子とランドパッドが機械的かつ電気的に連結でき
る。
【００８１】第２３の発明は、前記ダムキャリアは、金
属よりなるので、外部接続端子とランドパッドが機械的
かつ電気的に連結できる。
【００８２】第２４の発明は、前記各々のダムから前記
タイバーを切断して個別パッケージで分離する段階は、
前記タイバーに形成された切欠に圧力を加えることによ
り行われるので、別途の分離工程を経ることなく、若干
の圧力を加えるだけで容易に個別パッケージに分離でき
る。
【００８３】以上、本発明を図示した実施の形態に関連
して説明したが、この発明の範囲内において、その他の
実施の形態も可能である。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態によるチップスケー
ルパッケージの斜視図である。
【図２】図１のII−II線に沿って切断した断面図であ
る。
【図３】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図４】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図５】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図６】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図７】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図８】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図９】図１及び図２に図示したチップスケールパッケ
ージを製造する工程を示す斜視図である。
【図１０】本発明の他の実施の形態によるチップスケー
ルパッケージの斜視図である。
【図１１】図１０のXI−XI線に沿って切断した断面図で
ある。
【図１２】図１０及び図１１に図示したチップスケール
パッケージを製造する工程を示す斜視図である。
【図１３】図１０及び図１１に図示したチップスケール
パッケージを製造する工程を示す斜視図である。
【図１４】図１０及び図１１に図示したチップスケール
パッケージを製造する工程を示す斜視図である。
【図１５】図１０及び図１１に図示したチップスケール
パッケージを製造する工程を示す斜視図である。
【図１６】図１０及び図１１に図示したチップスケール
パッケージを製造する工程を示す斜視図である。
【図１７】図１０及び図１１に図示したチップスケール
パッケージを製造する工程を示す斜視図である。
【図１８】従来技術によるチップスケールパッケージの
断面図である。
【符号の説明】
１００、２００ チップスケールパッケージ １１０ ダムキャリア １１５ ダム １１６ ダム開口部 １２０ａ、１２０ｂ 回路基板 １２１ 回路配線 １２２ ランドパッド １２３ 基板開口部 １３０ 半導体チップ １３１ ボンディングパッド １６１ ポッティングレジン １６２ 封止蓋 １７０ 外部接続端子

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 複数のボンディングパッドが中央部に形
    成された主面を有する半導体チップと、 各々ランドパッドを有する複数の回路配線が形成された
    上部面と、前記ボンディングパッドが形成された主面を
    上側にして前記半導体チップを取り付けるための下部面
    と、前記ボンディングパッドが外部に露出されるように
    基板の中央部を貫通して形成された基板開口部とを含む
    回路基板と、 前記基板開口部を介して前記ボンディングパッドと前記
    回路配線を各々電気的に連結する複数のボンディングワ
    イヤと、 前記回路基板の上部面における回路配線の電気的連結部
    と前記ランドパッドとの間の一部に取り付けられ、所定
    の高さと所定の幅を有し、前記基板開口部より大きいダ
    ム開口部を有するダムと、 前記ボンディングパッドと前記ボンディングワイヤ及び
    前記回路配線の電気的連結部を保護するための封止手段
    と、 前記回路配線のランドパッドに各々電気的かつ機械的に
    連結され、前記ダムの高さより高い高さを有する複数の
    外部接続端子とを含むことを特徴とするチップスケール
    の半導体パッケージ。
  2. 【請求項２】 前記ダムは、矩形の環状を有することを
    特徴とする請求項１記載のチップスケールの半導体パッ
    ケージ。
  3. 【請求項３】 前記封止手段は、前記基板開口部及び前
    記ダム開口部を満たすポッティングレジンであることを
    特徴とする請求項１記載のチップスケールの半導体パッ
    ケージ。
  4. 【請求項４】 前記ポッティングレジンの上部面は、前
    記ダムの上部面より低いことを特徴とする請求項３記載
    のチップスケールの半導体パッケージ。
  5. 【請求項５】 前記封止手段は、前記ダムに取り付けら
    れて前記ダム開口部を覆う封止蓋であることを特徴とす
    る請求項１記載のチップスケールの半導体パッケージ。
  6. 【請求項６】 前記封止蓋の上部面は、前記外部接続端
    子の上部より低いことを特徴とする請求項５記載のチッ
    プスケールの半導体パッケージ。
  7. 【請求項７】 前記外部接続端子は、はんだボールであ
    ることを特徴とする請求項１記載のチップスケールの半
    導体パッケージ。
  8. 【請求項８】 前記外部接続端子は、金属バンプである
    ことを特徴とする請求項１記載のチップスケールの半導
    体パッケージ。
  9. 【請求項９】 ２つのガイドレールと、各々所定の高さ
    と所定の幅を有する矩形の環状で形成される複数のダム
    と、前記ダムにより定義される各々のダム開口部と、前
    記ガイドレールと前記ダムを各々連結する複数のタイバ
    ーとを含むダムキャリアを用意する段階と、 主面の中央部に複数のボンディングパッドが形成された
    複数の半導体チップを用意する段階と、 各々ランドパッドを有する複数の回路配線が形成された
    上部面と、前記半導体チップが取り付けられる下部面
    と、基板の中央部を貫通して形成され、前記ダム開口部
    より小さいサイズを有する基板開口部とを含む複数の回
    路基板を用意する段階と、 前記ダムが前記回路基板の上部面における前記回路配線
    の一部分と前記ランドパッドとの間に位置するようにし
    て、前記ダムキャリアの各々のダムを前記回路基板に各
    々接着する段階と、 前記ボンディングパッドが前記基板開口部を介して露出
    されるように、前記半導体チップを前記回路基板の下部
    面に各々接着する段階と、 前記基板開口部を介して外部に露出された前記ボンディ
    ングパッドと前記回路配線の一部分とをボンディングワ
    イヤにより各々電気的に連結する段階と、前記ボンディ
    ングパッドと前記ボンディングワイヤ及び前記回路配線
    の電気的連結部を封止手段で封止する段階と、 前記各々のランドパッド上に前記ダムより高い高さを有
    する外部接続端子を形成し、前記ランドパッドと電気的
    かつ機械的に連結する段階と、 前記各々のダムから前記タイバーを切断して個別パッケ
    ージで分離する段階とを含むことを特徴とするチップス
    ケールの半導体パッケージの製造方法。
  10. 【請求項１０】 前記ボンディングパッドと前記ボンデ
    ィングワイヤ及び前記回路配線の電気的連結部を封止手
    段で封止する段階は、前記基板開口部及び前記ダム開口
    部をポッティングレジンで満たす段階を含むことを特徴
    とする請求項９記載のチップスケールの半導体パッケー
    ジの製造方法。
  11. 【請求項１１】 前記ポッティングレジンの上部面は、
    前記ダムの上部面より低いことを特徴とする請求項１０
    記載のチップスケールの半導体パッケージの製造方法。
  12. 【請求項１２】 前記ボンディングパッドと前記ボンデ
    ィングワイヤ及び前記回路配線の電気的連結部を封止手
    段で封止する段階は、封止蓋を前記ダムに取り付けて前
    記ダム開口部を覆う段階を含むことを特徴とする請求項
    ９記載のチップスケールの半導体パッケージの製造方
    法。
  13. 【請求項１３】 前記封止蓋の上部面は、前記外部接続
    端子の上部より低いことを特徴とする請求項１２記載の
    チップスケールの半導体パッケージの製造方法。
  14. 【請求項１４】 前記封止蓋は、ガラス、金属、プラス
    チックのいずれか１種よりなることを特徴とする請求項
    １２記載のチップスケールの半導体パッケージの製造方
    法。
  15. 【請求項１５】 前記ダムキャリアは、金属よりなるこ
    とを特徴とする請求項９記載のチップスケールの半導体
    パッケージの製造方法。
  16. 【請求項１６】 前記各々のダムから前記タイバーを切
    断して個別パッケージで分離する段階は、前記タイバー
    に形成された切欠に圧力を加えることにより行われるこ
    とを特徴とする請求項９記載のチップスケールの半導体
    パッケージの製造方法。
  17. 【請求項１７】 ２つのガイドレールと、各々所定の高
    さと所定の幅を有する矩形の環状で形成される複数のダ
    ムと、前記ダムにより定義される各々のダム開口部と、
    前記ガイドレールと前記ダムを各々連結する複数のタイ
    バーとを含むダムキャリアを用意する段階と、 主面の中央部に複数のボンディングパッドが形成された
    複数の半導体チップを用意する段階と、 各々ランドパッドを有する複数の回路配線が形成された
    上部面と、前記半導体チップが取り付けられる下部面
    と、基板の中央部を貫通して形成され、前記ダム開口部
    より小さいサイズを有する基板開口部と、前記各々のラ
    ンドパッドに電気的かつ機械的に連結され、前記ダムよ
    り高い高さを有する複数の外部接続端子とを含む複数の
    回路基板を用意する段階と、 前記ダムが前記回路基板の上部面における前記回路配線
    の一部分と前記ランドパッドとの間に位置するようにし
    て、前記ダムキャリアの各々のダムを前記回路基板に各
    々接着する段階と、 前記ボンディングパッドが前記基板開口部を介して露出
    されるように、前記半導体チップを前記回路基板の下部
    面に各々接着する段階と、 前記基板開口部を介して外部に露出された前記ボンディ
    ングパッドと前記回路配線の一部分とをボンディングワ
    イヤにより各々電気的に連結する段階と、 前記ボンディングパッドと前記ボンディングワイヤ及び
    前記回路配線の電気的連結部を封止手段で封止する段階
    と、 前記各々のダムから前記タイバーを切断して個別パッケ
    ージで分離する段階とを含むことを特徴とするチップス
    ケールの半導体パッケージの製造方法。
  18. 【請求項１８】 前記ボンディングパッドと前記ボンデ
    ィングワイヤ及び前記回路配線の電気的連結部を封止手
    段で封止する段階は、前記基板開口部及び前記ダム開口
    部をポッティングレジンで満たす段階を含むことを特徴
    とする請求項１７記載のチップスケールの半導体パッケ
    ージの製造方法。
  19. 【請求項１９】 前記ポッティングレジンの上部面は、
    前記ダムの上部面より低いことを特徴とする請求項１８
    記載のチップスケールの半導体パッケージの製造方法。
  20. 【請求項２０】 前記ボンディングパッドと前記ボンデ
    ィングワイヤ及び前記回路配線の電気的連結部を封止手
    段で封止する段階は、封止蓋を前記ダムに取り付けて前
    記ダム開口部を覆う段階を含むことを特徴とする請求項
    １７記載のチップスケールの半導体パッケージの製造方
    法。
  21. 【請求項２１】 前記封止蓋の上部面は、前記外部接続
    端子の上部より低いことを特徴とする請求項２０記載の
    チップスケールの半導体パッケージの製造方法。
  22. 【請求項２２】 前記封止蓋は、ガラス、金属、プラス
    チックのいずれか１種よりなることを特徴とする請求項
    ２０記載のチップスケールの半導体パッケージの製造方
    法。
  23. 【請求項２３】 前記ダムキャリアは、金属よりなるこ
    とを特徴とする請求項１７記載のチップスケールの半導
    体パッケージの製造方法。
  24. 【請求項２４】 前記各々のダムから前記タイバーを切
    断して個別パッケージで分離する段階は、前記タイバー
    に形成された切欠に圧力を加えることにより行われるこ
    とを特徴とする請求項１７記載のチップスケールの半導
    体パッケージの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333564B1 (en) 1998-06-22 2001-12-25 Fujitsu Limited Surface mount type semiconductor device and method of producing the same having an interposing layer electrically connecting the semiconductor chip with protrusion electrodes
JP2002512278A (ja) * 1998-04-22 2002-04-23 マルチコア ソルダーズ リミテッド フラックス特性を有する接着性封止材料
EP0993043A3 (en) * 1998-09-29 2005-08-24 Texas Instruments Incorporated Semiconductor package and method of manufacturing the same
US7041532B2 (en) 2000-04-28 2006-05-09 Micron Technology, Inc. Methods for fabricating interposers including upwardly protruding dams
US7042070B2 (en) 1999-09-22 2006-05-09 Texas Instruments Incorporated Direct attachment of semiconductor chip to organic substrate

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861290B1 (en) 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US5719440A (en) * 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
US6215184B1 (en) * 1998-02-19 2001-04-10 Texas Instruments Incorporated Optimized circuit design layout for high performance ball grid array packages
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
KR100211421B1 (ko) * 1997-06-18 1999-08-02 윤종용 중앙부가 관통된 플렉서블 회로기판을 사용한 반도체 칩 패키지
US6890796B1 (en) * 1997-07-16 2005-05-10 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected
JPH1140694A (ja) * 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US6574858B1 (en) 1998-02-13 2003-06-10 Micron Technology, Inc. Method of manufacturing a chip package
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
KR100340060B1 (ko) * 1998-06-02 2002-07-18 박종섭 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조
US6297548B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
JP3420706B2 (ja) * 1998-09-22 2003-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法
US6091140A (en) * 1998-10-23 2000-07-18 Texas Instruments Incorporated Thin chip-size integrated circuit package
US6455354B1 (en) * 1998-12-30 2002-09-24 Micron Technology, Inc. Method of fabricating tape attachment chip-on-board assemblies
JP2000208690A (ja) * 1999-01-12 2000-07-28 Sony Corp リ―ドフレ―ム、樹脂封止型半導体装置およびその製造方法
KR100319609B1 (ko) * 1999-03-09 2002-01-05 김영환 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
US6201299B1 (en) * 1999-06-23 2001-03-13 Advanced Semiconductor Engineering, Inc. Substrate structure of BGA semiconductor package
US6150730A (en) * 1999-07-08 2000-11-21 Advanced Semiconductor Engineering, Inc. Chip-scale semiconductor package
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6555412B1 (en) * 1999-12-10 2003-04-29 Micron Technology, Inc. Packaged semiconductor chip and method of making same
KR100324332B1 (ko) * 2000-01-04 2002-02-16 박종섭 솔더 조인트 신뢰성을 향상시킨 비지에이 반도체 패키지및 그 제조 방법
JP2001196534A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置および半導体モジュール
US6265768B1 (en) 2000-01-31 2001-07-24 Advanced Semiconductor Engineering, Inc. Chip scale package
US6372539B1 (en) 2000-03-20 2002-04-16 National Semiconductor Corporation Leadless packaging process using a conductive substrate
US6452255B1 (en) 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6686652B1 (en) 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
US6548764B1 (en) * 2000-06-07 2003-04-15 Micron Technology, Inc. Semiconductor packages and methods for making the same
US6501170B1 (en) * 2000-06-09 2002-12-31 Micron Technology, Inc. Substrates and assemblies including pre-applied adhesion promoter
US6589820B1 (en) * 2000-06-16 2003-07-08 Micron Technology, Inc. Method and apparatus for packaging a microelectronic die
KR100608608B1 (ko) * 2000-06-23 2006-08-09 삼성전자주식회사 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법
DE10034006A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Trägermatrix mit Bondkanal für integrierte Halbleiter und Verfahren zu ihrer Herstellung
KR100343432B1 (ko) * 2000-07-24 2002-07-11 한신혁 반도체 패키지 및 그 패키지 방법
US6483044B1 (en) * 2000-08-23 2002-11-19 Micron Technology, Inc. Interconnecting substrates for electrical coupling of microelectronic components
US6979595B1 (en) * 2000-08-24 2005-12-27 Micron Technology, Inc. Packaged microelectronic devices with pressure release elements and methods for manufacturing and using such packaged microelectronic devices
US6838760B1 (en) * 2000-08-28 2005-01-04 Micron Technology, Inc. Packaged microelectronic devices with interconnecting units
US6544812B1 (en) * 2000-11-06 2003-04-08 St Assembly Test Service Ltd. Single unit automated assembly of flex enhanced ball grid array packages
KR100729081B1 (ko) * 2000-12-29 2007-06-14 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR20020069288A (ko) * 2001-02-24 2002-08-30 삼성전자 주식회사 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한반도체 패키지 및 그의 제조 방법
DE10116069C2 (de) * 2001-04-02 2003-02-20 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zu seiner Herstellung
TW483134B (en) * 2001-06-13 2002-04-11 Walsin Advanced Electronics Micro BGA package
US6882044B2 (en) 2002-05-17 2005-04-19 Agilent Technologies, Inc. High speed electronic interconnection using a detachable substrate
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6987058B2 (en) * 2003-03-18 2006-01-17 Micron Technology, Inc. Methods for underfilling and encapsulating semiconductor device assemblies with a single dielectric material
US6917090B2 (en) * 2003-04-07 2005-07-12 Micron Technology, Inc. Chip scale image sensor package
ES2299015T3 (es) * 2004-03-24 2008-05-16 Shell Internationale Research Maatschappij B.V. Complejos de metales de transicion.
AR049714A1 (es) * 2004-07-13 2006-08-30 Shell Int Research Proceso de preparacion de alfa olefinas lineales
KR101011568B1 (ko) * 2004-08-31 2011-01-27 길정호 확산펌프를 이용한 고양정발생장치
DE102005003390B4 (de) * 2005-01-24 2007-09-13 Qimonda Ag Substrat für ein FBGA-Halbleiterbauelement
US20060261498A1 (en) * 2005-05-17 2006-11-23 Micron Technology, Inc. Methods and apparatuses for encapsulating microelectronic devices
KR100697624B1 (ko) * 2005-07-18 2007-03-22 삼성전자주식회사 접착제 흐름 제어를 위한 표면 구조를 가지는 패키지 기판및 이를 이용한 반도체 패키지
KR100619469B1 (ko) * 2005-08-08 2006-09-06 삼성전자주식회사 스페이서를 갖는 보드 온 칩 패키지 및 그를 이용한 적층패키지
TW200729429A (en) * 2006-01-16 2007-08-01 Siliconware Precision Industries Co Ltd Semiconductor package structure and fabrication method thereof
TWI338353B (en) * 2006-11-06 2011-03-01 Advanced Semiconductor Eng Package structure and subtrate board thereof
US7833456B2 (en) * 2007-02-23 2010-11-16 Micron Technology, Inc. Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece
US8049324B1 (en) * 2007-05-03 2011-11-01 Maxim Integrated Products, Inc. Preventing access to stub traces on an integrated circuit package
KR100922714B1 (ko) * 2007-11-15 2009-10-22 주식회사 심텍 솔더 레지스트 댐이 형성된 비오씨 반도체 패키지 기판 및그 제조방법
JP5184115B2 (ja) * 2008-01-31 2013-04-17 日東電工株式会社 配線回路基板およびその製造方法
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
JP2010272680A (ja) * 2009-05-21 2010-12-02 Elpida Memory Inc 半導体装置
KR20120036446A (ko) * 2010-10-08 2012-04-18 삼성전자주식회사 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
EP2797111A1 (en) 2013-04-24 2014-10-29 Nxp B.V. Electrical component packaging

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4218701A (en) * 1978-07-24 1980-08-19 Citizen Watch Co., Ltd. Package for an integrated circuit having a container with support bars
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JPH04305962A (ja) * 1991-04-02 1992-10-28 Ibiden Co Ltd 電子部品搭載用基板及びその製造方法
JPH07245356A (ja) * 1994-03-07 1995-09-19 Toshiba Corp 半導体パッケージおよびその製造方法
JP3146849B2 (ja) * 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002512278A (ja) * 1998-04-22 2002-04-23 マルチコア ソルダーズ リミテッド フラックス特性を有する接着性封止材料
JP4879394B2 (ja) * 1998-04-22 2012-02-22 マルチコア ソルダーズ リミテッド フラックス特性を有する接着性封止材料
US6333564B1 (en) 1998-06-22 2001-12-25 Fujitsu Limited Surface mount type semiconductor device and method of producing the same having an interposing layer electrically connecting the semiconductor chip with protrusion electrodes
EP0993043A3 (en) * 1998-09-29 2005-08-24 Texas Instruments Incorporated Semiconductor package and method of manufacturing the same
US7042070B2 (en) 1999-09-22 2006-05-09 Texas Instruments Incorporated Direct attachment of semiconductor chip to organic substrate
US7041532B2 (en) 2000-04-28 2006-05-09 Micron Technology, Inc. Methods for fabricating interposers including upwardly protruding dams
US7115981B2 (en) * 2000-04-28 2006-10-03 Micron Technology, Inc. Semiconductor device assemblies including interposers with dams protruding therefrom

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Publication number Publication date
US6013946A (en) 2000-01-11
KR19980020726A (ko) 1998-06-25

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