KR100340060B1 - 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 - Google Patents

티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조

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Abstract

본 발명은 칩 다이 패드를 핀과 연결시키는데 있어서, 상기 다이 패드 어레이가 TSOP 및 CSP 핀 로테이션에 모두 적용 가능토록 한 메모리소자의 핀 배치방법 및 배치구조를 제공하고자 하는 것으로, 본 발명의 CSP 반도체 소자는, 중앙에 위치한 다이 패드; 상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제1볼 패드 영역 및 제2 볼 패드 영역을 포함하고, 상기 제1 볼 패드 영역은 TSOP에서 우측에 위치하는 패드들을 구비하고, 상기 제2 볼 패드 영역은 TSOP에서 좌측에 위치하는 패드들을 구비하며, 상기 제1 볼 패드 영역의 제1열은 TSOP의 짝수번호 핀을 낮은번호 순서대로 차례로 구비하고 제2열은 TSOP의 홀수번호 핀을 낮은번호 순서대로 차례로 구비하며, 상기 제2 볼 패드 영역의 제1열은 TSOP의 짝수번호 핀을 높은번호 순서대로 차례로 구비하고 제2열은 TSOP의 홀수번호 핀을 높은번호 순서대로 차례로 구비하는 것을 특징으로 한다.

Description

티에스오피와 호환성이 있는 씨에스피 핀 배치 방법 및 그에 의한 핀 배치구조{TSOP Compatible CSP Pinout Rotation Method}
본 발명은 고집적 반도체 메모리 칩의 패키지에 관한 것으로, 특히 TSOP(Thin Small Outline Package) 및 CSP(Chip Size Package)의 핀 배치구조를 모두 지원할 반도체 칩의 패키지에 관한 것이다.
고속동작 칩 또는 입출력(I/O) 핀이 많은 칩의 경우에, 반도체 회로 및 인터페이스의 안정된 동작을 위하여, 최근에는 CSP(Chip Size Package), BGA(Ball Grid Array)등의 새로운 패키지 기술이 채택되고 있는 추세이다.
일반적으로, 반도체 메모리 관련 제품들의 패키지의 형태, 핀의 개수 및 배치 등에 관한 표준을 미국전자공업협회(EIA : Electronic Industries Association) 산하기구인 JEDEC(Joint Electronic Device Engineering Council)에서 토의하여 결정하고 있다.
도 1은 종래의 66핀 TSOP 칩의 핀 배치구조를 예시한 평면도로서, 도1에 도시된 바와 같이 종래의 TSOP 핀 배치구조는 좌측(1) 및 우측(2)에 각각 33개의 핀이 배치되어 있다. 또한 도2는 EIAJ(Electronics Industry Association Japan: 일본표준화기구)에서 제안한 CSP 핀 로테이션 설명도로서, 도 1의 종래 TSOP 66핀 칩의 핀 배치구조에 상응하는 CSP 60핀 배치구조를 평면적으로 도시한 것이다. 도면에서 10은 다이(die)이고, 20은 볼(ball)이며, 1은 TSOP의 좌측핀, 2는 TSOP의 우측 핀, 3은 CSP 좌측 패트, 4는 CSP 우측 패드이다.
도 1의 TSOP 핀 로테이션과 도 2의 CSP 핀 로테이션의 상호관계를 살펴보면 다음과 같다. 도 1의 좌측 핀들은 도 2의 우측에 배열되고 도 1의 우측 핀들은 도2의 좌측에 배열되어 있음을 알 수 있다. 더욱이, 도1의 VSS핀과 DQ15핀은 도2의 제1행에, 도1의 DQ14핀과 VSSQ핀은 도 1의 제2행에 차례로 배열되게 된다. 그러나, 도 2의 점선으로 표시된 2행, 5행 및 15행의 핀 로테이션(도면의 화살표부분이 역전되어 있는 부분 참조)이 기존의 TSOP 핀 로테이션(도 1)과 상이함을 쉽게 알 수 있다. 즉, 2행, 5행 및 15행 이외의 행에서는 CSP 핀 로테이션의 짝수번호의 핀이 먼저 배치되는 반면, 2행, 5행 및 15행에서는 CSP핀 로테이션의 홀수번호의 핀이 먼저 배치되게 된다. 이러한 핀 로테이션에서는 2행 및 3행의 볼 사이와, 5행 및 6행의 볼 사이에 두개의 배선(routing layer)이 존재하게 되어 제조 공정상의 어려운 문제점을 야기하게 된다.
따라서, 이러한 CSP 핀 로테이션에 따르면, TSOP용으로 설계 및 생산된다이(die)를 고용할 수 없을 뿐만 아니라, 볼과 볼 사이의 배선설계가 상대적으로 어렵고, 설계 및 제작시 많은 비용이 소요되며, 특히 그러한 배선구조가 신호간섭(signal interference)의 원인이 되어 성능저하를 초래하는 문제점이 있다.
또한, 도3a의 CSP 핀 로테이션은 미국의 마이크론(Micron)사에서 제안한 핀 로테이션을 나타낸 것으로, LOC(Lead On Center) 패드 어레이가 싱글 패드 어레이(single pad array)일 경우에는 볼 사이에 두 개의 와이어가 지나가는 문제는 제거할 수 있으나, 칩 자체가 더블 패드 어레이(double pad array)를 채택했을 경우에는 칩의 좌우에 할당된 핀의 위치가 TSOP와 달라 그 적용이 불가능하게 되는 문제점이 있다. 즉 도 3b에 도시된 바와 같이, 두 열로 배열된 패드에 있어서, 어느 한 패드가 반대편의 핀과 연결되는 불합리한 구조가 발생하게되어 실질적으로 더블 패드 어레이에는 적용할 수가 없는 문제점이 있다.
본 발명은 종래의 제반 문제점을 해결하기 위한 것으로서, 칩 다이 패드를 핀과 연결시키는데 있어서, 상기 다이 패드 어레이가 TSOP 및 CSP 핀 로테이션에 모두 적용 가능토록 한 메모리소자의 핀 배치방법 및 배치구조를 제공함에 그 목적을 두고 있다.
도 1은 종래의 TSOP 66핀 칩의 핀 배치구조를 예시한 평면도.
도 2는 상기 도 1에 상응하는 기존의 CSP 60핀 칩의 핀 배치구조를 설명하기 위한 평면도.
도 3a은 상기 도 1에 상응하는 기존의 또 다른 CSP 60핀 칩의 핀 배치구조를 설명하기 위한 평면도.
도 3b는 도 3a의 핀 로테이션을 이중 다이 패드 구조에 적용할 경우에 나타나는 문제점을 도시한 평면도.
도 4는 상기 도 1의 TSOP와 호환성을 갖도록 핀을 배치한, 본 발명에 따른 CSP 60핀 칩의 배치구조를 설명하기 위한 평면도.
도 5a는 본 발명에 따른 64M 에스디알(SDR) 에스디램(SDRAM)의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도.
도 5b는 본 발명에 따른 128M SDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도.
도 5c는 본 발명에 따른 256M SDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를나타낸 일실시예 평면도.
도 6a는 본 발명에 따른 64M 디디알(DDR) 에스디램(SDRAM)의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도.
도 6b는 본 발명에 따른 128M DDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도.
도 6c는 본 발명에 따른 256M DDR SDRAM의 60핀 씨에스피(CSP) 핀배치구조를 나타낸 일실시예 평면도.
상기 목적을 달성하기 위한 본 발명의 CSP 반도체 소자는, 중앙에 위치한 다이 패드; 상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제1볼 패드 영역 및 제2 볼 패드 영역을 포함하고, 상기 제1 볼 패드 영역은 TSOP에서 우측에 위치하는 패드들을 구비하고, 상기 제2 볼 패드 영역은 TSOP에서 좌측에 위치하는 패드들을 구비하며, 상기 제1 볼 패드 영역의 제1열은 TSOP의 짝수번호 핀을 낮은번호 순서대로 차례로 구비하고 제2열은 TSOP의 홀수번호 핀을 낮은번호 순서대로 차례로 구비하며, 상기 제2 볼 패드 영역의 제1열은 TSOP의 짝수번호 핀을 높은번호 순서대로 차례로 구비하고 제2열은 TSOP의 홀수번호 핀을 높은번호 순서대로 차례로 구비하는 것을 특징으로 한다.
또한 본 발명의 CSP 반도체 소자는, 중앙에 위치한 다이 패드; 상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제1 볼 패드 영역 및 제 2볼 패드 영역을 포함하고, 상기 제1 볼 패드 영역은 TSOP에서 우측에 위치하는 패드들을 구비하고, 상기 제2 볼 패드 영역은 TSOP에서 좌측에 위치하는 패드들을 구비하며, 상기 제1 볼 패드 영역의 제1열은 TSOP의 홀수번호 핀을 낮은번호 순서대로 차례로 구비하고 제2열은 TSOP의 짝수번호 핀을 낮은번호 순서대로 차례로 구비하며, 상기 제2 볼 패드 영역의 제1열은 TSOP의 홀수번호 핀을 높은번호 순서대로 차례로 구비하고 제2열은 TSOP의 짝수번호 핀을 높은번호 순서대로 차례로 구비하는 것을 특징으로 한다.
또한, 본 발명의 CSP 반도체 소자는, 중앙에 위치한 다이 패드; 상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제 1 볼패드 영역 및 제2 볼 패드 영역을 포함하고, 상기 제1 볼 패드 영역은 제1 및 제2 열의 볼 패드 어레이를 가지고, TSOP의 우측에 위치하는 패드들이 상기 제1 및 제2 열에 차례로 하나씩 할당되어, 제1열은 제2열보다 TSOP핀의 높은 번호가 할당되며, 상기 제2 볼 패드 영역은 제3 및 제4 열의 볼 패드 어레이를 가지고, TSOP의 좌측에 위치하는 패드들이 상기 제3 및 제4열에 차례로 하나씩 할당되어, 제3열은 제4열보다 TSOP핀의 높은 번호가 할당되는 것을 특징으로 한다.
또한 본 발명은, 외부 패키지와의 연결을 위한 적어도 1열의 LOC(Lead On Chip) 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP와 공용할 수 있게하는 CSP 핀 배치방법에 있어서,
상기 TSOP의 좌측 핀들을 다수의 볼 패드 어레이를 갖는 CSP의 우측 패드에 할당하되, 상기 TSOP의 좌측 핀들을 상기 CSP 볼 패드 어레이의 각 행에 차례로 순차적으로 할당하는 제1단계 ; 및 상기 TSOP의 우측 핀들을 다수의 볼 패드 어레이를 갖는 CSP의 우측 패드에 할당 하되, 상기 TSOP의 우측 핀들을 상기 CSP 볼 패드 어레이의 각 행에 차례로 순차적으로 할당하는 제2단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 상기 도 1의 TSOP와 호환성을 갖도록 하는, 본 발명의 CSP 60핀 칩의 핀 배치구조를 설명하기 위한 것으로서, 64M DDR(Double Data Rate)SDRAM(Synchronous DRAM) 60핀 CSP 버젼(version)의 평면도이다. 도면에서 7은 CSP 좌측패드이고, 8은 CSP 우측 패드를 나타낸 것이다.
본 발명이 적용되는 칩은, 반도체 다이(die)위에 외부 패키지와의 연결을 위한 LOC(Lead On Center) 패드를 갖는 구조를 가지며, 하나 또는 다수의 열로 이루어진 패드 어레이를 구비할 수 있다. 또한, 상기 칩은 볼 패드와 리드 프레임에 의해 연결될 수 있으며, 상기 볼 패드와 볼 핀이 PCB(print circuit board) 혹은 금속배선(metal layer)에 의해 연결되게 된다.
도 2 및 도3과 도4의 핀 로테이션을 비교해 보면 다음과 같은 차이점을 알 수 있다. 즉, 도2 및 도 3에서는 2행, 5행 및 15행에서 다른 배열과 반대의 역전 현상이 발생하고 있으나, 본 발명의 도4에서는 그러한 역적 현상이 전혀 없다는 것에 주목할 필요가 있다. 이와 같은 핀 배열의 역전은, 가능한 한 데이터의 스큐(skew)를 방지하고자 데이터 핀을 바깥쪽에 배치시킴으로써 이러한 역전 현상이 발생하고 있다. 그러나, 이러한 역전 현상은 완벽한 데이터 스큐를 제거하지 못하고 있다. 왜냐하면, 다이 패드의 위치상 모든 데이터 핀을 바깥쪽에 위치시킬 수가 없어 필연적으로 일부의 데이터 핀이 안쪽에 위치하게 된다.
본 발명은 이러한 데이터 핀의 위치 룰을 무시하고 TSOP의 배열과 일치시킴으로써, 별도의 TSOP 및 CSP 전용 다이 패드를 설계할 필요가 없는 장점을 가지고 있다. 도 3에서 완벽하게 데이터 스큐를 방지하지 못한 다면, 최종 데이터의 출력은 가장 늦은 출력 핀의 데이터에 좌우되기 때문에 본 발명과 같이 데이터 핀 배치 룰을 무시하여도 커다란 지장을 가지지 않게 된다.
본 발명의 실시예를 구체적으로 살펴보기 위하여, 도1의 TSOP 핀 로테이션과 도4의 CSP 핀 로테이션을 구체적으로 살펴보면 다음과 같다.
먼저, 도 1의 TSOP 핀 로테이션에서 우측(2)의 핀들은 도4의 좌측(7)에 모두 위치하게 된다. 또한, 도1의 짝수 번의 핀들은 도4의 좌측(7)의 각 행의 첫 번째에 배치되고 홀수번호의 핀들은 두 번째에 차례로 배치되게 된다.
예컨대, 상기 TSOP의 좌측 핀(1)들이 CSP의 우측 패드(8)의 2열로 배열된 볼에 할당된다고 가정할 때, 상기 TSOP의 좌측 핀을 각각 그에 상응하는 상기 CSP의 우측 패드의 1행2열, 1행1열, 2행2열, 2행1열, 3행2열, 3행1열, 4행2열, 4행1열.....15행2열, 15행 1열의 볼에 각각 순서대로 할당된다.
또한, 상기 TSOP의 우측 핀(2)이 CSP의 좌측 패드(7)의 2열로 배열된 볼에 할당된다고 가정할 때, 상기 TSOP의 우측 핀은 각각 그에 상응하는 상기 CSP의 좌측 패드의 1행1열, 1행2열, 2행2열, 3행1열, 3행2열, 4행1열, 4행2열....15행2열, 15행2열의 볼에 각각 순서대로 할당된다. 한편, 상기 TSOP의 우측 핀(2)이 CSP의 좌측 패드(8)의 3열로 배열된 볼에 할당된다면, 상기 TSOP의 우측 핀은 상기 CSP의 좌측 패드의 1행1열, 1행2열, 1행3열, 2행1열, 2행2열, 2행3열, 3행1열, 3행2열, 3행3열, 4행1열, 4행2열, 4행3열,.....15행1열, 15행2열, 15행3열의 순으로 할당될 것이다. 물론, 좌측 및 우측 패드의 열들은 서로 바뀌어 배치 될수도 있고, 다이 패드와 연결되지 않은 NC(no connection)핀들은 배치에서 고려하지 않고 배치순서를 변경하는 것도 가능할 것이다.
도면에 도시된 바와 같이, 본 실시예에 따른 칩의 핀 배치형태는 TSOP다이(die)의 배치형태와 상응하며, 15개의 행과 4개의 열(좌측 2열, 우측 2열)로 형성되어 있다. 이와 같은 본 발명의 핀 배치순서에 따르면, 종래의 TSOP와는 전적으로 호환가능하며, 특히 이 경우에는 볼과 볼의 피치사이에 항상 단일의 배선(single routing layer)만 존재하게되는 장점이 있다.
결과적으로, VSSQ핀이 바깥쪽으로 위치하고 DQ14 및 DQ10핀이 안쪽에 위치함으로서 볼과 볼 사이에 두개의 와이어가 지나가는 것을 방지 할 수 있다. 따라서, 이와 같은 핀 배치구조를 적용하면, 다이 패드를 설계할 때 TSOP 및 CSP 방법을 별도로 고려 할 필요가 없다는 효과가 있다. 본 발명은 두 개의 열을 가지는 CSP에 대하여 언급하였지만 3개 이상의 열을 가지는 CSP에서도 동일한 방법을 볼 패드를 구현할 수 있을 것이다.
본 실시예에서는 64M DDR SDRAM의 핀 아웃(pinout)을 예로 들었지만 LOC 타입의 모든 패키지에 적용가능하다.
그 예로서, 도 5a는 본 발명에 따른 64M SDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 SDR SDRAM의 핀배치 구조를 보여 주고 있다.
마찬가지로, 도 5b는 본 발명에 따른 128M SDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 SDR SDRAM의 핀배치 구조를 보여 주고 있다.
도 5c는 본 발명에 따른 256M SDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 SDR SDRAM의 핀배치 구조를보여 주고 있다.
도 6a는 본 발명에 따른 64M DDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 DDR SDRAM의 핀배치 구조를 보여 주고 있다.
도 6b는 본 발명에 따른 128M DDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 DDR SDRAM의 핀배치 구조를 보여 주고 있다.
도 6c는 본 발명에 따른 256M DDR SDRAM의 60핀 CSP 핀배치 구조를 나타낸 일실시예 평면도로서, X4, X8, 및 X16의 각 멀티비트 DDR SDRAM의 핀배치 구조를 보여 주고 있다.
또한, 상기한 바와 같은 본 발명은 단일 LOC 타입의 패드 어레이 뿐만 아니라, 이중 또는 그 이상의 LOC 타입의 패드 어레이에도 적용가능하다.
본 발명의 기술 사상은 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 상기한 바와 같은 방법으로 패키지 타입(TSOP, CSP)에 상관없는 칩구현을 지원하는 것으로서, 생산된 하나의 동일 다이(die)에 대하여 TSOP 또는CSP 중 원하는 패키지 타입을 선택적으로 이용할 수 있도록 호환성을 부여함과 아울러, 볼 피치 사이에 단일의 배선(single routing layer)이 배치되게 하여 배선설계를 용이하게 할 뿐만 아니라, 설계 및 제작비용을 저감시키는 매우 우수한 효과를 갖는다.

Claims (17)

  1. 외부 패키지와의 연결을 위한 적어도 1열의 LOC(Lead On Chip) 패드를 갖는 구조의 반도체 장치에서, 동일 다이(die)를 TSOP(Thin Small Outline Package)와 공용할 수 있게 하는 CSP(Chip Size Package) 핀 배치방법에 있어서,
    상기 TSOP의 좌측 핀들을 다수의 볼 패드 어레이를 갖는 CSP의 우측 패드에 할당하되, 상기 TSOP의 좌측 핀들을 상기 CSP 볼 패드 어레이의 각 행에 차례로 순차적으로 할당하는 제 1 단계 ; 및
    상기 TSOP의 우측 핀들을 다수의 볼 패드 어레이를 갖는 CSP의 우측 패드에 할당 하되, 상기 TSOP의 우측 핀들을 상기 CSP 볼 패드 어레이의 각 행에 차례로 순차적으로 할당하는 제 2 단계
    를 포함하는 동일 다이를 TSOP와 공용할 수 있게 하는 CSP 핀 배치방법.
  2. 제1항에 있어서,
    상기 CSP의 좌측 및 우측 패드의 볼 배열은 다수의 행에 대하여 각각 2열(좌측 2열, 우측 2열)로 배열된 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게 하는 CSP 핀 배치방법
  3. 제2항에 있어서,
    상기 제 1 단계는,
    상기 TSOP의 좌측 핀을 상기 CSP의 우측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제1열(좌측열)에 핀을 할당한 후에, 제2열(우측열)에 핀을 할당하고;
    상기 제 2 단계는,
    상기 TSOP의 우측 핀을 상기 CSP의 좌측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제4열(우측열)에 핀을 할당한 후 제3열(좌측열)에 핀을 할당하는 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게 하는 CSP 핀 배치방법.
  4. 제1항에 있어서,
    상기 CSP의 좌측 및 우측 패드의 볼 배열은 다수의 행에 대하여 각각 3열(좌측 3열, 우측 3열)로 배열된 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게 하는 CSP 핀 배치방법.
  5. 제4항에 있어서,
    상기 제1단계는,
    상기 TSOP의 좌측 핀을 상기 CSP의 우측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제1열(좌측열)에 핀을 할당하고, 제2열(중간열)에 핀을 할당한 후에, 제3열(우측열)에 핀을 할당하며;
    상기 제2 단계는,
    상기 TSOP의 우측 핀을 상기 CSP에 좌측 패드의 다수의 행에 대하여 최상위 행부터 최하위 행까지 순서대로 상응하는 핀을 할당하되, 상기 각 행에서 우선적으로 제6열(우측열)에 핀을 할당하고, 제5열(중간열)에 핀을 할당한 후에, 제4열(좌측열)에 핀을 할당하는 것을 특징으로 하는 동일 다이를 TSOP와 공용할 수 있게 하는 CSP 핀 배치방법.
  6. CSP 반도체 소자에 있어서,
    반도체칩의 중앙에 위치한 다이 패드;
    상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제1볼 패드 영역 및 제2 볼 패드 영역을 포함하고,
    상기 제1 볼 패드 영역은 TSOP에서 우측에 위치하는 패드들을 구비하고,
    상기 제2 볼 패드 영역은 TSOP에서 좌측에 위치하는 패드들을 구비하며,
    상기 제1 볼 패드 영역의 제 1열은 TSOP의 짝수번호 핀을 낮은번호 순서대로 차례로 구비하고 제 2열은 TSOP의 홀수번호 핀을 낮은번호 순서대로 차례로 구비하며, 상기 제 2 볼 패드 영역의 제 1열은 TSOP의 짝수번호 핀을 높은번호 순서대로 차례로 구비하고 제 2열은 TSOP의 홀수번호 핀을 높은번호 순서대로 차례로 구비하는 것을 특징으로 하는 CSP 반도체 소자.
  7. 제6항에 있어서,
    상기 TSOP의 짝수 및 홀수번호 핀은 다이 패드와 연결되지 않은 NC(no connection)핀에 따라 볼 패드 배치 순서가 바뀌는 것을 특징으로 하는 CSP 반도체 소자.
  8. 제6항에 있어서,
    상기 다이 패드는 싱글 패드 어레이(single pad array)를 가지는 것을 특징으로 하는 CSP반도체 소자.
  9. 제6항에 있어서,
    상기 다이 패드는 더블 패드 어레이(double pad array)를 가지는 것을 특징으로 하는 CSP 반도체 소자.
  10. CSP 반도체 소자에 있어서,
    반도체칩의 중앙에 위치한 다이 패드;
    상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제1 볼 패드 영역 및 제 2볼 패드 영역을 포함하고
    상기 제1 볼 패드 영역은 TSOP에서 우측에 위치하는 패드들을 구비하고,
    상기 제2 볼 패드 영역은 TSOP에서 좌측에 위치하는 패드들을 구비하며,
    상기 제1 볼 패드 영역의 제 1열은 TSOP의 홀수번호 핀을 낮은번호 순서대로 차례로 구비하고 제 2열은 TSOP의 짝수번호 핀을 낮은번호 순서대로 차례로 구비하며,
    상기 제2 볼 패드 영역의 제1열은 TSOP의 홀수번호 핀을 높은번호 순서대로 차례로 구비하고 제 2열은 TSOP의 짝수번호 핀을 높은번호 순서대로 차례로 구비하는 것을 특징으로 하는 CSP 반도체 소자.
  11. 제10항에 있어서,
    상기 TSOP의 짝수 및 홀수번호 핀은 다이 패드와 연결되지 않은 NC(no connection)핀에 따라 볼 패드 배치 순서가 바뀌는 것을 특징으로 하는 CSP 반도체 소자.
  12. 제10항에 있어서,
    상기 다이 패드는 싱글 패드 어레이(single pad array)를 가지는 것을 특징으로 하는 CSP 반도체 소자.
  13. 제10항에 있어서,
    상기 다이 패드는 더블 패드 어레이(double and array)를 가지는 것을 특징으로 하는 CSP 반도체 소자.
  14. CSP 반도체 소자에 있어서,
    반도체칩의 중앙에 위치한 다이 패드;
    상기 다이 패드 좌측 및 우측에 각각 위치하여 2열의 볼 패드 어레이를 각각 가지는 제 1 볼 패드 영역 및 제2 볼 패드 영역을 포함하고, 상기 제 1 볼 패드 영역은 제1 및 제2 열의 볼 패드 어레이를 가지고, TSOP의 우측에 위치하는 패드들이 상기 제1 및 제2 열에 차례로 하나씩 할당되어, 제1열은 제2 열보다 TSOP핀의 높은 번호가 할당되며,
    상기 제2 볼 패드 영역은 제3 및 제4 열의 볼 패드 어레이를 가지고, TSOP의 좌측에 위치하는 패드들이 상기 제3 및 제4열에 차례로 하나씩 할당되어, 제3열은제4열보다 TSOP핀의 높은 번호가 할당되는 것을 특징으로 하는 CSP 반도체 소자.
  15. 제14항에 있어서,
    상기 CSP 볼 패드는 다이 패드와 연결되지 않은 NC(no connection) 패드를 더 포함하는 것을 특징으로 하는 CSP 반도체 소자.
  16. 제14항에 있어서,
    상기 다이 패드는 싱글 패드 어레이(single pad array)를 가지는 것을 특징으로 하는 CSP 반도체 소자.
  17. 제14항에 있어서,
    상기 다이 패드는 더블 패드 어레이(double pad array)를 가지는 것을 특징으로 하는 CSP 반도체 소자.
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