JPH07183425A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07183425A JPH07183425A JP5327299A JP32729993A JPH07183425A JP H07183425 A JPH07183425 A JP H07183425A JP 5327299 A JP5327299 A JP 5327299A JP 32729993 A JP32729993 A JP 32729993A JP H07183425 A JPH07183425 A JP H07183425A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【構成】 半導体チップ１の素子形成面上に導体柱７を
形成し、半導体チップ１の素子形成面上の入出力端子２
と導体柱７とを第１の配線層（図示せず）で接続する。
素子形成面の裏面に放熱体９を形成し、最後に半導体チ
ップ１の周囲をパッケージ１０で封止し、半導体装置を
構成する。 【効果】 本発明により、高密度実装を可能にし，基板
への実装を、半導体チップに悪影響を与えることなく簡
単にでき，熱放散性が良好で，従来のパッケージと比
べ、低コストの半導体装置を提供できる。
形成し、半導体チップ１の素子形成面上の入出力端子２
と導体柱７とを第１の配線層（図示せず）で接続する。
素子形成面の裏面に放熱体９を形成し、最後に半導体チ
ップ１の周囲をパッケージ１０で封止し、半導体装置を
構成する。 【効果】 本発明により、高密度実装を可能にし，基板
への実装を、半導体チップに悪影響を与えることなく簡
単にでき，熱放散性が良好で，従来のパッケージと比
べ、低コストの半導体装置を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に、フリップチップ方式で実装基板に接
続され、小型で薄型の半導体装置とその製造方法に関す
る。
方法に関し、特に、フリップチップ方式で実装基板に接
続され、小型で薄型の半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体チップを用いた電子機器の
高密度化、小型化の要請がますます高まっている。これ
に伴い半導体チップを搭載するパッケージ自身も小型
化、薄型化の必要に迫られている。特に，樹脂封止型半
導体パッケージにおいては小型化，薄型化の傾向が著し
く，狭ピッチのＱＦＰ（Quad Flat Package）やチップ
キャリアが開発されており，プリント基板への実装も表
面実装で行われている。
高密度化、小型化の要請がますます高まっている。これ
に伴い半導体チップを搭載するパッケージ自身も小型
化、薄型化の必要に迫られている。特に，樹脂封止型半
導体パッケージにおいては小型化，薄型化の傾向が著し
く，狭ピッチのＱＦＰ（Quad Flat Package）やチップ
キャリアが開発されており，プリント基板への実装も表
面実装で行われている。
【０００３】また，クロック周波数が１００ＭＨｚを超
えるようなシステムにおいては半導体チップ間の信号伝
送を高速で行わないと半導体チップ自身の性能を十分発
揮できないため，マルチチップモジュール等の高密度実
装技術が採用されている。
えるようなシステムにおいては半導体チップ間の信号伝
送を高速で行わないと半導体チップ自身の性能を十分発
揮できないため，マルチチップモジュール等の高密度実
装技術が採用されている。
【０００４】
【発明が解決しようとする課題】ところが、樹脂封止型
半導体パッケージにおいて、リードはパッケージ周辺に
２次元的に配置されており，最も狭いものでもリードピ
ッチは０．５０ｍｍ程度であり、半導体チップの一辺の
長さに占める割合は小さくなく，リードの数が多い場合
にはパッケージサイズを小さくすることは困難になる。
ポリイミドテープ上にリードを形成したＴＣＰ(Tape Ca
rrier Package)の場合には，リードピッチは原理的には
半導体チップの入出力端子のピッチと同一にできるため
十分小型化，薄型化が可能となるがプリント基板側が対
応できないため、ボード実装の場合には結果的に実装密
度はあまり向上しない。また機械的強度に乏しく，製造
コストが高いという問題がある。
半導体パッケージにおいて、リードはパッケージ周辺に
２次元的に配置されており，最も狭いものでもリードピ
ッチは０．５０ｍｍ程度であり、半導体チップの一辺の
長さに占める割合は小さくなく，リードの数が多い場合
にはパッケージサイズを小さくすることは困難になる。
ポリイミドテープ上にリードを形成したＴＣＰ(Tape Ca
rrier Package)の場合には，リードピッチは原理的には
半導体チップの入出力端子のピッチと同一にできるため
十分小型化，薄型化が可能となるがプリント基板側が対
応できないため、ボード実装の場合には結果的に実装密
度はあまり向上しない。また機械的強度に乏しく，製造
コストが高いという問題がある。
【０００５】また，実装段階において、ワイヤーボンデ
ィングや従来のフリップチップ接続の場合にはモジュー
ルを構成する以前に半導体チップ単体のテストが困難で
あり，ＴＡＢ（Tape Automated Bonding）を用いた場合
にはテストは可能であるが実装密度が上がらない，コス
トが高いという問題があった。
ィングや従来のフリップチップ接続の場合にはモジュー
ルを構成する以前に半導体チップ単体のテストが困難で
あり，ＴＡＢ（Tape Automated Bonding）を用いた場合
にはテストは可能であるが実装密度が上がらない，コス
トが高いという問題があった。
【０００６】本発明はこのような問題に鑑みてなされた
もので，多入出力を実現し高密度実装を可能にし，製造
コストも低廉な半導体集積回路パッケージを提供するこ
とにある。
もので，多入出力を実現し高密度実装を可能にし，製造
コストも低廉な半導体集積回路パッケージを提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置においては，半導体チップの主面
上に形成された入出力端子と、前記入出力端子及び前記
半導体チップの主面上に形成された絶縁層と、一端が前
記絶縁層上に延在し、かつ他端が前記入出力端子に電気
的に接続された配線パターンと、前記配線パターン上に
形成された導体柱と、少なくとも前記導体柱の上端を露
出させるようにして前記半導体チップ、前記入出力端
子、前記導体柱、前記配線パターン、前記絶縁層を封止
するパッケージとを具備することを特徴とする。
に本発明の半導体装置においては，半導体チップの主面
上に形成された入出力端子と、前記入出力端子及び前記
半導体チップの主面上に形成された絶縁層と、一端が前
記絶縁層上に延在し、かつ他端が前記入出力端子に電気
的に接続された配線パターンと、前記配線パターン上に
形成された導体柱と、少なくとも前記導体柱の上端を露
出させるようにして前記半導体チップ、前記入出力端
子、前記導体柱、前記配線パターン、前記絶縁層を封止
するパッケージとを具備することを特徴とする。
【０００８】次に、本発明の半導体装置の製造方法にお
いては、半導体チップの主面上に入出力端子を形成する
工程と、前記入出力端子及び前記半導体チップの主面上
に第１の絶縁層を形成した後、前記入出力端子の一部が
露出するように前記絶縁層に第１の貫通孔を形成する工
程と、前記貫通孔より露出した入出力端子表面に一端が
接続し、他端が前記第１の絶縁層上に存在する第１の配
線層を形成する工程と、前記第１の配線層及び前記第１
の絶縁層上に第２の絶縁層を形成した後、前記第１の配
線層の一部が露出するように第２の貫通孔を形成する工
程と、前記第２の貫通孔より露出させた第１の配線層表
面に一端が接続し、他端が前記第２の絶縁層上に延在す
る第２の配線層を形成する工程と、前記第２の配線層上
に導体柱を形成する工程とを具備したことを特徴とす
る。
いては、半導体チップの主面上に入出力端子を形成する
工程と、前記入出力端子及び前記半導体チップの主面上
に第１の絶縁層を形成した後、前記入出力端子の一部が
露出するように前記絶縁層に第１の貫通孔を形成する工
程と、前記貫通孔より露出した入出力端子表面に一端が
接続し、他端が前記第１の絶縁層上に存在する第１の配
線層を形成する工程と、前記第１の配線層及び前記第１
の絶縁層上に第２の絶縁層を形成した後、前記第１の配
線層の一部が露出するように第２の貫通孔を形成する工
程と、前記第２の貫通孔より露出させた第１の配線層表
面に一端が接続し、他端が前記第２の絶縁層上に延在す
る第２の配線層を形成する工程と、前記第２の配線層上
に導体柱を形成する工程とを具備したことを特徴とす
る。
【０００９】
【作用】半導体チップの周辺にのみ配置されていた入出
力端子を半導体チップの全面に２次元的に配置すること
によって，入出力端子のピッチが通常表面実装で用いら
れる部品のピッチと同程度に拡大できる。また，入出力
端子は半導体チップの領域からはみ出すことはないた
め，半導体装置は半導体チップとさほど変わらない大き
さで実現することができる。樹脂封止行程は従来の樹脂
封止型パッケージの製造方法と大差無く，入出力端子の
再配置，金属柱の形成はウェハ状態で行われるため、半
導体集積回路パッケージのコストを上昇させないで実現
することが可能となる。さらに、半導体チップは樹脂で
覆われるため、半導体チップが空気にさらされることは
ない。
力端子を半導体チップの全面に２次元的に配置すること
によって，入出力端子のピッチが通常表面実装で用いら
れる部品のピッチと同程度に拡大できる。また，入出力
端子は半導体チップの領域からはみ出すことはないた
め，半導体装置は半導体チップとさほど変わらない大き
さで実現することができる。樹脂封止行程は従来の樹脂
封止型パッケージの製造方法と大差無く，入出力端子の
再配置，金属柱の形成はウェハ状態で行われるため、半
導体集積回路パッケージのコストを上昇させないで実現
することが可能となる。さらに、半導体チップは樹脂で
覆われるため、半導体チップが空気にさらされることは
ない。
【００１０】
【実施例】本発明の第１の実施例である半導体装置を図
１、図２を用いて説明する。図１（ａ）は第一の実施例
である半導体装置の上面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ’における断面図、図２は図１（ａ）から半導体
チップ表面に形成されている第２の絶縁層を除去したと
きの半導体チップの上面図である。
１、図２を用いて説明する。図１（ａ）は第一の実施例
である半導体装置の上面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ’における断面図、図２は図１（ａ）から半導体
チップ表面に形成されている第２の絶縁層を除去したと
きの半導体チップの上面図である。
【００１１】図１（ｂ）に示すように半導体チップ１の
素子形成面（以下、「主面」という）の端部には入出力
端子２が形成されている。通常、この入出力端子２はバ
ンプと呼ばれる金属層で被覆されているが、本実施例で
はバンプはなくても良い。半導体チップ１の主面の裏面
にはＣｕなど熱伝導性の優れた金属からなる放熱体９が
形成されている。
素子形成面（以下、「主面」という）の端部には入出力
端子２が形成されている。通常、この入出力端子２はバ
ンプと呼ばれる金属層で被覆されているが、本実施例で
はバンプはなくても良い。半導体チップ１の主面の裏面
にはＣｕなど熱伝導性の優れた金属からなる放熱体９が
形成されている。
【００１２】半導体チップ１の主面上には例えばポリイ
ミドからなる第１の絶縁層３が形成されている。この第
１の絶縁層３は半導体チップ１の主面上に形成された素
子を保護するためのものである。入出力端子２の上部の
第１の絶縁層３は除去され、入出力端子２の表面が露出
している。
ミドからなる第１の絶縁層３が形成されている。この第
１の絶縁層３は半導体チップ１の主面上に形成された素
子を保護するためのものである。入出力端子２の上部の
第１の絶縁層３は除去され、入出力端子２の表面が露出
している。
【００１３】第１の絶縁層３、入出力端子２上にはパタ
ーン形成された第１の配線層４が形成される。この第１
の配線層４は図２に示すようなパターン形状をしてい
る。半導体チップ１の主面上には、後出するＣｕやＡｕ
からなる導体柱７が格子状に形成されている。この入出
力端子２と導体柱７とは第１の実施例のような６×６ピ
ンの場合には、半導体チップ１の一辺に並列する入出力
端子２のうち一番右端にある入出力端子２ａには、第１
の配線層４ａにより、図において一番上で一番右の導体
柱７ａが接続され、その左隣の入出力端子２ｂには第１
の配線層４ｂにより、上から２番目、右から２番目の導
体柱７ｂが接続される。このように第１の配線層４を構
成することにより、例え入出力端子２ｂのように一番上
の行（横の列）の導体柱７に接続先がないものでも、導
体柱７の間に第１の配線層４をパターン形成することが
でき、この第１の配線層４の幅を小さくすればそれだけ
導体柱７の間隔を小さくすることができ、導体柱７のピ
ン数を多くすることが可能となる。なお、接続の仕方は
信号用の入出力端子に付いては１対１であるが，入出力
端子が電源あるいはグランドの端子であった場合には複
数個の入出力端子２と複数個の導体柱７とが接続されて
も良い。
ーン形成された第１の配線層４が形成される。この第１
の配線層４は図２に示すようなパターン形状をしてい
る。半導体チップ１の主面上には、後出するＣｕやＡｕ
からなる導体柱７が格子状に形成されている。この入出
力端子２と導体柱７とは第１の実施例のような６×６ピ
ンの場合には、半導体チップ１の一辺に並列する入出力
端子２のうち一番右端にある入出力端子２ａには、第１
の配線層４ａにより、図において一番上で一番右の導体
柱７ａが接続され、その左隣の入出力端子２ｂには第１
の配線層４ｂにより、上から２番目、右から２番目の導
体柱７ｂが接続される。このように第１の配線層４を構
成することにより、例え入出力端子２ｂのように一番上
の行（横の列）の導体柱７に接続先がないものでも、導
体柱７の間に第１の配線層４をパターン形成することが
でき、この第１の配線層４の幅を小さくすればそれだけ
導体柱７の間隔を小さくすることができ、導体柱７のピ
ン数を多くすることが可能となる。なお、接続の仕方は
信号用の入出力端子に付いては１対１であるが，入出力
端子が電源あるいはグランドの端子であった場合には複
数個の入出力端子２と複数個の導体柱７とが接続されて
も良い。
【００１４】第１の絶縁層３、第１の配線層４上には例
えばＳｉＮからなる第２の絶縁層５が形成される。この
第２の絶縁層５のうち、第１の配線層４の上部にあるも
のは除去され、第１の配線層４の表面の一部が露出す
る。
えばＳｉＮからなる第２の絶縁層５が形成される。この
第２の絶縁層５のうち、第１の配線層４の上部にあるも
のは除去され、第１の配線層４の表面の一部が露出す
る。
【００１５】第１の配線層４の表面を覆うようにして第
２の絶縁層５の開口部には例えば下層がＴｉなどの金属
であり、上層がＣｕなどの金属の２層構造である第２の
配線層６が形成される。
２の絶縁層５の開口部には例えば下層がＴｉなどの金属
であり、上層がＣｕなどの金属の２層構造である第２の
配線層６が形成される。
【００１６】第２の配線層６の上部には、ＣｕやＡｕか
らなる導体柱７が形成される。この導体柱７の高さはパ
ッケージ厚に合わせて設定することが可能である。導体
柱７の表面には半田層８が形成される。半導体チップ１
の周囲には、エポキシ樹脂からなるパッケージ１０が形
成される。放熱体９の一部と半田層８はパッケージ１０
から露出している。
らなる導体柱７が形成される。この導体柱７の高さはパ
ッケージ厚に合わせて設定することが可能である。導体
柱７の表面には半田層８が形成される。半導体チップ１
の周囲には、エポキシ樹脂からなるパッケージ１０が形
成される。放熱体９の一部と半田層８はパッケージ１０
から露出している。
【００１７】次に、本発明の第１の実施例である半導体
装置の製造方法について図３から図１２までを用いて説
明する。この製造工程は分割された半導体チップに対し
て行われるのではなく、ウェハ状態のままで行われる。
以下、パッケージ形成までの工程については半導体ウェ
ハ１０１上で行われるものとする。
装置の製造方法について図３から図１２までを用いて説
明する。この製造工程は分割された半導体チップに対し
て行われるのではなく、ウェハ状態のままで行われる。
以下、パッケージ形成までの工程については半導体ウェ
ハ１０１上で行われるものとする。
【００１８】まず、図３に示すように半導体ウェハ１０
１主面上にＳｉＮからなる第１の絶縁層３を減圧雰囲気
中でのＣＶＤ法により形成する。続いて半導体ウェハ１
０１主面上に形成された入出力端子２上の第１の絶縁層
３をＲＩＥなどにより除去し、入出力端子２表面を露出
させる。このとき第１の絶縁層３表面の高さは入出力端
子２表面の高さと略同等になっていることが望ましい。
１主面上にＳｉＮからなる第１の絶縁層３を減圧雰囲気
中でのＣＶＤ法により形成する。続いて半導体ウェハ１
０１主面上に形成された入出力端子２上の第１の絶縁層
３をＲＩＥなどにより除去し、入出力端子２表面を露出
させる。このとき第１の絶縁層３表面の高さは入出力端
子２表面の高さと略同等になっていることが望ましい。
【００１９】次に、図４に示すように、この半導体ウェ
ハ１０１の主面側に蒸着あるいはスパッタ等の方法によ
り，Ａｌ、Ａｕ等の金属を付着させ、金属配線層１０４
を形成する。
ハ１０１の主面側に蒸着あるいはスパッタ等の方法によ
り，Ａｌ、Ａｕ等の金属を付着させ、金属配線層１０４
を形成する。
【００２０】金属配線層１０４形成後、図５に示すよう
に、フォトリソグラフィ技術を用いてレジストパターン
１４を形成し、レジストパターン１４をマスクとして金
属配線層１０４をエッチングすることにより第１の配線
層４を形成する。この第１の配線層４は図２に示したよ
うに，半導体チップ１の入出力端子２と導体柱７とを接
続する。
に、フォトリソグラフィ技術を用いてレジストパターン
１４を形成し、レジストパターン１４をマスクとして金
属配線層１０４をエッチングすることにより第１の配線
層４を形成する。この第１の配線層４は図２に示したよ
うに，半導体チップ１の入出力端子２と導体柱７とを接
続する。
【００２１】第１の配線層４形成後、図６に示すよう
に、半導体ウェハ１０１の主面上にＣＶＤ法により絶縁
層を形成し、リソグラフィ技術を用いて絶縁層をパター
ニングし、第１の配線層４の一部が露出するように第２
の絶縁層５を形成する。第２の絶縁層５は第１の配線層
４がアルミニウム等の耐食性の乏しいものの場合には窒
化珪素（ＳｉＮ）等が好ましい。第１の配線層４が金な
どの耐食性の高いものの場合には二酸化珪素（ＳｉＯ
２），ポリイミドなど種々の材料を用いることが可能と
なる。
に、半導体ウェハ１０１の主面上にＣＶＤ法により絶縁
層を形成し、リソグラフィ技術を用いて絶縁層をパター
ニングし、第１の配線層４の一部が露出するように第２
の絶縁層５を形成する。第２の絶縁層５は第１の配線層
４がアルミニウム等の耐食性の乏しいものの場合には窒
化珪素（ＳｉＮ）等が好ましい。第１の配線層４が金な
どの耐食性の高いものの場合には二酸化珪素（ＳｉＯ
２），ポリイミドなど種々の材料を用いることが可能と
なる。
【００２２】第２の絶縁層５形成後、図７に示すよう
に、半導体ウェハ１０１表面に図１に示す導体柱７を形
成するための下地となる金属層１０６を形成する。この
場合，導体柱７は電気メッキ法により形成されるため，
金属層１０６の構成としては例えば，接着層としてのＴ
ｉ，Ｃｒなどの金属と導体柱７を構成する材料とを積層
した構造が用いられる。
に、半導体ウェハ１０１表面に図１に示す導体柱７を形
成するための下地となる金属層１０６を形成する。この
場合，導体柱７は電気メッキ法により形成されるため，
金属層１０６の構成としては例えば，接着層としてのＴ
ｉ，Ｃｒなどの金属と導体柱７を構成する材料とを積層
した構造が用いられる。
【００２３】金属層１０６形成後、図８に示すように、
金属層１０６上に導体柱７を形成するためのレジスト１
７を形成する。この場合のレジスト１７は導体柱７の高
さを例えば１００μｍ程度に高くするために，通常の半
導体素子を形成する場合よりも非常に厚いものを用い
る。
金属層１０６上に導体柱７を形成するためのレジスト１
７を形成する。この場合のレジスト１７は導体柱７の高
さを例えば１００μｍ程度に高くするために，通常の半
導体素子を形成する場合よりも非常に厚いものを用い
る。
【００２４】レジスト１７形成後、図９に示すように、
電気メッキ法によって導体柱７を形成する。導体柱７の
材質としては電気抵抗が低く半田濡れ性の良好な銅や金
等がある。導体柱７の高さを高くすることにより，基板
実装時の応力を緩和することができ，また封止樹脂の厚
さを確保することができて機械的強度が向上する。ま
た、導体柱７を形成する位置は第１の配線層４の上部で
なくても良く、図１１に示すように第１の配線層４の位
置から横方向にずれていても良い。
電気メッキ法によって導体柱７を形成する。導体柱７の
材質としては電気抵抗が低く半田濡れ性の良好な銅や金
等がある。導体柱７の高さを高くすることにより，基板
実装時の応力を緩和することができ，また封止樹脂の厚
さを確保することができて機械的強度が向上する。ま
た、導体柱７を形成する位置は第１の配線層４の上部で
なくても良く、図１１に示すように第１の配線層４の位
置から横方向にずれていても良い。
【００２５】さらに、図１０に示すように、レジスト剥
離液により、レジスト１７を除去し、導体柱７をマスク
として金属層１０６の不要な部分を除去し、第２の配線
層６を形成する。
離液により、レジスト１７を除去し、導体柱７をマスク
として金属層１０６の不要な部分を除去し、第２の配線
層６を形成する。
【００２６】導体柱７を形成した半導体ウェハ１０１を
個々の半導体チップ１に分割した後に，図１２に示すよ
うに半導体チップ１の裏面に、半導体チップで発生した
熱を外部に放出する役割の放熱体９を仮止めしたものを
モールド金型２０内に載置し、トランスファーポット２
１にタブレット成形されたエポキシ樹脂を装填し、トラ
ンスファーラム２２でエポキシ樹脂に加圧することによ
り、樹脂封止（トランスファモールド）し、パッケージ
１０を形成する。このとき，導体柱７と放熱体９の端面
がそれぞれモールド金型２０の内壁に接触するようにし
て樹脂封止することにより，前記導体柱７と放熱体９の
端面は樹脂封止後においても露出させることができる。
個々の半導体チップ１に分割した後に，図１２に示すよ
うに半導体チップ１の裏面に、半導体チップで発生した
熱を外部に放出する役割の放熱体９を仮止めしたものを
モールド金型２０内に載置し、トランスファーポット２
１にタブレット成形されたエポキシ樹脂を装填し、トラ
ンスファーラム２２でエポキシ樹脂に加圧することによ
り、樹脂封止（トランスファモールド）し、パッケージ
１０を形成する。このとき，導体柱７と放熱体９の端面
がそれぞれモールド金型２０の内壁に接触するようにし
て樹脂封止することにより，前記導体柱７と放熱体９の
端面は樹脂封止後においても露出させることができる。
【００２７】図１３は樹脂封止直後の半導体装置を示
す。導体柱７がＣｕで形成されている場合には，図１０
の状態ではＣｕが酸化してそのままでは半田づけができ
なくなるため，導体柱７の先端部に半田層８を形成す
る。半田層８は例えば半導体集積回路パッケージを溶融
半田漕につけること（いわゆるディップ法）によって形
成される。導体柱７がＡｕで構成されている場合には必
ずしも必要ではない。
す。導体柱７がＣｕで形成されている場合には，図１０
の状態ではＣｕが酸化してそのままでは半田づけができ
なくなるため，導体柱７の先端部に半田層８を形成す
る。半田層８は例えば半導体集積回路パッケージを溶融
半田漕につけること（いわゆるディップ法）によって形
成される。導体柱７がＡｕで構成されている場合には必
ずしも必要ではない。
【００２８】以上、本発明の第１の実施例である半導体
装置の製造方法においては、導体柱７は図１（ａ）ある
いは図２に示したように半導体チップ上に格子状に形成
される。例えば，１０ｍｍ×１０ｍｍの半導体チップ１
上に０．５ｍｍピッチで導体柱７を形成した場合には４
００個の導体柱７を配置することができるため半導体パ
ッケージとしての入出力端子数が不足するということは
無い。
装置の製造方法においては、導体柱７は図１（ａ）ある
いは図２に示したように半導体チップ上に格子状に形成
される。例えば，１０ｍｍ×１０ｍｍの半導体チップ１
上に０．５ｍｍピッチで導体柱７を形成した場合には４
００個の導体柱７を配置することができるため半導体パ
ッケージとしての入出力端子数が不足するということは
無い。
【００２９】また，下側のモールド金型２０ｂに放熱体
９を置き，放熱体９に半導体チップ１を位置合わせして
載せその上に上側のモールド金型２０ａをかぶせること
により，半導体チップ１と放熱体９とを仮止めせずに樹
脂封止する事もできる。放熱体９と半導体チップ１とは
完全には接着していないため，半導体チップ１の動作時
に熱が発生しても放熱体９と半導体チップ１との界面に
過大な応力が発生することがなく，半導体装置を破壊す
ることがない。また，放熱体９を半導体チップ１よりも
小さくしておくことにより，パッケージ１０の大きさを
半導体チップ１の大きさと同程度とすることができるた
め，高密度実装を実現することができる。
９を置き，放熱体９に半導体チップ１を位置合わせして
載せその上に上側のモールド金型２０ａをかぶせること
により，半導体チップ１と放熱体９とを仮止めせずに樹
脂封止する事もできる。放熱体９と半導体チップ１とは
完全には接着していないため，半導体チップ１の動作時
に熱が発生しても放熱体９と半導体チップ１との界面に
過大な応力が発生することがなく，半導体装置を破壊す
ることがない。また，放熱体９を半導体チップ１よりも
小さくしておくことにより，パッケージ１０の大きさを
半導体チップ１の大きさと同程度とすることができるた
め，高密度実装を実現することができる。
【００３０】次に、本発明の第１の実施例である半導体
装置を実装する場合について図１４を用いて説明する。
図１４は本発明の半導体装置を例えば片面フレキシブル
プリント配線板（以下、「ＰＷＢ」という）に実装した
状態を示している。ＰＷＢ３０の接続用のパッドには予
め半田ペーストが印刷されてあり，ＰＷＢ３０の接続用
パッド３１と導体柱７上の半田層８とを位置合わせして
パッケージ１０をＰＷＢ３０に載せ，リフローして半田
を溶融させてＰＷＢ３０とパッケージ１０とを接続す
る。
装置を実装する場合について図１４を用いて説明する。
図１４は本発明の半導体装置を例えば片面フレキシブル
プリント配線板（以下、「ＰＷＢ」という）に実装した
状態を示している。ＰＷＢ３０の接続用のパッドには予
め半田ペーストが印刷されてあり，ＰＷＢ３０の接続用
パッド３１と導体柱７上の半田層８とを位置合わせして
パッケージ１０をＰＷＢ３０に載せ，リフローして半田
を溶融させてＰＷＢ３０とパッケージ１０とを接続す
る。
【００３１】本発明の半導体装置の他の実施例について
図１５から図１８までを用いて説明する。まず、図１５
に示すように、半導体チップ１が消費電力が大きく，半
導体チップ１の温度が上昇して正常に動作させることが
困難な場合には，図１５に示したように放熱体９上にさ
らに放熱フィン４０を接続して，半導体チップ１の温度
上昇を防ぐことができる。
図１５から図１８までを用いて説明する。まず、図１５
に示すように、半導体チップ１が消費電力が大きく，半
導体チップ１の温度が上昇して正常に動作させることが
困難な場合には，図１５に示したように放熱体９上にさ
らに放熱フィン４０を接続して，半導体チップ１の温度
上昇を防ぐことができる。
【００３２】図１６は，導体柱７がその両端で大きさの
異なる形状をしており、導体柱７の根元部はある一定の
断面積を持つが、先端部に行くにしたがってピン形状に
なっている半導体装置をスルーホールめっき両面板と呼
ばれるＰＷＢに半導体装置を実装した様子を示す図であ
る。導体柱７がこういう形状を持つことで、導体柱７の
数を増やすことができ、入出力端子数を増やすことがで
きる。
異なる形状をしており、導体柱７の根元部はある一定の
断面積を持つが、先端部に行くにしたがってピン形状に
なっている半導体装置をスルーホールめっき両面板と呼
ばれるＰＷＢに半導体装置を実装した様子を示す図であ
る。導体柱７がこういう形状を持つことで、導体柱７の
数を増やすことができ、入出力端子数を増やすことがで
きる。
【００３３】図１７は，スルーホールめっき両面板と呼
ばれるＰＷＢに半導体装置を実装した様子を示す図であ
る。図中の半導体装置は図１６の半導体装置と同一であ
る。めっきされたスルーホール３２の径と導体柱７の径
とは同一でありパッケージ１０の開口部とスルーホール
３２の上部に突出しためっきの部分とは嵌合するように
なっている。このような構造とすることによりパッケー
ジ１０とＰＷＢ３０とは密着し、ＰＷＢを含めた半導体
装置全体をさらに薄型化することができる。
ばれるＰＷＢに半導体装置を実装した様子を示す図であ
る。図中の半導体装置は図１６の半導体装置と同一であ
る。めっきされたスルーホール３２の径と導体柱７の径
とは同一でありパッケージ１０の開口部とスルーホール
３２の上部に突出しためっきの部分とは嵌合するように
なっている。このような構造とすることによりパッケー
ジ１０とＰＷＢ３０とは密着し、ＰＷＢを含めた半導体
装置全体をさらに薄型化することができる。
【００３４】
【発明の効果】本発明により、高密度実装を可能にし，
基板への実装を、半導体チップに悪影響を与えることな
く簡単にでき，熱放散性が良好で，従来のパッケージと
比べ、低コストの半導体装置を提供できる。
基板への実装を、半導体チップに悪影響を与えることな
く簡単にでき，熱放散性が良好で，従来のパッケージと
比べ、低コストの半導体装置を提供できる。
【図１】 本発明の第１の実施例である半導体装置の上
面図及び断面図
面図及び断面図
【図２】 本発明の第１の実施例である半導体装置の第
１の配線層の接続状態を示す上面図
１の配線層の接続状態を示す上面図
【図３】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図４】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図５】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図６】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図７】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図８】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図９】 本発明の第１の実施例である半導体装置の製
造工程図
造工程図
【図１０】 本発明の第１の実施例である半導体装置の
製造工程図
製造工程図
【図１１】 本発明の第１の実施例である半導体装置の
製造工程図
製造工程図
【図１２】 本発明の第１の実施例である半導体装置の
製造工程図
製造工程図
【図１３】 本発明の第１の実施例である半導体装置の
製造工程図
製造工程図
【図１４】 本発明の第１の実施例の半導体装置をプリ
ント配線板に実装した状態を示す断面図
ント配線板に実装した状態を示す断面図
【図１５】 本発明の半導体装置の他の実施例の図
【図１６】 本発明の半導体装置の他の実施例の図
【図１７】 本発明の半導体装置の他の実施例の図
１ 半導体チップ ２、２ａ、２ｂ 入出力端子 ３ 第１の絶縁層 ４、４ａ、４ｂ 第１の配線層 ５ 第２の絶縁層 ６ 第２の配線層 ７、７ａ、７ｂ 導体柱 ８ 半田層 ９ 放熱体 １０ パッケージ １４ レジストパターン １７ レジスト ２０ モールド金型 ２０ａ 上側のモールド金型 ２０ｂ 下側のモールド金型 ２１ トランスファーポット ２２ トランスファーラム ３０ ＰＷＢ ３１ 接続用パッド ３２ スルーホール ４０ 放熱フィン １０１ 半導体ウェハ １０４ 金属配線層 １０６ 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/34 Ａ Ｈ０１Ｌ 23/12 Ｑ
Claims (2)
- 【請求項１】 半導体チップの主面上に形成された入出
力端子と、 前記入出力端子及び前記半導体チップの主面上に形成さ
れた絶縁層と、 一端が前記絶縁層上に延在し、かつ他端が前記入出力端
子に電気的に接続された配線パターンと、 前記配線パターン上に形成された導体柱と、 少なくとも前記導体柱の上端を露出させるようにして前
記半導体チップ、前記入出力端子、前記導体柱、前記配
線パターン、前記絶縁層を封止するパッケージとを具備
することを特徴とする半導体装置。 - 【請求項２】 半導体チップの主面上に入出力端子を形
成する工程と、 前記入出力端子及び前記半導体チップの主面上に第１の
絶縁層を形成した後、前記入出力端子の一部が露出する
ように前記絶縁層に第１の貫通孔を形成する工程と、 前記貫通孔より露出した入出力端子表面に一端が接続
し、他端が前記第１の絶縁層上に存在する第１の配線層
を形成する工程と、 前記第１の配線層及び前記第１の絶縁層上に第２の絶縁
層を形成した後、前記第１の配線層の一部が露出するよ
うに第２の貫通孔を形成する工程と、 前記第２の貫通孔より露出させた第１の配線層表面に一
端が接続し、他端が前記第２の絶縁層上に延在する第２
の配線層を形成する工程と、 前記第２の配線層上に導体柱を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327299A JPH07183425A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327299A JPH07183425A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183425A true JPH07183425A (ja) | 1995-07-21 |
Family
ID=18197583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327299A Pending JPH07183425A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183425A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1085565A2 (en) * | 1999-09-14 | 2001-03-21 | Casio Computer Co., Ltd. | Semiconductor device having sealing film formed on the surface having columnar electrodes thereon and method of manufacturing the same |
| JP2004165311A (ja) * | 2002-11-12 | 2004-06-10 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2011061116A (ja) * | 2009-09-14 | 2011-03-24 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2019021720A1 (ja) * | 2017-07-24 | 2019-01-31 | 株式会社村田製作所 | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-12-24 JP JP5327299A patent/JPH07183425A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1085565A2 (en) * | 1999-09-14 | 2001-03-21 | Casio Computer Co., Ltd. | Semiconductor device having sealing film formed on the surface having columnar electrodes thereon and method of manufacturing the same |
| EP1085565A3 (en) * | 1999-09-14 | 2001-07-04 | Casio Computer Co., Ltd. | Semiconductor device having sealing film formed on the surface having columnar electrodes thereon and method of manufacturing the same |
| US6472249B1 (en) | 1999-09-14 | 2002-10-29 | Casio Computer Co., Ltd. | Semiconductor device having sealing film formed on the surface having columnar electrode formed thereon and method of manufacturing the same |
| JP2004165311A (ja) * | 2002-11-12 | 2004-06-10 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2011061116A (ja) * | 2009-09-14 | 2011-03-24 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| WO2019021720A1 (ja) * | 2017-07-24 | 2019-01-31 | 株式会社村田製作所 | 半導体装置及び半導体装置の製造方法 |
| US11380601B2 (en) | 2017-07-24 | 2022-07-05 | Murata Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
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| A131 | Notification of reasons for refusal |
Effective date: 20050412 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050603 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |