KR100549299B1 - 반도체패키지 및 그 제조 방법 - Google Patents

반도체패키지 및 그 제조 방법 Download PDF

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 초박형인 동시에 반도체칩을 적층함으로써 고용량화를 구현할 수 있고, 또한 방열 성능을 향상시키기 위해, 제1면과 제2면을 가지며, 상기 제2면의 중앙부 및 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지며, 상기 제1면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1전기적 접속수단에 의해 상기 제1반도체칩의 중앙부에 형성된 입출력패드에 접속된 제2반도체칩과; 상기 제1반도체칩의 외주연에 제1면과 제2면을 가지며, 상기 제1반도체칩의 내주연에 형성된 입출력패드와 제2전기적 접속수단으로 연결된 섭스트레이트와; 상기 제1반도체칩, 제2반도체칩, 제1전기적 접속수단, 제2전기적 접속수단 및 섭스트레이트를 봉지하는 봉지재를 포함하여 이루어진 반도체패키를 제공한다.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도 및 저면도이다.
도3은 본 발명의 제2실시예에 의한 반도체패키지를 도시한 단면도이다.
도4a 내지 도4f는 본 발명의 제1실시예에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.
도5a 내지 도5g는 본 발명의 제2실시예에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101,102; 본 발명에 의한 반도체패키지
2; 제1반도체칩 2a,2b; 제1반도체칩의 제1면 및 제2면
4; 제1반도체칩의 입출력패드
6; 제2반도체칩 6a,6b; 제2반도체칩의 제1면 및 제2면
8; 제2반도체칩의 입출력패드
10; 도전성범프
12; 리드 12a,12b; 리드의 제1면 및 제2면
14; 리드의 할프에칭부
16; 회로기판 16a,16b; 회로기판의 제1면 및 제2면
18; 수지층 20; 회로패턴
22; 통공 30; 액상 봉지재
40; 봉지재 50; 도전성볼
60; 도전성와이어 70; 접착테이프
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 초박형인 동시에 반도체칩을 적층함으로써 고용량화를 구현할 수 있고, 또한 방열 성능이 우수한 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 적층함으로써 고기능화를 구현한 적층형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 적층형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착제로 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착제로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 접속되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 접속된다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b')및 도전성볼(50')을 통해서 마더보드와 교환된다.
그러나 이러한 종래의 반도체패키지는 일정두께의 회로기판 상면에 다시 제1반도체칩 및 제2반도체칩이 차례로 적층되어 있음으로써, 회로기판의 두께에 다시 제1반도체칩 및 제2반도체칩의 두께가 더해져 전체적인 두께가 두꺼워지는 단점이 있다.
또한, 최근의 고기능화된 반도체칩을 탑재시 열방출량이 많게 되는데, 이러한 열을 적절히 방출할 수 있는 수단이 없어서 반도체패키지의 오작동을 유발하는 문제점이 있다.
또한, 상기 제2반도체칩의 입출력패드와 회로기판의 본드핑거를 연결하는 도전성와이어의 루프하이트(Loop Height)가 큼으로써 반도체패키지의 제조 공정중 와이어스위핑(Wire Sweeping)이나 와이어쇼트(Wire Short)가 빈번히 발생하는 문제점이 있다.
더불어, 상기 회로기판은 수지층을 중심으로 상,하면에 회로패턴이 형성되고, 또한 상,하의 회로패턴은 도전성비아홀로 연결되며, 그 회로패턴의 표면은 커버코트로 코팅된 복잡한 구조를 함으로써, 리드이나 통상적인 써킷필름 및 써킷테이프에 비하여 고가이고 따라서, 상기 회로기판을 이용한 반도체패키지의 가격이 고가로 되는 문제점이 있다.
또한, 제1반도체칩 및 제2반도체칩 모두 도전성와이어에 의해 회로기판과 전기적으로 접속됨으로써 제조 시간(와이어 본딩 시간)이 오래 걸리고 그만큼 불량률도 커지는 문제점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 리드 또는 회로기판의 두께에 의해 제1반도체칩의 두께가 상쇄됨으로써 전체적으로 두께가 얇은 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 제1반도체칩 또는 제2반도체칩의 일면을 외부로 노출시켜 방열 성능이 우수한 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 제2반도체칩을 제1반도체칩 상면에 플립칩 기술을 이용하여 접속시킴으로써 루프하이트로 인한 종래의 와이어스위핑이나 와이어쇼트 등의 문제를 해결할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 비교적 가격이 저렴한 리드 또는 수지층, 필름, 테이프 등의 회로기판을 이용하여 저가의 반도체패키지를 제공할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 제1반도체칩의 입출력패드에 탭본딩, 리드본딩 또는 갱본딩 기술을 이용하여 제조 시간을 단축할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 제1면과 제2면을 가지며, 상기 제2면의 중앙부 및 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지며, 상기 제1면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1전기적 접속수단에 의해 상기 제1반도체칩의 중앙부에 형성된 입출력패드에 접속된 제2반도체칩과; 상기 제1반도체칩의 외주연에 제1면과 제2면을 가지며, 상기 제1반도체칩의 내주연에 형성된 입출력패드와 제2전기적 접속수단으로 연결된 섭스트레이트와; 상기 제1반도체칩, 제2반도체칩, 제1전기적 접속수단, 제2전기적 접속수단 및 섭스트레이트를 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1전기적 접속수단은 솔더범프, 골드범프, 도전성 에폭시로 코팅된 골드범프, 리드리스(Leadless) 솔더 범프, 이방성전도필름(ACF, Anisotropic Conductive Film)중 선택된 어느 하나일 수 있다.
상기 제1전기적 접속수단으로 접속되는 제1반도체칩 또는 제2반도체칩의 입출력패드중 어느 한쪽의 입출력패드에는 니켈/금(Ni/Au) 돌기가 더 형성될 수 도 있다.
상기 제1반도체칩과 제2반도체칩 사이의 제1전기적 접속수단은 액상 봉지재로 언더필(Underfill)될 수 있다.
상기 제1반도체칩의 제1면 도는 제2반도체칩의 제2면은 봉지재 외부로 노출될 수 있다.
상기 제1반도체칩의 제1면에는 열방출용 도전성 부재가 더 부착될 수도 있다.
상기 섭스트레이트는 제1면이 봉지재 외부로 노출될 수 있다.
상기 제2전기적 접속수단은 도전성와이어일 수 있다.
상기 섭스트레이트는 구리(Cu) 계열의 리드일 수 있다.
상기 리드는 제1반도체칩을 향하는 단부의 제1면에 할프에칭부가 더 형성될 수도 있다.
상기 섭스트레이트는 회로기판일 수 있다. 상기 회로기판은 수지층을 기본층으로 하여 그 제2면에는 도전성 회로패턴이 형성되어 있고, 상기 회로패턴은 제1반도체칩의 입출력패드에 직접 접속될 수 있다.
또한, 상기 회로기판의 수지층에는 상기 회로패턴의 일정영역이 제1면을 통하여 외측으로 오픈되도록 다수의 통공이 형성되어 있고, 상기 통공에는 상기 회로 패턴과 전기적으로 접속되며 차후 마더보드에 실장되는 도전성볼이 융착될 수 있다.
상기 제1반도체칩의 제2면 높이는 상기 섭스트레이트의 제2면 높이보다 작게함이 바람직하다.
상기 제1반도체칩의 제1면과 섭스트레이트의 제1면 및 봉지재의 일면은 동일면이 되도록 함이 바람직하다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 제1면과 제2면을 가지며, 상기 제2면의 중앙부 및 내주연에는 다수의 입출력패드가 형성된 제1반도체칩을 구비하고, 또한 제1면과 제2면을 가지며, 상기 제1면에는 다수의 입출력패드가 형성된 제2반도체칩을 구비하며, 상기 제1반도체칩의 중앙부에 형성된 입출력패드와 제2반도체칩의 입출력패드를 제1전기적 접속수단으로 상호 접속하는 단계와; 제1면과 제2면을 가지며, 상기 제1반도체칩 및 제2반도체칩의 외주연에 위치되어 차후 마더보드에 실장 가능한 섭스트레이트를 구비하고, 상기 섭스트레이트의 제1면과 상기 제1반도체칩의 제1면이 동일면이 되도록 일체의 접착테이프를 상기 제1섭스트레이트 및 제1반도체칩의 제1면에 접착하는 단계와; 상기 제1반도체칩의 내주연에 형성된 입출력패드와 상기 섭스트레이트를 제2전기적 접속수단으로 접속하는 단계와; 상기 접착테이프 상의 제1반도체칩, 제2반도체칩, 섭스트레이트를 봉지재로 봉지하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 제1전기적 접속수단은 솔더범프, 골드범프, 도전성 에폭시로 코팅된 골드범프, 리드리스(Leadless) 솔더 범프, 이방성전도필름(ACF, Anisotropic Conductive Film)중 선택된 어느 하나가 이용될 수 있다.
상기 제1반도체칩 또는 제2반도체칩의 입출력패드중 어느 한쪽의 입출력패드에는 니켈/금(Ni/Au) 돌기가 형성된 후 제1전기적 접속수단으로 상호 접속될 수 있다.
상기 제1반도체칩과 제2반도체칩이 제1전기적 접속수단으로 접속된 후에는 상기 제1전기적 접속수단이 액상 봉지재로 언더필될 수 있다.
상기 봉지 단계는 상기 제2반도체칩의 제2면이 봉지재 외부로 노출되도록 할 수 있다.
상기 봉지 단계후에는 봉지재 외부로 노출된 제1반도체칩의 제1면에 열방출용 도전성 부재가 더 부착될 수 있다.
상기 제2전기적 접속수단은 도전성와이어가 이용될 수 있다.
상기 섭스트레이트는 구리(Cu) 계열의 리드가 이용될 수 있다.
상기 리드는 제1반도체칩을 향하는 단부의 제1면에 할프에칭부가 더 형성된 것이 이용될 수 있다.
상기 섭스트레이트는 수지층을 기본층으로 하여, 상기 수지층 상에는 도전성 회로패턴이 형성되어 있고, 상기 회로패턴의 단부는 상기 제1반도체칩의 입출력패드에 직접 접속 가능하게 되어 있으며, 상기 회로패턴의 일정영역은 제1면을 통하여 외측으로 오픈되도록 다수의 통공이 더 형성된 회로기판이 이용될 수도 있다.
이때, 상기 봉지 단계후에는 상기 접착테이프를 떼어내고, 상기 수지층의 통공에 마더보드에 실장 가능한 도전성볼이 더 융착된다.
상기 제1반도체칩의 제2면 높이는 상기 섭스트레이트의 제2면 높이보다 작게 됨이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 섭스트레이트(리드 또는 회로기판) 두께에 의해 제1반도체칩의 두께가 상쇄됨으로써 전체적으로 두께가 얇은 반도체패키지를 얻을 수 있게 된다.
또한, 제1반도체칩 및/또는 제2반도체칩의 어느 한 면이 봉지재 외측으로 노출됨으로써 방열 성능이 우수한 반도체패키지를 얻을 수 있게 된다.
더구나, 상기 제1반도체칩(또는 제2반도체칩)의 노출된 면에는 도전성 부재를 더 부착함으로써 그 방열 성능을 더욱 향상시킬 수 있게 된다.
또한, 제1반도체칩과 제2반도체칩을 플립칩 형태로 접속시킴으로써 종래 루프 하이트로 인한 와이어 스위핑이나 와이어 쇼트 등의 문제를 해결할 수 있게 된다.
또한, 가격이 저렴한 리드, 회로기판 등을 이용하여 반도체패키지를 제조 함으로써 저가의 반도체패키지를 얻을 수 있게 된다.
또한, 섭스트레이트로서 회로기판을 이용할 경우 상기 회로기판에 형성된 도전성 회로패턴을 제1반도체칩의 입출력패드에 탭본딩, 리드본딩 또는 갱본딩 기술을 이용하여 직접 접속함으로써 반도체패키지의 제조 시간을 단축할 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지(101)를 도시한 단면도 및 저면도이다.
먼저, 대략 평면인 제1면(2a)과 제2면(2b)을 가지며, 상기 제2면(2b)의 중앙부 및 내주연에는 다수의 입출력패드(4)가 형성된 제1반도체칩(2)이 구비되어 있다.
또한, 대략 평면인 제1면(6a)과 제2면(6b)을 가지며, 상기 제1면(6a)에는 다수의 입출력패드(8)가 형성되어 있으며, 상기 입출력패드(8)는 제1전기적 접속수단에 의해 상기 제1반도체칩(2)의 중앙부에 형성된 입출력패드(4)에 접속된 제2반도체칩(6)이 구비되어 있다.
여기서, 상기 제1전기적 접속수단은 솔더범프(Solder Bump), 골드범프(Gold Bump), 도전성 에폭시로 코팅된 골드범프(Gold Bump with Conductive Epoxy Coating), 리드리스 솔더 범프(Leadless Solder Bump)와 같은 도전성범프(10), 이방성전도필름(ACF, Anisotropic Conductive Film, 도시되지 않음)중 선택된 어느 하나가 될 수 있다.
상기 이방성전도필름은 주지된 바와 같이 일반적인 접착 필름과 전도용금속알갱이가 혼합된 것으로 상기 접착 필름의 두께는 약 50μm 정도이고 전도용금속알갱이의 지름은 약 5μm 정도이다. 또한 상기 전도용금속알갱이의 표면은 얇은 폴리머(Polymer)로 코팅되어 있으며, 이러한 이방성전도필름의 소정 영역에 열 또는 압력을 가하게 되면 그 부분의 전도용금속알갱이를 감싸고 있는 폴리머가 녹게되어 전도성을 갖게 되고 그외의 부분은 확실한 절연성을 유지하는 특성을 가지고 있기 때문에 상호 접속될 부분의 위치 맞춤이 용이하다.
즉, 상기 도전성범프(10)를 이용한 반도체칩의 상호 접속 방법(플립칩 기술)은 제1반도체칩(2) 및 제2반도체칩(6)의 입출력패드(4,8)에 대한 위치를 정확히 일치시킨 후, 상기 어느 한 입출력패드(4,8)에 융착된 도전성범프(10)를 리플로우(Reflow)하여야 하지만, 상기 이방성전도필름을 이용한 경우에는 이러한 고정도의 위치 맞춤이 필요하지 않은 장점이 있다.
또한, 상기 제1반도체칩(2) 및 제2반도체칩(6)중 어느 한 반도체칩의 입출력패드(4,8)에는 니켈/금(Ni/Au) 돌기(도시되지 않음)를 미리 형성한 후 상기와 같은 도전성범프(10) 또는 이방성전도필름을 이용하여 두개의 반도체칩을 상호 접속할 수 도 있다. 상기와 같이 니켈/금 돌기를 미리 형성한 이유는 제1반도체칩(2) 및 제2반도체칩(6)의 접속 강도를 강화하기 위함이다.
한편, 상기와 같이 플립칩 기술을 이용하여 두개의 반도체칩을 상호 접속한 경우에는 두 반도체칩 사이의 열팽창 계수 차이가 없어 도전성범프(10) 또는 이방성전도필름의 스탠드오프하이트(Standoff Height)를 확보하지 않아도 되므로 적층된 두 반도체칩의 전체적인 두께가 더욱 감소하게 된다.
더불어, 상기 제1반도체칩(2)과 제2반도체칩(6) 사이의 도전성범프(10)는 액상봉지재(30)로 언더필(Underfill)될 수 있다. 상기와 같이 액상봉지재(30)로 언더필된 경우에는 두 반도체칩의 결합강도가 더욱 강화되고 또한 제조 공정중 상기 도전성범프(10)로의 이물질 침투를 억제하게 된다.
계속해서, 상기 제1반도체칩(2)의 외주연에는 제1면(12a)과 제2면(12b)을 가 지며, 상기 제1반도체칩(2)의 내주연에 형성된 입출력패드(4)와 제2전기적 접속수단으로 연결된 섭스트레이트가 구비되어 있다.
여기서, 상기 섭스트레이트는 구리(Cu) 또는 철(Fe) 계열의 리드(12)일 수 있으며, 상기 리드(12)는 상기 제1반도체칩(2)을 향하는 단부의 제1면(12a)에 할프에칭부(14)가 더 형성될 수 있다. 상기 할프에칭부(14)는 차후 설명할 봉지재(40)와의 결합 면적을 향상시키고 인터락킹(Interlocking) 효과를 유발하여 상기 리드(12)가 봉지재(40)에서 상,하,좌,우로의 이탈되는 현상을 방지한다.
상기 제1반도체칩(2)의 내주연에 형성된 입출력패드(4)와 섭스트레이트 즉, 리드(12)를 전기적으로 접속시키는 상기 제2전기적 접속수단은 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(60)를 이용함이 바람직하다.
이어서, 상기 제1반도체칩(2), 제2반도체칩(6), 제1전기적 접속수단(도전성범프(10) 또는 이방성전도필름), 제2전기적 접속수단(도전성와이어(60)) 및 섭스트레이트(리드(12))는 봉지재(40)로 봉지되어 있다.
상기 봉지재(40)는 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 상기 언더필에 이용된 액상봉지재(30)(예를 들면, Glop Top)가 이용될 수 있다.
한편, 상기 제1반도체칩(2)은 제1면(2a)을 봉지재(40) 외부로 노출시켜 그 방열 성능을 더욱 향상시킬 수 있다.
마찬가지로, 상기 제2반도체칩(6)의 제2면(6b) 역시 봉지재(40) 외부로 노출되도록 하여 그 방열 성능을 더욱 더 향상시킬 수 있다.(도시되지 않음)
또한, 상기 제1반도체칩(2)의 제1면(2a) 및/또는 제2반도체칩(6)의 제2면(6b)에는 도전성 부재를 더 부착하여 그 방열 성능을 향상시킬 수도 있다.(도시되지 않음)
더불어, 상기 섭스트레이트 즉, 리드(12)의 제1면(12a) 역시 봉지재(40) 외부로 노출됨으로써, 이 노출된 면이 차후 마더보드의 소정 패턴에 실장 가능하게 된다.
한편, 상기 제1반도체칩(2)의 제2면(2b) 높이는 상기 섭스트레이트(리드(12))의 제2면(12b) 높이 보다 작게 형성됨으로써, 제2전기적 접속수단(도전성와이어(60))의 루프하이트가 최소화된다.
또한, 상기 제1반도체칩(2)의 제1면(2a)과 섭스트레이트(리드(12))의 제1면(12a) 및 봉지재(40)의 일면은 동일면을 이루고 있다.
도3은 본 발명의 제2실시예에 의한 반도체패키지(102)를 도시한 단면도이다. 여기서, 본 발명의 제2실시예는 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 제1반도체칩(2) 및 제2반도체칩(6)의 상호 접속 구조는 본 발명의 제1실시예에 의한 반도체패키지(101)와 같다. 다만, 본 발명의 제2실시예는 제1반도체칩(2)의 외주연에 섭스트레이트로서 리드(12) 대신 회로기판(16)이 위치되어 있다.
상기 회로기판(16)은 수지층(18), 테이프 또는 필름중 선택된 어느 하나를 기본층으로 하여 그 제2면(16b)에 도전성 회로패턴(20)이 형성되어 있다. 상기 도전성 회로패턴(20)은 구리(Cu) 계열의 박막이다.
상기 회로패턴(20)은 제1반도체칩(2)의 소정 영역까지 연장되어 그 제1반도체칩(2)의 입출력패드(4)에 직접 접속되어 있다.
또한, 상기 회로기판(16)은 상기 회로패턴(20) 일정영역이 제1면(16a)을 통하여 외측으로 오픈(Open)되도록 수지층(18)에 다수의 통공(22)이 형성되어 있다. 상기 통공(22)에는 상기 회로패턴(20)과 전기적으로 접속되며 차후 마더보드에 실장되도록 솔더볼과 같은 도전성볼(50)이 융착되어 있다.
상기와 같이 회로기판(16)을 이용했을 경우에는 회로기판(16)의 제2면(16b)에 형성된 회로패턴(20)을 직접 제1반도체칩(2)의 입출력패드(4)에 본딩함으로써, 본 발명의 제1실시예와 같은 도전성와이어(60)가 필요없게 된다. 따라서 반도체패키지(102)의 구조가 단순해지고 그 제조 공정수가 감소된다.
또한, 상기 섭스트레이트로서, 수지층을 기본층으로 제1면에는 볼랜드를, 제2면에는 본드핑거를 포함하는 회로패턴이 형성된 회로기판(도시되지 않음)을 이용할 수도 있다.
도4a 내지 도4f는 본 발명의 제1실시예에 의한 반도체패키지(101)의 제조 방법을 도시한 설명도이고, 도5a 내지 도5g는 본 발명의 제2실시예에 의한 반도체패키지(102)의 제조 방법을 도시한 설명도로서 이를 참조하여 본 발명에 의한 반도체패키지(101,102)의 제조 방법을 설명하면 다음과 같다.
1. 반도체칩 상호 접속 단계로서, 제1면(2a)과 제2면(2b)을 가지며, 상기 제2면(2b)의 중앙부 및 내주연에는 다수의 입출력패드(4)가 형성된 제1반도체칩(2)을 구비하고, 또한 제1면(6a)과 제2면(6b)을 가지며, 상기 제1면(6a)에는 다수의 입출력패드(8)가 형성된 제2반도체칩(6)을 구비하며, 상기 제1반도체칩(2)의 중앙부에 형성된 입출력패드(4)와 제2반도체칩(6)의 입출력패드(8)를 제1전기적 접속수단으로 상호 접속한다.(도4a 및 도5a 참조)
여기서, 상기 제1전기적 접속수단은 솔더범프, 골드범프, 도전성 에폭시로 코팅된 골드범프, 리드리스 솔더 범프와 같은 도전성범프(10), 또는 이방성전도필름중 선택된 어느 하나가 이용될 수 있다.
상기 제1반도체칩(2) 또는 제2반도체칩(6)의 입출력패드(4,8)중 어느 한쪽의 입출력패드(4,8)에는 니켈/금(Ni/Au) 돌기가 형성된 후 제1전기적 접속수단으로 상호 접속될 수도 있다.
상기 제1반도체칩(2)과 제2반도체칩(6)이 제1전기적 접속수단으로 접속된 후에는 그 접속 강도 등을 향상시키기 위해 상기 제1전기적 접속수단이 액상봉지재(30)로 언더필될 수도 있다.(도4b 및 도5b참조)
2. 섭스트레이트 및 접착테이프 제공 단계로서, 제1면(12a,16a)과 제2면(12b,16b)을 가지며, 상기 제1반도체칩(2) 및 제2반도체칩(6)의 외주연에 위치되어 차후 마더보드에 실장 가능한 섭스트레이트를 구비하고, 상기 섭스트레이트의 제1면(12a,16a)과 상기 제1반도체칩(2)의 제1면(2a)이 동일면이 되도록 일체의 접착테이프(70)를 상기 섭스트레이트의 제1면(12a,16a) 및 제1반도체칩(2)의 제1면(2a)에 접착한다.
여기서, 상기 섭스트레이트는 구리 또는 철 계열로서, 상기 제1반도체칩(2)을 향하는 단부의 제1면(2a)에는 할프에칭부(14)가 형성된 리드(12)를 이용할 수 있다.(도4c 참조)
또한, 상기 섭스트레이트는 수지층(18)을 기본층으로 하여, 상기 수지층(18) 상에는 도전성 회로패턴(20)이 형성되어 있고, 상기 회로패턴(20)의 단부는 상기 제1반도체칩(2)의 입출력패드(4)에 직접 접속 가능하게 되어 있으며, 상기 회로패턴(20)의 일정영역은 제1면(16a)을 통하여 외측으로 오픈되도록 다수의 통공(22)이 더 형성된 회로기판(16)을 이용할 수도 있다.(도5c 참조)
한편, 상기 제1반도체칩(2)의 제2면(2b) 높이는 상기 섭스트레이트의 제2면 (12b,16b) 높이보다 작은 것을 구비함으로써, 차후 상기 제1반도체칩(2)과 섭스트레이트 사이의 루프하이트가 최소화도록 함이 바람직하다.
3. 제2전기적 접속 단계로서, 상기 제1반도체칩(2)의 내주연에 형성된 입출력패드(4)와 상기 섭스트레이트(리드(12)의 제2면(12b)) 사이를 제2전기적 접속수단으로 접속한다.
여기서, 상기 섭스트레이트로서 리드(12)를 이용했을 경우에는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(60)를 이용할 수 있다.(도4d 참조)
또한, 섭스트레이트로서 회로기판(16)을 이용했을 경우에는 회로기판(16)에 형성된 회로패턴(20)을 제1반도체칩(2)의 입출력패드(4)에 직접 접속할 수도 있다.(도5d 참조)
여기서, 상기 회로기판(16)의 회로패턴(20)을 제1반도체칩(2)의 입출력패드(4)에 접속하는 방법은 주지된 바와 같이 탭본딩, 리드본딩 또는 갱본딩 방법 등을 이용함으로써 그 본딩 시간을 최소화할 수 있다.
4. 봉지 단계로서, 상기 접착테이프(70) 상의 제1반도체칩(2), 제2반도체칩(6), 섭스트레이트를 에폭시몰딩컴파운드 또는 액상 봉지재와 같은 봉지재(40)로 봉지한다.(도4e 및 도5e 참조)
이때, 상기 제2반도체칩(6)의 제2면(6b)은 봉지재(40) 외측으로 노출되도록 하여 방열 성능을 향상시킬 수 있다.(도시되지 않음)
5. 접착테이프 제거 단계로서, 상기 제1반도체칩(2), 봉지재(40) 및 섭스트레이트 일면에서 접착테이프(70)를 제거한다.(도4f 및 도5f 참조)
여기서, 상기와 같이 접착테이프(70)가 제거된 후에는 상기 제1반도체칩(2)의 제1면(2a)에 도전성부재를 더 부착하여 그 방열 성능을 더욱 향상시킬 수도 있다.(도시되지 않음)
여기서, 섭스트레이트로서 리드(12)를 이용했을 경우에는 상기 리드(12)의 제1면(2a)이 직접 마더보드에 실장 가능한 형태가 된다.
한편, 섭스트레이트로서 회로기판(16)을 이용했을 경우에는 상기 회로기판(16)에 형성된 통공(22)에 솔더볼과 같은 도전성볼(50)을 융착한다.(도5g 참조)
상기와 같은 단계가 완료된 후에는 통상적인 마킹을 수행하고, 상기와 같은 섭스트레이트가 일렬 또는 행과 열을 갖는 매트릭스형일 경우에는 싱귤레이션 단계를 통하여 낱개의 반도체패키지로 분리하게 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러 가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 섭스트레이트(리드 또는 회로기판) 두께에 의해 제1반도체칩의 두께가 상쇄됨으로써 전체적으로 두께가 얇은 반도체패키지를 얻을 수 있다.
또한, 제1반도체칩 및/또는 제2반도체칩의 어느 한 면이 봉지재 외측으로 노출됨으로써 방열 성능이 우수한 반도체패키지를 얻을 수 있다.
더구나, 상기 제1반도체칩(또는 제2반도체칩)의 노출된 면에는 도전성 부재를 더 부착함으로써 그 방열 성능을 더욱 향상시킬 수 있다.
또한, 제1반도체칩과 제2반도체칩을 플립칩 형태로 접속시킴으로써 종래 루프 하이트로 인한 와이어 스위핑이나 와이어 쇼트 등의 문제를 해결할 수 있다.
또한, 가격이 저렴한 리드, 회로기판 등을 이용하여 반도체패키지를 제조 함으로써 저가의 반도체패키지를 얻을 수 있다.
또한, 섭스트레이트로서 회로기판을 이용할 경우 상기 회로기판에 형성된 도전성 회로패턴을 제1반도체칩의 입출력패드에 탭본딩, 리드본딩 또는 갱본딩 기술을 이용하여 직접 접속함으로써 반도체패키지의 제조 시간을 단축할 수 있다.

Claims (15)

  1. 삭제
  2. 제1면과 제2면을 가지며, 상기 제2면의 중앙부 및 내주연에는 다수의 입출력패드가 형성된 제1반도체칩과,
    제1면과 제2면을 가지며, 상기 제1면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1전기적 접속수단에 의해 상기 제1반도체칩의 중앙부에 형성된 입출력패드에 접속된 제2반도체칩과,
    상기 제1반도체칩의 외주연에 제1면과 제2면을 가지며, 상기 제1반도체칩의 내주연에 형성된 입출력패드와 제2전기적 접속수단으로 연결된 섭스트레이트와,
    상기 제1반도체칩, 제2반도체칩, 제1전기적 접속수단, 제2전기적 접속수단 및 섭스트레이트를 봉지하는 봉지재를 포함하고,
    상기 제1전기적 접속수단은 솔더범프, 골드범프, 도전성 에폭시로 코팅된 골드범프, 리드리스(Leadless) 솔더 범프, 이방성전도필름(ACF, Anisotropic Conductive Film)중 선택된 어느 하나인 것을 특징으로 하는 반도체패키지.
  3. 제2항에 있어서, 상기 제1반도체칩과 제2반도체칩 사이의 제1전기적 접속수단은 액상 봉지재로 언더필(Underfill)된 것을 특징으로 하는 반도체패키지.
  4. 제2항에 있어서, 상기 제1반도체칩은 제1면이 봉지재 외부로 노출된 것을 특징으로 하는 반도체패키지.
  5. 제2항 또는 제4항에 있어서, 상기 제1반도체칩의 제1면에는 열방출용 도전성 부재가 더 부착되고, 상기 제2반도체칩은 제2면이 봉지재 외부로 노출된 것을 특징으로 하는 반도체패키지.
  6. 제2항에 있어서, 상기 섭스트레이트는 제1면이 봉지재 외부로 노출된 것을 특징으로 하는 반도체패키지.
  7. 제2항에 있어서, 상기 제2전기적 접속수단은 도전성와이어인 것을 특징으로 하는 반도체패키지.
  8. 제2항에 있어서, 상기 섭스트레이트는 금속성의 리드인 것을 특징으로 하는 반도체패키지.
  9. 제2항에 있어서, 상기 섭스트레이트는 수지층을 기본층으로 제1면에는 볼랜드를, 제2면에는 본드핑거를 포함하는 회로패턴이 형성된 회로기판인 것을 특징으로 하는 반도체패키지.
  10. 제2항에 있어서, 상기 섭스트레이트는 수지층을 기본층으로, 제2면에는 제1반도체칩의 입출력패드와 직접 접속되는 도전성 회로패턴이 형성된 회로기판인 것을 특징으로 하는 반도체패키지.
  11. 제10항에 있어서, 상기 회로기판은 상기 회로패턴의 일정영역이 제1면을 통하여 외측으로 오픈되도록 수지층에 다수의 통공이 형성되어 있고, 상기 통공에는 상기 회로패턴과 전기적으로 접속되며 차후 마더보드에 실장되는 도전성볼이 융착된 것을 특징으로 하는 반도체패키지.
  12. 제1면과 제2면을 가지며, 상기 제2면의 중앙부 및 내주연에는 다수의 입출력패드가 형성된 제1반도체칩을 구비하고, 또한 제1면과 제2면을 가지며, 상기 제1면에는 다수의 입출력패드가 형성된 제2반도체칩을 구비하며, 상기 제1반도체칩의 중앙부에 형성된 입출력패드와 제2반도체칩의 입출력패드를 제1전기적 접속수단으로 상호 접속하는 단계와;
    제1면과 제2면을 가지며, 상기 제1반도체칩 및 제2반도체칩의 외주연에 위치되어 차후 마더보드에 실장 가능한 섭스트레이트를 구비하고, 상기 섭스트레이트의 제1면과 상기 제1반도체칩의 제1면이 동일면이 되도록 일체의 접착테이프를 상기 제1섭스트레이트 및 제1반도체칩의 제1면에 접착하는 단계와;
    상기 제1반도체칩의 내주연에 형성된 입출력패드와 상기 섭스트레이트를 제2전기적 접속수단으로 접속하는 단계와;
    상기 접착테이프 상의 제1반도체칩, 제2반도체칩, 섭스트레이트를 봉지재로 봉지하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  13. 제12항에 있어서, 상기 제1반도체칩과 제2반도체칩이 제1전기적 접속수단으로 접속된 후에는 상기 제1전기적 접속수단이 액상 봉지재로 언더필됨을 특징으로 하는 반도체패키지의 제조 방법.
  14. 제12항에 있어서, 상기 봉지 단계후에는 봉지재 외부로 노출된 제1반도체칩의 제1면에 열방출용 도전성 부재가 더 부착됨을 특징으로 하는 반도체패키지의 제조 방법.
  15. 제12항에 있어서, 상기 제1반도체칩의 제2면 높이는 상기 섭스트레이트의 제2면 높이보다 작은 것이 이용됨을 특징으로 하는 반도체패키지의 제조 방법.
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