KR101647592B1 - 반도체 패키지 - Google Patents

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KR101647592B1
KR101647592B1 KR1020150046972A KR20150046972A KR101647592B1 KR 101647592 B1 KR101647592 B1 KR 101647592B1 KR 1020150046972 A KR1020150046972 A KR 1020150046972A KR 20150046972 A KR20150046972 A KR 20150046972A KR 101647592 B1 KR101647592 B1 KR 101647592B1
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김진수
이상현
양성진
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Abstract

본 발명의 일 실시예는 회로 패턴을 용이하게 재설계할 수 있는 반도체 패키지를 제공한다.
이를 위해 본 발명의 일 실시예는 상면, 하면 및 하면에서 하부로 돌출된 돌출부를 가지며, 서로 분리된 적어도 하나의 도전성 플레이트, 상기 도전성 플레이트의 상면에 부착된 반도체 다이, 상기 도전성 플레이트의 하면에 부착된 소자, 상기 소자와 함께 상기 도전성 플레이트의 하면 및 돌출부를 함께 인캡슐레이션하는 제 1 인캡슐란트 및 상기 반도체 다이와 함께 상기 도전성 플레이트의 상면을 인캡슐레이션하는 제 2 인캡슐란트를 포함하는 것을 특징으로 하는 반도체 패키지를 개시한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 다이의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
미국 특허출원공개공보 US2003/0001252호(2003.01.02) 공개특허공보 제10-2008-0020375호(2008.03.05) 공개특허공보 제10-2002-0007683호(2002.01.29)
본 발명의 일 실시예는 회로 패턴을 용이하게 재설계할 수 있는 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는 소형화 및 박형화할 수 있는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는 상면, 하면 및 하면에서 하부로 돌출된 돌출부를 가지며, 서로 분리된 적어도 하나의 도전성 플레이트, 상기 도전성 플레이트의 상면에 부착된 반도체 다이, 상기 도전성 플레이트의 하면에 부착된 소자, 상기 소자와 함께 상기 도전성 플레이트의 하면 및 돌출부를 함께 인캡슐레이션하는 제 1 인캡슐란트 및 상기 반도체 다이와 함께 상기 도전성 플레이트의 상면을 인캡슐레이션하는 제 2 인캡슐란트를 포함한다.
상기 도전성 플레이트의 돌출부는 하면으로부터 에칭되어 형성될 수 있다.
상기 도전성 플레이트는 상면으로부터 에칭되어 적어도 하나로 분리될 수 있다.
상기 도전성 플레이트의 상면으로부터 에칭되는 영역에서 상기 제 1 인캡슐란트와 상기 제 2 인캡슐란트는 직접 맞닿을 수 있다.
상기 도전성 플레이트의 돌출부는 상기 제 1 인캡슐란트의 외부로 노출될 수 있다.
노출된 상기 도전성 플레이트의 돌출부에 전기적으로 연결되도록 부착된 적어도 하나의 솔더볼을 더 포함할 수 있다.
상기 소자는 수동 소자, 능동 소자 또는 반도체 다이 중 선택된 하나 이상으로 형성될 수 있다.
상기 도전성 플레이트의 하면과 상기 소자 사이에는 제 1 언더필이 개재될 수 있다.
상기 도전성 플레이트의 상면과 상기 반도체 다이 사이에는 제 2 언더필이 개재될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 상면과 하면을 갖는 도전성 플레이트를 준비하는 단계, 상기 도전성 플레이트의 하면에 함몰 영역을 갖도록, 상기 도전성 플레이트의 하면을 에칭하는 제 1 에칭 단계, 상기 도전성 플레이트에 전기적으로 연결되도록 상기 함몰 영역에 소자를 배치하는 소자 배치 단계, 상기 도전성 플레이트의 하면을 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계, 상기 도전성 플레이트의 상면을 에칭하는 제 2 에칭 단계, 상기 도전성 플레이트에 전기적으로 연결되도록 상기 도전성 플레이트의 상면에 반도체 다이를 배치하는 반도체 다이 배치 단계 및 상기 도전성 플레이트의 상면을 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계를 포함한다.
상기 제 1 인캡슐레이션 단계에서는 상기 도전성 플레이트가 노출되도록 상기 제 1 인캡슐란트를 그라인딩할 수 있다.
노출된 상기 도전성 플레이트의 하면에 전기적으로 연결되도록 적어도 하나의 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함할 수 있다.
상기 소자 배치 단계에서 상기 소자는 수동 소자, 능동 소자 또는 반도체 다이 중 선택된 하나 이상으로 형성될 수 있다.
상기 제 2 에칭 단계에서는 상기 도전성 플레이트가 회로 패턴을 형성할 수 있다.
상기 제 2 에칭 단계에서는 상기 제 1 인캡슐란트의 상면이 상부로 노출될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 회로 패턴을 용이하게 재설계할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 소형화 및 박형화할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
다음은 도 1 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지를 설명한다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 1에 도시된 바와 같이, 대략 평평한 상면(101)과 하면(102)을 갖는 도전성 플레이트(100)를 준비한다.
상기 도전성 플레이트(100)는 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 도전성 재질 중 선택되는 어느 하나가 판형으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
이후, 도 2를 참조하면, 도전성 플레이트(100)의 하면(102)으로부터 소정 깊이만큼의 영역(103)에 제 1 에칭하여, 함몰 영역(110)과 돌출부(120)를 형성한다. 여기서, 상기 도전성 플레이트(100)는 후술할 제 2 에칭 공정을 거친 후 도전성 회로 패턴으로 형성될 수 있으므로, 제 1 에칭 영역(103)은 후술할 반도체 다이 및/또는 소자의 요건에 따라 용이하게 설계될 수 있다.
여기서, 상기 제 1 에칭은 물리적 에칭 또는 화학적 에칭을 이용할 수 있으나, 본 발명에서 제 1 에칭 공정의 방법을 한정하는 것은 아니다.
이후, 도 3을 참조하면, 상기 도전성 플레이트(100)에 전기적으로 연결되도록, 상기 함몰 영역(110)에 소자(200)를 배치한다. 다만, 도 3에서는 상기 소자(200)가 제 1 반도체 다이(210)를 갖는 제 1 반도체 모듈(200)인 것으로 도시하고 있으나, 본 발명에서 상기 소자(200)은 능동 소자 또는 수동 소자 중 어느 하나 이상으로 선택될 수 있다.
상기 제 1 반도체 모듈(200)은 제 1 반도체 다이(210), 제 1 본드 패드(220), 제 1 솔더 범프(230) 및 제 1 언더필(미도시)로 구성된다.
상기 제 1 반도체 다이(210)는 액티브층(미도시)에 전기적으로 연결된 제 1 본드 패드(220)가 노출된 하면을 가진다. 여기서, 상기 제 1 본드 패드(220)는 구리 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 1 솔더 범프(230)는 리플로우 공정을 통해 제 1 본드 패드(220)와 도전성 플레이트(100)를 전기적 및 물리적으로 연결하며, 납/주석(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
도시하진 않았지만, 도전성 플레이트(100)의 하면(102)과 제 1 반도체 다이(210) 사이에는 제 1 언더필(미도시)이 충진 후 경화된다.
상기 제 1 언더필(미도시)은 반도체 패키지 제조 공정 상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 제 1 언더필(미도시)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있다. 물론, 후술할 제 1 인캡슐란트를 통해 상기 범프 접합부는 외부로부터 보호될 수 있으므로, 상기 제 1 언더필(미도시)은 생략될 수 있다.
또한, 상기 소자(200)가 수동 소자로 형성될 경우, 상기 수동 소자는 저항, 인덕터 또는 커패시터 등으로 형성될 수 있다.
이후, 도 4를 참조하면, 도전성 플레이트(100)의 하부, 즉, 도전성 플레이트(100)의 하면(102) 및 소자(200)의 외주면을 제 1 인캡슐란트(10)로 인캡슐레이션한다.
상기 제 1 인캡슐란트(10)는 상기 도전성 플레이트(100)의 하면(102) 및 소자(200)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 제 1 인캡슐란트(10)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 1 인캡슐란트(10)의 재질을 한정하는 것은 아니다.
이후, 도 5를 참조하면, 상기 도전성 플레이트(100)의 돌출부(120)가 제 1 인캡슐란트(10)의 외면으로 노출되도록 제 1 인캡슐란트(10)의 하면을 일정 두께만큼 그라인딩하여 불필요한 부분을 제거한다. 여기서, 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다.
이후, 도 6을 참조하면, 도전성 플레이트(100)의 상면(101)으로부터 소정 깊이만큼의 영역(104)에 제 2 에칭하여, 도전성 플레이트(100)를 분리하며, 도전성 회로 패턴을 형성한다. 상기 제 2 에칭 영역(104)은 상술한 바와 같이 반도체 다이 및/또는 소자의 요건에 따라 용이하게 설계될 수 있다.
여기서, 상기 제 2 에칭은 물리적 에칭 또는 화학적 에칭을 이용할 수 있으나, 본 발명에서 제 2 에칭 공정의 방법을 한정하는 것은 아니다. 다만, 제 2 에칭 영역(104)에 의해 상기 제 1 인캡슐란트(10)가 외부로 노출되므로, 제 2 에칭 중 제 1 인캡슐란트(10)가 에칭되어서는 안 된다.
이후, 도 7을 참조하면, 상기 도전성 플레이트(100)에 전기적으로 연결되도록, 상기 도전성 플레이트(100)의 상면(101)에 상기 제 2 반도체 모듈(300)을 배치한다. 상기 제 2 반도체 모듈(300)은 제 2 반도체 다이(310), 제 2 본드 패드(320), 제 2 솔더 범프(330) 및 제 2 언더필(미도시)로 구성된다.
상기 제 2 반도체 다이(310)는 액티브층(미도시)에 전기적으로 연결된 제 2 본드 패드(320)가 노출된 하면을 가진다. 여기서, 상기 제 2 본드 패드(320)는 구리 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 2 솔더 범프(330)는 리플로우 공정을 통해 제 2 본드 패드(320)와 도전성 플레이트(100)를 전기적 및 물리적으로 연결하며, 납/주석(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
도시하진 않았지만, 도전성 플레이트(100)의 상면(101)과 제 2 반도체 다이(310) 사이에는 제 2 언더필(미도시)이 충진 후 경화된다.
상기 제 2 언더필(미도시)은 반도체 패키지 제조 공정 상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 제 2 언더필(미도시)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있다. 물론, 후술할 제 2 인캡슐란트를 통해 상기 범프 접합부는 외부로부터 보호될 수 있으므로, 상기 제 2 언더필(미도시)은 생략될 수 있다.
이후, 도 8를 참조하면, 도전성 플레이트(100)의 상부, 즉, 도전성 플레이트(100)의 상면(101) 및 제 2 반도체 모듈(300)의 외주면을 제 2 인캡슐란트(20)로 인캡슐레이션한다.
상기 제 2 인캡슐란트(20)는 상기 도전성 플레이트(100)의 상면(101) 및 제 2 반도체 모듈(300)을 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 제 2 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 2 인캡슐란트(20)의 재질을 한정하는 것은 아니다.
이후, 도 9를 참조하면, 상기 제 1 인캡슐란트(10)의 외면으로 노출된 도전성 플레이트(100)의 돌출부(120)에 전기적으로 연결되도록 솔더볼(30)을 부착하여 본 발명의 일 실시예에 따른 반도체 패키지를 제조한다. 여기서, 상기 솔더볼(30)은 납/주석(Pb/Sn), 납없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10, 20: 인캡슐란트 30: 솔더볼
100: 도전성 플레이트 200: 소자
300: 제 2 반도체 모듈

Claims (9)

  1. 상면, 하면 및 하면에서 하부로 돌출된 돌출부를 가지며, 서로 분리된 적어도 하나의 도전성 플레이트;
    상기 도전성 플레이트의 상면에 부착된 반도체 다이;
    상기 도전성 플레이트의 하면에 부착된 소자;
    상기 소자를 완전히 감싸며, 상기 도전성 플레이트의 하면으로부터 상기 돌출부의 하면 사이의 영역을 인캡슐레이션하는 제 1 인캡슐란트; 및
    상기 제 1 인캡슐란트로부터 상기 반도체 다이를 향하는 방향으로 형성되며, 상기 반도체 다이 및 상기 도전성 플레이트의 상면을 인캡슐레이션하는 제 2 인캡슐란트를 포함하고,
    상기 반도체 다이 및 상기 소자는 동일한 상기 도전성 플레이트에 의하여 서로 마주보며 직접 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 도전성 플레이트의 돌출부는 하면으로부터 에칭되어 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 도전성 플레이트는 상면으로부터 에칭되어 적어도 하나로 분리되는 것을 특징으로 하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 도전성 플레이트의 상면으로부터 에칭되는 영역에서 상기 제 1 인캡슐란트와 상기 제 2 인캡슐란트는 직접 맞닿는 것을 특징으로 하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 도전성 플레이트의 돌출부는 상기 제 1 인캡슐란트의 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  6. 제 5항에 있어서,
    노출된 상기 도전성 플레이트의 돌출부에 전기적으로 연결되도록 부착된 적어도 하나의 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 소자는 수동 소자, 능동 소자 또는 반도체 다이 중 선택된 하나 이상으로 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 도전성 플레이트의 하면과 상기 소자 사이에는 제 1 언더필이 개재된 것을 특징으로 하는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 도전성 플레이트의 상면과 상기 반도체 다이 사이에는 제 2 언더필이 개재된 것을 특징으로 하는 반도체 패키지.
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