KR100817078B1 - 시스템-인 패키지 및 시스템-인 패키지의 제작 방법 - Google Patents

시스템-인 패키지 및 시스템-인 패키지의 제작 방법 Download PDF

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박명순
이인영
이호진
서문선
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Abstract

메인 칩(main chip)과 1 개 이상의 서브 칩(sub chip)들을 구비하는 시스템-인 패키지(System-In Package)에 있어서, 본 발명에 따른 시스템-인 패키지는 다음과 같은 기술적 특징을 구비한다. 상기 메인 칩의 제 1 면과 상기 메인 칩의 제 2 면은 관통 전극에 의하여 서로 전기적으로 연결되고, 상기 1 개 이상의 서브 칩들은 재배선(RDL: ReDistribution Line)이 형성된 상기 메인 칩의 제 2 면에 실장(assemble)되며, 상기 시스템-인 패키지의 길이는 상기 메인 칩의 길이와 동일하다.
Figure R1020060122586
멀티-칩 패키지, 시스템-인 패키지, 집적도, 관통 전극, 재배선

Description

시스템-인 패키지 및 시스템-인 패키지의 제작 방법{System-In Package and method of manufacturing the same}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1a 및 도 1b는 종래의 멀티-칩 패키지 또는 시스템-인 패키지를 나타내는 도면이다. 즉, 도 1a의 왼쪽 그림은 종래의 멀티-칩 패키지 또는 시스템-인 패키지의 평면도이고, 도 1a의 오른쪽 그림은 도 1a의 왼쪽 그림에 대응되는 단면도이다. 그리고, 도 1b의 왼쪽 그림은 또 다른 종래의 멀티-칩 패키지 또는 시스템-인 패키지의 평면도이고, 도 1b의 오른쪽 그림은 도 1b의 왼쪽 그림에 대응되는 단면도이다.
도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 시스템-인 패키지를 나타내는 도면이다. 즉, 도 2a의 왼쪽 그림은 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 평면도이고, 도 2a의 오른쪽 그림은 도 2a의 왼쪽 그림에 대응되는 단면도이며, 도 2b는 도 2a의 오른쪽 그림을 더욱 더 자세하게 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 어느 한 실시예에 따른 시스템-인 패키지를 예시하는 평면도이다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법을 단계적으로 설명하는 도면들이다.
본 발명은 시스템-인 패키지 및 시스템-인 패키지의 제작 방법에 관한 것으로서, 특히 그 길이가 메인 칩의 길이와 동일하도록 형성되는 시스템-인 패키지 및 그 시스템-인 패키지의 제작 방법에 관한 것이다.
현재, 반도체 소자(semiconductor device)는 고속(high speed)화 및 고집적(high density)화를 지속적으로 요구받고 있다. 반도체 소자는 패키지(package) 형태로 최종 소비자에게 구매되는데, 최근에 패키지를 고집적화시키는 방안의 일환으로서 멀티-칩 패키지(multi-chip package) 기술, 시스템-인 패키지(system-in package) 기술 등이 다양하게 제안되고 있다. 멀티-칩 패키지 기술 또는 시스템-인 패키지 기술은 하나의 패키지 내부에 다수의 칩(chip)들을 구비시킴으로써 패키지의 집적도를 높이는 3 차원 적층 기술이며, 또한 하나의 시스템을 하나의 패키지로 구현하려는 기술이다.
도 1a 및 도 1b는 종래의 멀티-칩 패키지 또는 시스템-인 패키지를 나타내는 도면이다.
도 1a에는 기판(substrate. SUB), 칩 CHIP1, 칩 CHIP2, 칩 CHIP3, 다수의 본딩 와이어(bonding wire)들(BW11, BW12, BW2, BW3 등), 보호층(ENCAP) 및 외부 터 미널(TER)이 도시되어 있다. 도 1a의 왼쪽 그림은 종래의 멀티-칩 패키지 또는 시스템-인 패키지의 평면도이고, 도 1a의 오른쪽 그림은 도 1a의 왼쪽 그림에 대응되는 단면도이다.
도 1b에는 기판(SUB), 칩 CHIP4, 칩 CHIP5, 칩 CHIP6, 칩 CHIP7, 다수의 본딩 와이어(bonding wire)들(BW41, BW42, BW51, BW52 등), 보호층(ENCAP) 및 외부 터미널(TER)이 도시되어 있다. 도 1b의 왼쪽 그림은 또 다른 종래의 멀티-칩 패키지 또는 시스템-인 패키지의 평면도이고, 도 1b의 오른쪽 그림은 도 1b의 왼쪽 그림에 대응되는 단면도이다.
멀티-칩 패키지 또는 시스템-인 패키지가 제안되기 전의 패키지에서는 하나의 패키지 내부에 하나의 칩만이 구비되었다. 그러나, 도 1a 및 도 1b에 도시된 바와 같이, 멀티-칩 패키지 또는 시스템-인 패키지에서는 하나의 패키지 내부에 다수의 칩들이 구비되므로, 패키지의 집적도를 더 향상시킬 수 있게 되었다.
한편, 도 1a에서 패키지의 길이(PL)는 칩 CHIP1의 길이(CL1)보다 크다. 그리고, 도 1b에서 패키지의 길이(PL)는 칩 CHIP4의 길이(CL4) 및 칩 CHIP5의 길이(CL5)보다 크다. 즉, 종래의 멀티-칩 패키지 또는 시스템-인 패키지는 패키지 내부에 구비되는 다수의 칩들 중에서 가장 큰 칩보다 크게 제작되었다. 그런데, 패키지의 길이가 가장 큰 칩의 길이와 동일하도록 패키지의 길이를 줄일 수 있다면, 멀티-칩 패키지 또는 시스템-인 패키지의 집적도는 더욱 더 향상될 수 있을 것이다.
본 발명은, 패키지의 집적도 향상을 위하여, 그 길이가 메인 칩의 길이와 동 일하도록 형성되는 시스템-인 패키지 및 그 시스템-인 패키지의 제작 방법을 제공하고자 한다.
메인 칩(main chip)과 1 개 이상의 서브 칩(sub chip)들을 구비하는 시스템-인 패키지(System-In Package)에 있어서, 본 발명에 따른 시스템-인 패키지는 다음과 같은 기술적 특징을 구비한다. 상기 메인 칩의 제 1 면과 상기 메인 칩의 제 2 면은 관통 전극에 의하여 서로 전기적으로 연결되고, 상기 1 개 이상의 서브 칩들은 재배선(RDL: ReDistribution Line)이 형성된 상기 메인 칩의 제 2 면에 실장(assemble)되며, 상기 시스템-인 패키지의 길이는 상기 메인 칩의 길이와 동일하다.
상기 메인 칩은 상기 시스템-인 패키지에 구비되는 다수의 칩들 중에서 길이가 가장 긴 칩이다.
상기 메인 칩의 내부 회로는 상기 메인 칩의 제 1 면에 형성된다.
본 발명의 어느 한 실시예에 있어서, 상기 시스템-인 패키지와 외부 소자와의 전기적 연결을 위한 외부 터미널은 상기 메인 칩의 제 1 면에 형성된다. 상기 외부 터미널은 솔더 볼 패드(solder ball pad), 본딩 패드(bonding pad) 또는 범핑 패드(bumping pad)일 수 있다.
상기 메인 칩에는 1 개 또는 2 개 이상의 관통 전극들이 구비된다.
상기 재배선은 상기 1 개 이상의 서브 칩들의 배치 위치, 상기 메인 칩과 상기 1 개 이상의 서브 칩들 간의 상호 접속(interconnection) 및 상기 1 개 이상의 서브 칩들 상호 간의 상호 접속을 고려하여 형성된다.
본 발명의 어느 한 실시예에 있어서, 상기 메인 칩의 제 2 면에는 상기 재배선을 절연하기 위한 절연층이 더 구비될 수 있다.
본 발명의 바람직한 실시예에 따른 시스템-인 패키지에는 상기 메인 칩의 제 2 면에 실장된 상기 1 개 이상의 서브 칩들을 덮는 보호층이 더 구비된다.
본 발명의 어느 한 실시예에 있어서, 상기 메인 칩의 제 2 면에는 상기 재배선, 상기 재배선을 절연하기 위한 절연층, 상기 1 개 이상의 서브 칩들 및 상기 1 개 이상의 서브 칩들을 덮는 보호층이 차례대로 적층된다.
본 발명의 바람직한 실시예에 따른 시스템-인 패키지는 웨이퍼 레벨(wafer level)에서 제작되는 시스템-인 패키지이다.
메인 칩과 1 개 이상의 서브 칩들을 구비하는 시스템-인 패키지를 제작하는 방법에 있어서, 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법은 상기 메인 칩의 제 1 면과 상기 메인 칩의 제 2 면을 전기적으로 연결하는 관통 전극을 형성하는 단계; 상기 메인 칩의 제 2 면에 재배선을 형성하는 단계; 상기 재배선이 형성된 상기 메인 칩의 제 2 면에 상기 1 개 이상의 서브 칩들을 실장하는 단계; 및 상기 메인 칩의 제 2 면에 실장된 상기 1 개 이상의 서브 칩들을 덮도록 보호층을 형성하는 단계;를 구비한다.
상기 시스템-인 패키지의 길이를 상기 메인 칩의 길이와 동일하도록 형성한다. 상기 1 개 이상의 서브 칩들 각각의 길이는 상기 메인 칩의 길이 이하이다.
본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법은 상기 재 배선을 절연하기 위한 절연층을 형성하는 단계;를 더 구비할 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 1 개 이상의 서브 칩들은 플립 칩 본딩(flip chip bonding) 방식 또는 와이어 본딩(wire bonding) 방식에 의하여 상기 재배선과 전기적으로 연결된다.
본 발명의 어느 한 실시예에 있어서, 상기 보호층은 스크린 프린팅(screen printing), 스핀 코팅(spin coating), 라미네이팅(laminating) 또는 인젝션 몰딩(injection molding)에 의하여 형성될 수 있다.
본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법은 상기 메인 칩의 제 1 면에 상기 시스템-인 패키지와 외부 소자와의 전기적 연결을 위한 외부 터미널을 형성하는 단계;를 더 구비할 수 있다.
본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법에 의하면, 웨이퍼 레벨(wafer level)에서 다수의 동일한 시스템-인 패키지들을 동시에 형성할 수 있다. 이 경우, 상기 다수의 동일한 시스템-인 패키지들을 개별화하는 싱귤레이션(singulation) 단계;가 더 구비된다.
메인 칩과 1 개 이상의 서브 칩들을 구비하는 시스템-인 패키지를 제작하는 방법에 있어서, 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법은 상기 메인 칩의 제 1 면에 내부 회로를 형성하는 단계; 상기 메인 칩에 소정의 깊이를 갖는 관통 전극을 형성하는 단계; 상기 관통 전극이 노출되도록 상기 메인 칩의 제 2 면을 백-랩(back-lap)하는 단계; 백-랩된 상기 메인 칩의 제 2 면에 재배선을 형성하는 단계; 상기 재배선을 절연하기 위한 절연층을 형성하는 단계; 상 기 1 개 이상의 서브 칩들이 상기 재배선과 전기적으로 연결되도록 상기 1 개 이상의 서브 칩들을 상기 메인 칩의 제 2 면에 실장하는 단계; 상기 1 개 이상의 서브 칩들을 덮는 보호층을 형성하는 단계; 및 상기 메인 칩의 제 1 면에 외부 터미널을 형성하는 단계;를 구비한다. 상기 시스템-인 패키지의 길이를 상기 메인 칩의 길이와 동일하도록 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
이하에서, 시스템-인 패키지(system-in package)라는 용어는 멀티-칩 패키지(multi-chip package)를 포함하는 것으로 한다.
도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 시스템-인 패키지를 나타내는 도면이다.
도 2a의 왼쪽 그림은 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 평면도이고, 도 2a의 오른쪽 그림은 도 2a의 왼쪽 그림에 대응되는 단면도이며, 도 2b는 도 2a의 오른쪽 그림을 더욱 더 자세하게 나타낸 도면이다. 도 2a 및 도 2b에는 메인 칩(CHIP_1), 서브 칩 CHIP_2, 서브 칩 CHIP_3, 서브 칩 CHIP_3의 본딩 와이어 BW_3, 보호층(ENCAP) 및 외부 터미널(TER)이 도시되어 있다.
시스템-인 패키지에서 각각의 칩들이 수행하는 기능의 중요도에 따라서 메인 칩(CHIP_1)과 서브 칩(CHIP_2 또는 CHIP_3)을 구분한 것은 아니다. 시스템-인 패키 지에 구비되는 다수의 칩들 중에서 그 길이가 가장 큰 칩을 메인 칩이라고 명명하고, 그 외의 칩들을 서브 칩들이라고 명명한 것이다. 한편, 도 2a 및 도 2b에는 시스템-인 패키지에 2 개의 서브 칩들이 구비되는 경우가 도시되어 있으나 본 발명의 실시예가 이러한 경우만으로 한정되는 것은 아니며, 1 개의 서브 칩 또는 2 개 이상의 서브 칩들을 구비하는 시스템-인 패키지에 본 발명이 적용될 수 있다.
도 2a 및 도 2b에서 보듯이, 메인 칩(CHIP_1)에는 메인 칩(CHIP_1)의 제 1 면(FRONT)과 메인 칩의 제 2 면(BACK)을 전기적으로 연결하는 1 개 이상의 관통 전극들(VIA11, VIA12)이 구비된다. 비록 도 2a 및 도 2b에는 메인 칩(CHIP_1)에 2 개의 관통 전극들(VIA11, VIA12)이 구비되는 경우가 도시되어 있으나 본 발명의 실시예가 이러한 경우만으로 한정되는 것은 아니며, 메인 칩(CHIP_1)은 1 개의 관통 전극 또는 2 개 이상의 관통 전극들을 구비할 수 있다. 그리고 이하에서, 제 1 면(FRONT)이라는 용어는 제 1 면측(FRONT side)이라는 의미를 포함하는 것으로 하고, 제 2 면(BACK)이라는 용어는 제 2 면측(BACK side)이라는 의미를 포함하는 것으로 한다.
메인 칩(CHIP_1)의 제 2 면(BACK)에는 재배선(RDL: ReDistribution Line)이 형성된다. 재배선(RDL)은, 서브 칩들(CHIP_2, CHIP_3)의 배치 위치, 메인 칩(CHIP_1)과 서브 칩들(CHIP_2, CHIP_3) 간의 상호 접속(interconnection) 및 서브 칩들(CHIP_2, CHIP_3) 상호 간의 상호 접속을 고려하여 형성된다.
보호층(ENCAP)은 메인 칩(CHIP_1)의 제 2 면(BACK)에 실장된 서브 칩들(CHIP_2, CHIP_3)을 물리적으로 보호하는 역할을 담당한다.
도 2a 및 도 2b에서 보듯이, 시스템-인 패키지와 외부 소자와의 전기적 연결을 위한 외부 터미널(TER)은 메인 칩(CHIP_1)의 제 1 면(FRONT)에 형성된다. 솔더 볼 패드(solder ball pad), 본딩 패드(bonding pad), 범핑 패드(bumping pad) 등이 외부 터미널(TER)로서 사용될 수 있다. 다만, 본 발명의 실시예가 상기와 같은 패드들의 경우만으로 한정되는 것은 아니며, 상기 외부 터미널(TER)이라는 용어는 시스템-인 패키지와 외부 소자와의 전기적 연결을 위한 상호 접속 패드를 통칭하는 의미를 갖는다.
도 2a에 도시된 바와 같이, 본 발명에 따른 시스템-인 패키지의 길이(PL)는 메인 칩(CHIP_1)의 길이(CL)와 동일하다. 앞서 설명하였듯이, 메인 칩(CHIP_1)은 시스템-인 패키지에 구비되는 다수의 칩들 중에서 길이가 가장 긴 칩이다. 이와 같이, 본 발명은 시스템-인 패키지의 길이(PL)를 필요 이상으로 하지 않고 최소화함으로써 시스템-인 패키지의 집적도를 높이고자 한다.
또한, 도 2a 및 도 2b에 도시된 바와 같이, 본 발명에 따른 시스템-인 패키지는 도 1a 및 도 1b에 도시된 시스템-인 패키지와 달리 별도의 기판(SUB)을 필요로 하지 않는다. 왜냐하면 메인 칩(CHIP_1)이 기판의 역할도 겸하기 때문이다. 별도의 기판(SUB)을 필요로 하지 않으므로, 본 발명에 의하면 시스템-인 패키지의 두께를 그만큼 더 줄일 수 있다.
도 3a 및 도 3b는 본 발명의 어느 한 실시예에 따른 시스템-인 패키지를 예시하는 평면도이다. 도 3a 및 도 3b에서 빗금친 부분은 메인 칩의 제 2 면(BACK)을 나타낸다.
도 3a에는 낸드 플래쉬(NAND Flash) 메모리 칩이 메인 칩인 경우가 도시되어 있다. 로직 칩(LOGIC), 필터 칩(SAW FILTER), 에스램 칩(SRAM) 및 고주파 회로 칩(RF)은 서브 칩에 해당된다. 낸드 플래쉬 메모리 칩의 제 2 면(NAND BACK)에는 재배선(RDL)이 형성되어 있으며, 로직 칩(LOGIC), 필터 칩(SAW FILTER), 에스램 칩(SRAM) 및 고주파 회로 칩(RF)은 재배선(RDL)과 전기적으로 연결되도록 낸드 플래쉬 메모리 칩의 제 2 면(NAND BACK)에 실장(assemble)된다.
도 3b에는 디램(DRAM) 칩이 메인 칩인 경우가 도시되어 있다. 로직 칩(LOGIC), 필터 칩(SAW FILTER) 및 고주파 회로 칩(RF)은 서브 칩에 해당된다. 디램 칩의 제 2 면(DRAM BACK)에는 재배선(RDL)이 형성되어 있으며, 로직 칩(LOGIC), 필터 칩(SAW FILTER) 및 고주파 회로 칩(RF)은 재배선(RDL)과 전기적으로 연결되도록 디램 칩의 제 2 면(DRAM BACK)에 실장된다.
본 발명의 바람직한 실시예에 따른 시스템-인 패키지는 웨이퍼 레벨(wafer level)에서 제작되는 시스템-인 패키지이다. 이하에서는 도 4a 내지 도 4f를 참조하여 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법을 설명한다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 시스템-인 패키지의 제작 방법을 단계적으로 설명하는 도면들이다.
도 4a를 살펴 본다.
메인 칩(CHIP_1)의 제 1 면(FRONT)과 메인 칩(CHIP_1)의 제 2 면(BACK)을 전기적으로 연결하는 1 개 또는 2 개 이상의 관통 전극들(VIA11, VIA12, VIA21, VIA22)을 형성한다. 도 4a에서, 관통 전극들(VIA11, VIA12, VIA21, VIA22)은 메인 칩(CHIP_1)의 제 1 면(FRONT)으로부터 소정의 깊이까지 형성된다.
메인 칩(CHIP_1)의 제 1 면(FRONT)에는 내부 회로(INT_CIR)가 형성되어 있다. 도 4a는 내부 회로(INT_CIR)가 간단한 회로인 것처럼 도시하고 있으나, 실제적으로 내부 회로(INT_CIR)는 메인 칩(CHIP_1)의 고유 기능을 수행하는 복잡한 회로에 해당한다.
도 4b를 살펴 본다.
먼저, 관통 전극들(VIA11, VIA12, VIA21, VIA22)이 노출되도록 메인 칩(CHIP_1)의 제 2 면(BACK)을 백-랩(back-lap)한다. 그리고, 백-랩된 메인 칩(CHIP_1)의 제 2 면(BACK)에 재배선(RDL)을 형성한다. 앞서 설명하였듯이, 서브 칩들의 배치 위치, 메인 칩(CHIP_1)과 서브 칩들 간의 상호 접속 및 서브 칩들 상호 간의 상호 접속을 고려하여 재배선(RDL)을 형성한다. 재배선(RDL)은 포토-리소그라피(photo-lithography) 방식과 전기 도금 방식에 의하여 형성될 수 있다. 도 4b에서 보듯이, 재배선(RDL)이 형성된 메인 칩(CHIP_1)의 제 2 면(BACK)에는 재배선(RDL)을 절연하기 위한 절연층(INSUL)이 더 형성된다.
도 4c를 살펴 본다.
1 개 이상의 서브 칩들(CHIP_2, CHIP_3)을 메인 칩(CHIP_1)의 제 2 면(BACK)에 실장한다. 서브 칩들은 플립 칩 본딩(flip chip bonding) 방식, 와이어 본딩(wire bonding) 방식 등에 의하여 재배선(RDL)과 전기적으로 연결된다. 도 4c에서, 서브 칩 CHIP_2는 플립 칩 본딩 방식에 의하여 재배선(RDL)과 전기적으로 연결 되고, 서브 칩 CHIP_3은 본딩 와이어 BW_3에 의하여 재배선(RDL)과 전기적으로 연결된다. 다만, 본 발명의 실시예가 플립 칩 본딩 방식 및 와이어 본딩 방식의 경우만으로 한정되는 것은 아니며, 그 외의 다양한 칩 본딩 방식에 의하여 서브 칩들이 재배선(RDL)과 전기적으로 연결될 수 있을 것이다.
도 4d를 살펴 본다.
메인 칩(CHIP_1)의 제 2 면(BACK)에 실장된 1 개 이상의 서브 칩들(CHIP_2, CHIP_3)을 덮도록 보호층(ENCAP)을 형성한다. 보호층(ENCAP)은 서브 칩들(CHIP_2, CHIP_3)을 물리적으로 보호하는 역할을 담당한다. 한편, 보호층(ENCAP)은 스크린 프린팅(screen printing), 스핀 코팅(spin coating), 라미네이팅(laminating), 인젝션 몰딩(injection molding) 등에 의하여 형성될 수 있다. 다만, 이와 같은 보호층 형성 방식은 대표적인 예시에 불과하며, 그 외의 다양한 보호층 형성 방식에 의하여 보호층(ENCAP)이 형성될 수 있을 것이다.
도 4d에 도시된 바와 같이, 메인 칩(CHIP_1)의 제 2 면(BACK)에는 재배선(RDL), 재배선(RDL)을 절연하기 위한 절연층(INSUL), 1 개 이상의 서브 칩들(CHIP_2, CHIP_3) 및 서브 칩들(CHIP_2, CHIP_3)을 덮는 보호층(ENCAP)이 차례대로 적층된다.
도 4e를 살펴 본다.
메인 칩(CHIP_1)의 제 1 면(FRONT)에 외부 터미널(TER)을 형성한다. 외부 터미널(TER)을 형성하는 단계가 반드시 보호층(ENCAP)을 형성하는 단계 다음에 수행될 필요는 없다. 외부 터미널(TER)은 시스템-인 패키지와 외부 소자를 전기적으로 연결하는 역할을 담당한다. 앞서 설명하였듯이, 솔더 볼 패드(solder ball pad), 본딩 패드(bonding pad), 범핑 패드(bumping pad) 등이 외부 터미널(TER)로서 사용될 수 있다.
도 4f를 살펴 본다.
도 4a 내지 도 4e에 도시된 바와 같이, 본 발명에 따른 시스템-인 패키지를 제작함에 있어서, 웨이퍼 레벨(wafer level)에서 다수의 동일한 시스템-인 패키지들을 동시에 형성할 수 있다. 도 4a 내지 도 4e에는, 웨이퍼 레벨에서 2 개의 동일한 시스템-인 패키지들이 동시에 형성되는 경우가 예시적으로 도시되어 있다. 이와 같이, 웨이퍼 레벨에서 다수의 동일한 시스템-인 패키지들을 동시에 형성하는 경우에는, 도 4f에 도시된 바와 같은 싱귤레이션(singulation) 단계가 필요하다. 웨이퍼 레벨(wafer level)에서 동시에 형성된 다수의 동일한 시스템-인 패키지들은 싱귤레이션(singulation) 단계에 의해서 개별화된다. 싱귤레이션(singulation) 단계는 레이저(laser) 또는 블레이드(blade)를 이용하여 실행될 수 있다.
도 4f에 도시된 바와 같이, 본 발명에 따른 시스템-인 패키지는 그 길이가 메인 칩(CHIP_1)의 길이와 동일하도록 형성된다. 한편, 1 개 이상의 서브 칩들(CHIP_2, CHIP_3) 각각의 길이는 메인 칩(CHIP_1)의 길이 이하이다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에는 다음과 같은 집적도 향상 효과가 있다.
첫째, 본 발명에 따른 시스템-인 패키지의 길이는 메인 칩의 길이와 동일하다. 따라서, 시스템-인 패키지의 길이를 필요 이상으로 하지 않고 최소화할 수 있다.
둘째, 본 발명에 따른 시스템-인 패키지는 종래의 시스템-인 패키지와 달리 별도의 기판을 필요로 하지 않는다. 따라서, 본 발명에 의하면 시스템-인 패키지의 두께를 그만큼 더 줄일 수 있다.

Claims (25)

  1. 메인 칩(main chip)과 1 개 이상의 서브 칩(sub chip)들을 구비하는 시스템-인 패키지(System-In Package)에 있어서,
    상기 메인 칩의 제 1 면과 상기 메인 칩의 제 2 면은 관통 전극에 의하여 서로 전기적으로 연결되고,
    상기 1 개 이상의 서브 칩들은 재배선(RDL: ReDistribution Line)이 형성된 상기 메인 칩의 제 2 면에 실장(assemble)되며,
    상기 시스템-인 패키지의 길이는 상기 메인 칩의 길이와 동일한 것을 특징으로 하는 시스템-인 패키지.
  2. 제 1 항에 있어서,
    상기 메인 칩은 상기 시스템-인 패키지에 구비되는 다수의 칩들 중에서 길이가 가장 긴 칩인 것을 특징으로 하는 시스템-인 패키지.
  3. 제 1 항에 있어서,
    상기 메인 칩의 내부 회로는 상기 메인 칩의 제 1 면에 형성되는 것을 특징으로 하는 시스템-인 패키지.
  4. 제 1 항에 있어서,
    상기 시스템-인 패키지와 외부 소자와의 전기적 연결을 위한 외부 터미널은 상기 메인 칩의 제 1 면에 형성되는 것을 특징으로 하는 시스템-인 패키지.
  5. 제 4 항에 있어서,
    상기 외부 터미널은 솔더 볼 패드(solder ball pad), 본딩 패드(bonding pad) 또는 범핑 패드(bumping pad)인 것을 특징으로 하는 시스템-인 패키지.
  6. 제 1 항에 있어서,
    상기 메인 칩에는 1 개 또는 2 개 이상의 관통 전극들이 구비되는 것을 특징으로 하는 시스템-인 패키지.
  7. 제 1 항에 있어서,
    상기 재배선은 상기 1 개 이상의 서브 칩들의 배치 위치, 상기 메인 칩과 상기 1 개 이상의 서브 칩들 간의 상호 접속(interconnection) 및 상기 1 개 이상의 서브 칩들 상호 간의 상호 접속을 고려하여 형성되는 것을 특징으로 하는 시스템-인 패키지.
  8. 제 1 항에 있어서,
    상기 메인 칩의 제 2 면에는 상기 재배선을 절연하기 위한 절연층이 더 구비되는 것을 특징으로 하는 시스템-인 패키지.
  9. 제 1 항에 있어서,
    상기 메인 칩의 제 2 면에 실장된 상기 1 개 이상의 서브 칩들을 덮는 보호층을 더 구비하는 것을 특징으로 하는 시스템-인 패키지.
  10. 제 1 항에 있어서,
    상기 메인 칩의 제 2 면에는 상기 재배선, 상기 재배선을 절연하기 위한 절연층, 상기 1 개 이상의 서브 칩들 및 상기 1 개 이상의 서브 칩들을 덮는 보호층이 차례대로 적층되는 것을 특징으로 하는 시스템-인 패키지.
  11. 제 10 항에 있어서,
    상기 제 10 항의 시스템-인 패키지는 웨이퍼 레벨(wafer level)에서 제작되는 것을 특징으로 하는 시스템-인 패키지.
  12. 메인 칩과 1 개 이상의 서브 칩들을 구비하는 시스템-인 패키지를 제작하는 방법에 있어서,
    상기 메인 칩의 제 1 면과 상기 메인 칩의 제 2 면을 전기적으로 연결하는 관통 전극을 형성하는 단계;
    상기 메인 칩의 제 2 면에 재배선을 형성하는 단계;
    상기 재배선이 형성된 상기 메인 칩의 제 2 면에 상기 1 개 이상의 서브 칩 들을 실장하는 단계; 및
    상기 메인 칩의 제 2 면에 실장된 상기 1 개 이상의 서브 칩들을 덮도록 보호층을 형성하는 단계;
    를 구비하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  13. 제 12 항에 있어서,
    상기 시스템-인 패키지의 길이를 상기 메인 칩의 길이와 동일하도록 형성하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  14. 제 13 항에 있어서,
    상기 1 개 이상의 서브 칩들 각각의 길이는 상기 메인 칩의 길이 이하인 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  15. 제 12 항에 있어서,
    상기 메인 칩의 내부 회로는 상기 메인 칩의 제 1 면에 형성되는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  16. 제 12 항에 있어서,
    상기 메인 칩에 1 개 또는 2 개 이상의 관통 전극들을 형성하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  17. 제 12 항에 있어서,
    상기 1 개 이상의 서브 칩들의 배치 위치, 상기 메인 칩과 상기 1 개 이상의 서브 칩들 간의 상호 접속 및 상기 1 개 이상의 서브 칩들 상호 간의 상호 접속을 고려하여 상기 재배선을 형성하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  18. 제 17 항에 있어서,
    상기 재배선을 절연하기 위한 절연층을 형성하는 단계;
    를 더 구비하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  19. 제 12 항에 있어서,
    플립 칩 본딩(flip chip bonding) 방식 또는 와이어 본딩(wire bonding) 방식에 의하여 상기 1 개 이상의 서브 칩들을 상기 재배선과 전기적으로 연결하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  20. 제 12 항에 있어서,
    스크린 프린팅(screen printing), 스핀 코팅(spin coating), 라미네이팅(laminating) 또는 인젝션 몰딩(injection molding)에 의하여 상기 보호층을 형성하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  21. 제 12 항에 있어서,
    상기 메인 칩의 제 1 면에 상기 시스템-인 패키지와 외부 소자와의 전기적 연결을 위한 외부 터미널을 형성하는 단계;
    를 더 구비하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  22. 제 12 항에 있어서,
    상기 제 12 항의 시스템-인 패키지는 웨이퍼 레벨(wafer level)에서 다수의 동일한 시스템-인 패키지들이 동시에 형성되는 방식으로 형성되는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  23. 제 22 항에 있어서,
    상기 다수의 동일한 시스템-인 패키지들을 개별화하는 싱귤레이션(singulation) 단계;
    를 더 구비하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  24. 메인 칩과 1 개 이상의 서브 칩들을 구비하는 시스템-인 패키지를 제작하는 방법에 있어서,
    상기 메인 칩의 제 1 면에 내부 회로를 형성하는 단계;
    상기 메인 칩에 소정의 깊이를 갖는 관통 전극을 형성하는 단계;
    상기 관통 전극이 노출되도록 상기 메인 칩의 제 2 면을 백-랩(back-lap)하 는 단계;
    백-랩된 상기 메인 칩의 제 2 면에 재배선을 형성하는 단계;
    상기 재배선을 절연하기 위한 절연층을 형성하는 단계;
    상기 1 개 이상의 서브 칩들이 상기 재배선과 전기적으로 연결되도록 상기 1 개 이상의 서브 칩들을 상기 메인 칩의 제 2 면에 실장하는 단계;
    상기 1 개 이상의 서브 칩들을 덮는 보호층을 형성하는 단계; 및
    상기 메인 칩의 제 1 면에 외부 터미널을 형성하는 단계;
    를 구비하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
  25. 제 24 항에 있어서,
    상기 시스템-인 패키지의 길이를 상기 메인 칩의 길이와 동일하도록 형성하는 것을 특징으로 하는 시스템-인 패키지의 제작 방법.
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