KR101923727B1 - 적층형 반도체 모듈 - Google Patents

Abstract

본 발명은 복수개의 로직 칩을 적층 구조로 형성하고, 복수의 로직 칩은 제일 하단의 로직 칩상에 함께 적층된 복수의 메모리 칩을 SPI(Serial Peripheral Interface) 방식과 같은 인터페이스를 통해 선택적으로 제어하는 적층형 반도체 모듈에 관한 것으로, 본 발명에 따른 적층형 반도체 모듈은, 제1 로직 칩; 상기 제1 로직 칩보다 면적이 작고, 상기 제1 로직 칩 상에 적층되는 제2 로직 칩; 상기 제1 로직 칩 상에 적층된 복수의 메모리 칩; 상기 제1 로직 칩 상이면서, 상기 복수의 메모리 칩과 상기 제2 로직 칩 아래에 마련되고, 재배선 경로가 형성되어 있는 재배선층을 포함하는 것을 특징으로 한다.

Description

적층형 반도체 모듈{STACKED SEMICONDUCTOR MODULE}

본 발명은 적층형 반도체 모듈에 관한 것으로서, 더욱 상세하게는 복수개의 로직 칩을 적층 구조로 형성하고, 복수의 로직 칩은 제일 하단의 로직 칩상에 함께 적층된 복수의 메모리 칩을 로직 칩과 메모리 칩 간의 통신을 위한 인터페이스를 통해 선택적으로 제어하는 적층형 반도체 모듈에 관한 것이다.

스마트 폰 등 개인용 휴대기기의 발전으로 인해 경박단소 및 다기능의 부품 개발에 대한 시장의 요구가 날로 증가되어 왔다. 이에 대응하기 위해 관통 실리콘 비아(TSV, through silicon via)와 같은 적층 기술이 새롭게 출시되고 있다.

관통 실리콘 비아(TSV)를 이용한 반도체 패키지는 웨이퍼 단계에서 각각의 반도체 칩 내에 수직방향으로 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아를 매개로 상부와 하부 반도체 칩들간의 물리적 및 전기적 연결이 이루어지도록 한 구조이다.

도 1은 하나의 로직 칩 위에 메모리 칩들을 TSV를 통하여 적층한 것으로 이를 통하여 하나의 로직 칩과 복수의 메모리간의 전기적인 연결을 짧게 하므로 기생성분을 줄여 속도를 높이고 메모리와 로직 칩이 차지하는 면적을 줄이므로 경박단소의 모듈을 제작할 수 있다.

그러나, 로직 칩이 다수 개 일 때 이러한 로직 칩 상에 메모리가 적층된 모듈들을 메인 기판에 2차원적으로 배열해야 하므로 그에 따른 면적 감소 효과가 그다지 높지 않다는 단점이 있다.

본 발명은 상기의 문제점을 해결하기 위해 창안된 것으로서, 복수개의 로직 칩과 복수개의 메모리 칩을 하나의 기판 상에 실장 할 때 그 면적을 줄여 경박단소의 모듈을 제공함과 동시에 로직 칩 간의 거리를 줄임으로 전기적인 특성을 향상시킨 적층형 반도체 모듈을 제공함에 그 목적이 있다.

이를 위하여, 본 발명의 제1 측면에 따르면, 본 발명에 따른 적층형 반도체 모듈은, 제1 로직 칩과, 상기 제1 로직 칩보다 면적이 작고, 상기 제1 로직 칩 상에 적층되는 제2 로직 칩과, 상기 제1 로직 칩 상에 적층된 복수의 메모리 칩과, 상기 제1 로직 칩 상이면서, 상기 복수의 메모리 칩과 상기 제2 로직 칩 아래에 마련되고, 재배선 경로가 형성되어 있는 재배선층을 포함하는 것을 특징으로 한다.

상기 제2 로직 상에 하나 이상의 로직 칩이 더 적층되는 것을 특징으로 한다.

상기 메모리 칩은 TSV 방식 또는 와이어 본딩 방식을 통해 전기적으로 연결하는 것을 특징으로 한다.

상기 적층형 반도체 모듈은 상기 제1 로직 칩과 상기 제2 로직 칩이 적층된 각각의 메모리 칩과 전기적으로 연결되도록 하고, 적층된 복수의 메모리 칩 중 제일 하단의 메모리 칩에 위치 하거나 별도의 칩으로 분리되어 상기 재배선층 상에 실장되는 인터페이스를 더 포함하는 것을 특징으로 한다.

본 발명에 따르면, 크기가 다른 복수개의 로직 칩을 삼차원적으로 적층함은 물론 복수개의 특정 메모리 칩을 제어하여 특정 로직 칩에 배속시킴으로 반도체 모듈의 면적을 줄일 수 있다는 효과가 있다.

도 1은 하나의 로직 칩 위에 복수의 메모리 칩들을 적층한 구조를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 하나의 로직 칩 상에 하나 이상의 로직 칩과 복수의 메모리 칩들을 적층한 구조를 도시한 도면으로서 (a)는 사시도이고 (b)는 단면도이다.
도 3은 본 발명의 일 실시예에 따라 로직 칩과 메모리 칩과의 통신을 위한 인터페이스를 설명하는 SPI를 도시하는 도면이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.

하나의 스마트 폰을 구성하는 프로세서에는 어플리케이션 프로세서(application processor), 그래픽 프로세서(graphic processor), 영상처리 프로세서 등 여러 가지 프로세서를 포함하는 로직 칩이 있고 각각의 로직 칩에는 메모리가 제공된다.

본 발명은 하나의 장치 내에 각종 로직 칩과 메모리 칩을 효율적으로 실장하여 실장 면적을 줄이기 위한 적층형 반도체 모듈을 제안한다.

도 2는 본 발명의 일 실시예에 따른 하나의 로직 칩 상에 하나 이상의 로직 칩과 복수의 메모리 칩들을 적층한 구조를 도시한 도면으로서 (a)는 사시도이고 (b)는 단면도이다.

도 2에 도시한 바와 같이, 크기가 큰 제1 로직 칩(110) 예컨대, 어플리케이션 프로세서(application processor) 상에 재배선층(redistribution layer)(180)을 형성하고, 상기 재배선층(180) 상에 제2 로직 칩과 복수의 메모리 칩을 실장한다.

재배선층(180)은 적층된 상부 반도체 칩(제2 로직 칩과 메모리 칩)과 하부 반도체 칩(제1 로직 칩) 간을 단순히 연결만 시키는 것이 아니라, 각 반도체 칩을 적층시, 상부 메모리 칩과 하부 메모리 칩을 각각의 반도체 칩이 갖는 상이한 신호 별로 각각 구분될 수 있도록 각각의 반도체 칩 내에 형성하고, 상기 재배선층(180)을 각 반도체 칩에 형성된 관통 실리콘 비아(TSV)(160) 및 그에 맞는 전극 단자와 연결되도록 하여, 반도체 칩을 구분하고 있다.

형성된 재배선층(180) 상에 실장된 제2 로직 칩(170) 예컨대, 영상처리 프로세서는 제1 로직 칩보다 면적이 작다.

제2 로직 칩(170)은 범프(190)를 통해 재배선층(180) 상에 실장되어 다른 반도체와 전기적 및 기계적으로 연결된다.

메모리 칩(120 내지 150)들은 TSV(160)를 통해 재배선층(180) 상에 삼차원적으로 적층된다. 이때, 메모리 칩(120 내지 150)들은 같은 종류의 메모리 칩일 필요는 없다.

제1 로직 칩, 제2 로직 칩(110, 170)과 각각의 메모리 칩(120 내제 150)은 SPI 마스터 등과 같은 인터페이스를 통해 전기적으로 연결된다. SPI 마스터 등과 같은 인터페이스는 로직 칩과 메모리 칩간의 통신을 위해 설치되며, 인터페이스는 상기 복수의 메모리 칩 중 제일 하단 메모리 내에 위치하거나 별도의 칩으로 분리되어 상기 재배선층(180) 상에 실장된다.

이와 같이 적층함으로써 로직 칩들이 공간적으로 차지하는 면적을 줄일 수 있을 뿐만 아니라 제1 로직 칩(110)과 제2 로직 칩(170) 간의 전기적인 거리도 짧아지므로 전기적인 성능이 개선될 수 있다.

또한, 본 발명의 실시예에서 메모리 칩들은 TSV 방식으로 적층하였으나, 이는 일 예이고, 메모리 칩들을 적층한 이후 와이어 본딩 방식으로 전기적으로 연결할 수도 있다.

도 3은 본 발명의 일 실시예에 따라 로직 칩과 메모리 칩과의 통신을 위한 인터페이스를 설명하는 SPI를 도시하는 도면이다.

제1 로직 칩(110)과 제2 로직 칩(170)은 SPI 마스터(master)를 통해 각각의 메모리 칩의 인터페이스(interface)와 전기적으로 연결되어 필요한 데이터를 쓰거나 읽을 수 있다. 이때 특정 로직 칩은 메모리 칩을 제어하기 위해 슬레이브 선택(slave select: SS)을 통해 선택하여 접근할 수 있다.

상기에서 SPI의 마스터(10)는 TSV(160)를 적층된 메모리 칩 중 제일 하단 칩에 위치할 수 있거나 별도의 칩으로 분리되어 제1 로직 칩(110) 상의 재배선층(170)에 실장될 수 있다.

제1 로직 칩(110)과 제2 로직 칩(170)은 직렬 주변 장치 인터페이스, SPI(Serial Peripheral Interface) 마스터(master)를 통해 메모리 칩(120 내지 150)과 연결된다. SPI는 4선을 사용하여 주변 장치와 연결하는 전이중 동기식 직렬 인터페이스로서, 2개의 데이터 회선과 2개의 제어 회선으로 되어 있으며, 마스터 출력/슬레이브 입력(MOSI:Master Out Slave In), 마스터 입력/슬레이브 출력(MISO:Master In Slave Out) 등 주종 관계 통신을 행한다. 마스터(master)(10)가 동기를 위한 클럭을 출력하면 각 SPI 슬레이브(SPI slave)(20, 30, 40)는 CE(chip enable) 입력을 가지고 있으며 이 입력이 활성화되었을 때에만 동작한다. 따라서 마스터(10)는 여러 개의 슬레이브 선택(SS: slave select)선을 슬레이브들의 CE에 연결하고 한 순간에 하나의 슬레이브만 선택하는 방법을 사용하여 두 개 이상의 슬레이브들을 구동할 수 있다.

도 3에 표시된 4개의 신호는 SPI 에서 정의된 신호이다.

SCLK(serial clock)는 마스터(10)가 출력하는 동기용 클럭이다. MOSI와 MISO 신호선을 통해 각각의 칩에 전해지거나 나오는 데이터를 동기화하기 위해 사용된다. SCLK는 마스터에서 생성되는 것으로 모든 슬레이브에 입력된다.

MOSI(master out, slave in)는 마스터의 출력으로 슬레이브로 정보를 보내기 위한 신호선으로서 단방향 신호선이다. 반대로 MISO(master in, slave out)는 슬레이브의 출력으로 마스터가 슬레이브의 정보를 받기 위한 신호선으로서 단방향 신호선이다.

따라서, 마스터(10)와 슬레이브(20, 30, 40)의 MOSI끼리 서로 연결되며 MISO끼리 서로 연결된다. 각각의 슬레이브들(20, 30, 40)은 마스터(10)로부터 공유되지 않는 독립적인 SS(slave select) 선을 가진다.

SS는 마스터(10)가 슬레이브를 선택하기 위한 마스터의 출력으로 슬레이브의 /CE에 입력된다. 슬레이브는 /CE의 입력이 '0'인 동안에만 활성화된다.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.

110 : 제1 로직 칩
120 내지 150 : 메모리 칩
160 : 관통 실리콘 비아(TSV)
170 : 제2 로직 칩
180 : 재배선층
190 : 범프

Claims (4)

1. 제1 로직 칩;
   상기 제1 로직 칩 상에 적층되는 재배선층;
   상기 재배선층 상에 적층되는 제2 로직 칩;
   상기 재배선층 상에 적층되는 복수의 메모리 칩들; 및
   인터페이스를 포함하며,
   상기 재배선층에는 재배선 경로가 형성되어 있고,
   상기 제2 로직 칩은 상기 제1 로직 칩보다 면적이 작고,
   상기 복수의 메모리 칩들의 각각은 상기 제1 로직 칩보다 면적이 작으며,
   상기 제2 로직 칩과 상기 복수의 메모리 칩들은 상기 제1 로직 칩에 대하여 병렬배치 되고,
   상기 인터페이스는 상기 제1 로직 칩과 상기 제2 로직 칩의 각각을 상기 복수의 메모리 칩들의 각각에 연결하는 적층형 반도체 모듈.
2. 제 1 항에 있어서, 상기 제2 로직 칩 상에 하나 이상의 로직 칩이 더 적층되는 적층형 반도체 모듈.
3. 제 1 항에 있어서, 상기 복수의 메모리 칩들의 각각은 TSV 방식 또는 와이어 본딩 방식을 통해 전기적으로 연결되는 적층형 반도체 모듈.
4. 삭제

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