KR20080094251A - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 패키지 및 제조방법에 관한 것으로, 웨이퍼와, 상기 웨이퍼와 전기적으로 접촉된 반도체 칩과, 상기 반도체 칩을 피복하는 제1 절연층과, 상기 제1 절연층 상에 배치되고 상기 웨이퍼와 전기적으로 연결된 제1 재배선과, 상기 제1 재배선에 부착된 제1 외부접속 단자를 포함한다. 이에 의하면, 플립칩 기술에 의한 칩온칩(CoC) 구조를 이용함으로써 고속화 및 대용량화된 패키지를 제작할 수 있으며, 웨이퍼 레벨 공정을 통해 전체 공정의 단순화를 꾀할 수 있는 효과가 있다.
Figure P1020070038423
반도체 패키지, 웨이퍼 레벨 패키지, 재배선, 웨이퍼 레벨 몰딩

Description

웨이퍼 레벨 패키지 및 그 제조방법{WAFER LEVEL PACKAGE AND METHOD FOR THE MANUFACTURING SAME}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 도시한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 변형 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 도시한 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100; 웨이퍼 110a; 웨이퍼의 활성면
112; 단자 110; 반도체 칩
110a; 반도체 칩의 활성면 110b; 반도체 칩의 비활성면
120; 범프 130; 제1 절연층
140; 제2 절연층 142; 개구
145; 재배선 150; 외부접속 단자
160; 제3 절연층 190; 반도체 패키지
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로 칩온칩 구조를 이용한 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
주지된 바와 같이, 메모리 칩과 로직 칩을 하나의 패키지에 집적하기 위해서 종래에는 와이어 본딩 기술을 이용하였다. 와이어 본딩 기술을 이용하여 패키징하게 되면 칩의 고속화에 어려움이 있었다. 이와 다르게, 하나의 칩에 메모리와 로직을 같이 구현할 경우에는 대용량화에 난점이 있었다. 한편, 칩과 칩과의 접속을 위해 각각의 웨이퍼에 대한 쏘잉(sawing)이 끝난 후 칩들간의 접촉이 이루어질 경우 쏘잉 및 테스트 등의 중복 공정으로 손실이 발생할 가능성이 있었다.
게다가, 디바이스의 크기가 작아지면서 외부 접속 단자의 배치가 지속적으로 변경되는 경향이 있는데, 이러한 경향에 의해 패키지 제조에 사용되는 웨이퍼, 메모리 모듈, 기타 인쇄회로웨이퍼의 설계와 관련 설비, 규격 등을 새로이 정비하게 되면서 시간적, 경제적 손실이 발생하게 된다. 그러므로, 전자기기의 소형화 및 고기능화를 구현하기 위해 반도체 소자의 소형화와 고속동작화와 더불어 공정 단순화에 대한 요구가 높아지고 있는 것이 현실이다.
본 발명은 상술한 종래 기술에서의 요구 내지는 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 고속화 및 대용량화가 실현되고 공정의 단순화를 꾀할 수 있는 웨이퍼 레벨 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조 방법은 웨이퍼 레벨에서 플립칩 및 재배선 공정을 이용하여 재배선이 내장된 칩온칩 형태의 웨이퍼 레벨 패키지 구조를 구현하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지는, 웨이퍼와; 상기 웨이퍼와 전기적으로 접촉된 반도체 칩과; 상기 반도체 칩을 피복하는 제1 절연층과; 상기 제1 절연층 상에 배치되고 상기 웨이퍼와 전기적으로 연결된 제1 재배선과; 상기 제1 재배선에 부착된 제1 외부접속 단자를 포함하는 것을 특징으로 한다.
본 실시예의 패키지에 있어서, 상기 웨이퍼 상에 배치되고 상기 제1 외부접속 단자의 일부를 노출시키는 제2 절연층을 더 포함한다.
본 실시예의 패키지에 있어서, 상기 웨이퍼 중에서 상기 반도체 칩이 부착되지 아니한 영역에 형성된 제3 절연층과; 상기 제3 절연층 상에 형성되어 상기 제1 재배선과 전기적으로 연결되며, 상기 반도체 칩의 외곽에 배치되는 제2 재배선과; 상기 제2 재배선에 부착되어 상기 반도체 칩의 외곽에 배치되는 제2 외부접속 단자를 더 포함한다. 상기 제1 및 제2 재배선은 동일 높이에 위치한다.
본 실시예의 패키지에 있어서, 상기 웨이퍼 상에 배치되어 상기 제1 및 제2 외부접속 단자의 일부를 노출시키는 제4 절연층을 더 포함한다.
본 실시예의 패키지에 있어서, 상기 웨이퍼와 상기 반도체 칩은, 상기 웨이퍼의 활성면과 상기 다수개의 반도체 칩의 활성면이 대면하는 형태로 접촉된다.
본 실시예의 패키지에 있어서, 상기 웨이퍼와 상기 반도체 칩과의 사이에 배치되어 상기 웨이퍼와 상기 반도체 칩을 전기적으로 연결시키는 범프를 더 포함한 다.
본 실시예의 패키지에 있어서, 상기 웨이퍼와 상기 반도체 칩과의 사이에 배치된 제5 절연층을 더 포함한다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 웨이퍼 레벨 패키지는, 웨이퍼와; 상기 웨이퍼와 전기적으로 접촉된 다수개의 반도체 칩과; 상기 다수개의 반도체 칩을 피복하는 제1 절연층과; 상기 제1 절연층 상에 배치되고 상기 웨이퍼와 전기적으로 연결된 제1 재배선과; 상기 제1 재배선에 부착되어 상기 다수개의 반도체 칩의 상면에 위치하는 다수개의 제1 외부접속 단자와; 상기 다수개의 반도체 칩의 사이에 형성된 제2 절연층과; 상기 제2 절연층 상에 형성되어 상기 다수개의 반도체 칩의 외곽에 배치되며, 상기 제1 재배선과 전기적으로 연결된 제2 재배선과; 상기 제2 재배선에 부착되어 상기 다수개의 반도체 칩의 외곽에 배치된 다수개의 제2 외부접속 단자와; 상기 웨이퍼의 상에 형성되어 상기 다수개의 제1 및 제2 외부접속 단자의 일부를 노출시키는 제3 절연층을 포함하는 것을 특징으로 한다.
본 변형 실시예의 패키지에 있어서, 상기 웨이퍼와 상기 다수개의 반도체 칩은, 상기 웨이퍼의 활성면과 상기 다수개의 반도체 칩의 활성면이 다수개의 범프를 매개로 서로 전기적으로 접촉한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법은, 웨이퍼의 활성면과 반도체 칩의 활성면이 대면하도록 상기 웨이퍼 상에 상기 반도체 칩을 전기적으로 접촉시키는 단계와; 상기 웨이퍼의 활성면 상에 상기 반도체 칩을 피복하는 제1 절연층을 형성하는 단계와; 상기 제1 절연층 상에 상기 웨이퍼와 전기적으로 연결되는 제1 재배선을 형성하는 단계와; 상기 제1 재배선에 제1 외부접속 단자를 부착시키는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 제조방법에 있어서, 상기 웨이퍼의 활성면 상에 상기 제1 외부접속 단자를 일부 노출시키는 제2 절연층을 형성하는 단계를 더 포함한다.
본 실시예의 제조방법에 있어서, 상기 웨이퍼의 활성면 중에서 상기 반도체 칩이 부착되지 아니한 영역에 제3 절연층을 형성하는 단계와; 상기 제3 절연층 상에 상기 제1 재배선과 전기적으로 연결되며 상기 반도체 칩의 외곽에 배치되는 제2 재배선을 형성하는 단계와; 상기 제2 재배선에 제2 외부접속 단자를 부착시키는 단계를 더 포함한다.
본 실시예의 제조방법에 있어서, 상기 웨이퍼의 활성면 상에 상기 제1 및 제2 외부접속 단자를 일부 노출시키는 제4 절연층을 더 형성한다.
본 실시예의 제조방법에 있어서, 상기 제2 외부접속 단자는 상기 반도체 칩의 외곽에 배치된다.
본 실시예의 제조방법에 있어서, 상기 웨이퍼의 활성면과 반도체 칩의 활성면이 대면하도록 상기 웨이퍼 상에 상기 반도체 칩을 전기적으로 접촉시키는 단계는, 상기 웨이퍼의 활성면과 상기 반도체 칩의 활성면 사이에 제5 절연층을 형성하는 단계를 포함한다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 웨이퍼 레벨 패키지의 제조방법은, 제1 활성면을 가지는 웨이퍼와, 제2 활성면을 가지는 다수개의 반도체 칩을 제공하는 단계와; 상기 제1 활성면과 상기 제2 활성면이 대면하도록 상기 웨이퍼 상에 상기 다수개의 반도체 칩을 전기적으로 접촉시키는 단계와; 상기 다수개의 반도체 칩을 피복하도록 상기 웨이퍼의 활성면 상에 제1 절연층을 형성하는 단계와; 상기 제1 절연층 상에 상기 웨이퍼와 전기적으로 연결되는 제1 재배선을 형성하는 단계와; 상기 제1 재배선과 전기적으로 연결되며 상기 다수개의 반도체 칩의 상면에 배치되는 다수개의 제1 외부접속 단자를 형성하는 단계와; 상기 웨이퍼의 활성면 중에서 상기 다수개의 반도체 칩의 사이에 제2 절연층을 형성하는 단계와; 상기 제2 절연층 상에 상기 다수개의 제1 재배선의 일부와 전기적으로 연결되며 상기 다수개의 반도체 칩의 외곽에 배치되는 제2 재배선을 형성하는 단계와; 상기 제2 재배선과 전기적으로 연결되며 상기 다수개의 반도체 칩의 외곽에 배치되는 다수개의 제2 외부접속 단자를 형성하는 단계와; 상기 웨이퍼 상에 상기 다수개의 제1 및 제2 외부접속 단자의 일부를 노출시키는 제3 절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 변형 실시예의 제조방법에 있어서, 상기 웨이퍼 상에 상기 다수개의 반도체 칩을 전기적으로 접촉시키는 단계는, 상기 제1 활성면과 상기 제2 활성면 사이에 제4 절연층을 형성하는 단계를 포함한다.
본 발명에 의하면, 플립칩 기술에 의한 칩온칩(CoC) 구조를 적용함으로써 고속화 및 대용량화된 패키지를 제작할 수 있게 되고, 웨이퍼 레벨 공정을 통해 전체 공정의 단순화를 꾀할 수 있다. 웨이퍼 레벨 몰딩 과정을 적용하여 웨이퍼의 활성면을 보호하는 구조를 제작할 수 있고, 추가적인 재배선 과정을 통해 팬아웃 구조 를 구현할 수 있게 된다.
이하, 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(실시예)
도 1a 내지 도 1e는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 웨이퍼(100) 상에 다수개의 반도체 칩(110)을 다수개의 범프(120)를 매개로 전기적으로 접합시킨다. 웨이퍼(100)는 활성면(110a)에 반도체 회로패턴이 형성되어 있다. 반도체 칩(110)의 활성면(110a)이 웨이퍼(100)의 활성면(100a)과 마주보는 형태로 반도체 칩(110)을 웨이퍼(100) 상에 마운팅하는 이른바 플립칩(Flip Chip) 기술을 이용한다. 웨이퍼(100)의 활성면(100a)에는 범프(120)를 매개로 반도체 칩(110)과 전기적으로 접속하는 다수개의 단자(미도시)와 후술한 재배선(도 1b의 145)과 전기적으로 연결되는 단자(112)가 포함된다. 반도체 칩(110)의 활성면(110a)에도 범프(120)를 매개로 웨이퍼(100)와 전기적으로 연결되 는 다수개의 단자(미도시)가 포함된다. 웨이퍼(100)와 반도체 칩(110)이 와이어에 의하지 아니하고 직접 접속되므로 동작이 고속화되고 집접도가 향상된다.
선택적으로, 반도체 칩(110)의 활성면(110a)과 웨이퍼(100)의 활성면(100a) 사이에는 제1 절연층(130)을 형성하는 것이 바람직하다. 제1 절연층(130)이 형성되어 있으면 반도체 칩(110)과 웨이퍼(100)와의 접촉 신뢰성을 향상시키고 흡습 특성이나 스트레스에 의한 파손 등을 방지할 수 있기 때문이다. 제1 절연층(130)은 절연성 탄성재료, 예를 들어, 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다.
도 1b를 참조하면, 반도체 칩(110)의 비활성면(110b)을 모두 덮도록 웨이퍼(100)의 활성면(100a) 상에 제2 절연층(140)을 형성한다. 제2 절연층(140) 형성시 웨이퍼(100)의 활성면(110a)에 형성된 단자(112)를 노출시키는 개구(142)를 만들어 준다. 제2 절연층(140)은 상술한 절연성 탄성재료인 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다. 제2 절연층(140) 상에는 단자(112)와 전기적으로 연결되는 재배선(145)을 형성한다. 재배선(145)은 외부기기(미도시)와 전기적으로 접속 가능한 외부전극으로서의 기능을 담당하는 것으로 구리나 금과 같은 금속으로 형성할 수 있다.
도 1c를 참조하면, 재배선(145)에는 외부기기(미도시)와 전기적으로 접속 가능한 외부접속 단자(150)를 부착한다. 외부접속 단자(150)는 가령 다수개의 볼 형태로 구현할 수 있다. 외부접속 단자(150)는 예를 들어 납으로 형성하거나 또는 납도금된 구리나 니켈 등으로 형성하거나 또는 구리나 금과 같은 금속으로 형성할 수 있다. 반도체 칩(110)의 비활성면(110b) 상에 재배선(145)과 외부접속 단자(150)가 배치되므로 반도체 칩(110)에서 발생한 열이 재배선(145)과 외부접속 단자(150)를 통해 외부로 용이하게 전달되는 잇점을 얻을 수 있다. 이상과 같은 일련의 과정을 통해, 웨이퍼(100) 상에 반도체 칩(110)이 플립칩 기술로써 칩온칩(CoC) 구조로 접속되어 고속화와 집적도 및 열방출 특성이 향상되고, 재배선(145)이 내장(embedded)되어 반도체 칩(110)의 크기가 작아지더라도 외부접속 단자의 다양한 레이아웃이 가능해지고, 공정을 단순화시킬 수 있는 웨이퍼 레벨 패키지(WFP) 구조가 구현된다.
도 1d를 참조하면, 웨이퍼 레벨 몰딩 과정으로서 웨이퍼(100)의 활성면(100a) 상에 제3 절연층(160)을 더 형성할 수 있다. 제3 절연층(160)을 더 형성하게 되면 웨이퍼(100)의 활성면(100a)을 보호할 수 있다. 제3 절연층(160) 형성시 외부접속 단자(150)가 외부접속 단자로서의 기능을 할 수 있도록 외부접속 단자(150)의 일부는 노출되도록 하여야 할 것이다. 제3 절연층(160)은 상술한 절연성 탄성재료인 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다. 이상과 같은 플립칩과 재배선 및 웨이퍼 레벨 몰딩 과정에 의해, 재배선(145)이 내장된(embedded) 칩온칩(CoC) 형태의 몰딩된 웨이퍼 레벨 패키지(Molded WFP) 구조가 구현된다.
도 1e를 참조하면, 도 1d의 절단선(A-A선)을 따라 쏘잉(sawing) 공정을 진행하여 각각 개별적인 반도체 패키지(190)로 분리한다.
(변형 실시예)
도 2a 내지 도 2f는 본 발명의 변형 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 플립칩 기술을 이용하여 반도체 칩(210)의 활성면(210a)이 웨이퍼(200)의 활성면(200a)과 마주보는 형태가 되도록 웨이퍼(200) 상에 다수개의 반도체 칩(210)을 다수개의 범프(220)를 매개로 전기적으로 접합시킨다. 웨이퍼(200)는 활성면(210a)에 반도체 회로패턴이 형성되어 있다. 웨이퍼(200)의 활성면(200a)에는 범프(220)를 매개로 반도체 칩(210)과 전기적으로 접속하는 다수개의 단자(미도시)와 후술한 재배선(도 2d의 245 및 255)과 전기적으로 연결되는 단자(212)가 포함되고, 반도체 칩(210)의 활성면(210a)에도 범프(220)를 매개로 웨이퍼(200)와 전기적으로 연결되는 다수개의 단자(미도시)가 포함된다.
선택적으로, 반도체 칩(210)의 활성면(210a)과 웨이퍼(200)의 활성면(200a) 사이에 제1 절연층(230)을 형성하는 것이 접촉 신뢰성과 흡습 특성 및 스트레스에 의한 파손 등을 억제할 수 있기에 바람직하다. 제1 절연층(230)은 절연성 탄성재료, 예를 들어, 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다.
도 2b를 참조하면, 반도체 칩(210)의 비활성면(210b)을 모두 덮도록 웨이퍼(200)의 활성면(200a) 상에 제2 절연층(240)을 형성한다. 제2 절연층(240) 형성시 웨이퍼(200)의 활성면(210a)에 형성된 단자(212)를 노출시키는 개구(242)를 만들어 준다. 제2 절연층(240)은 상술한 절연성 탄성재료인 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다. 제2 절연층(240) 상에는 단자(212)와 접촉하는 제1 재배선(245)을 형성한다. 제1 재배선(245)은 외부기기(미도시)와 전기적으로 접속 가능한 외부전극으로서의 기능을 하는 것으로 구리나 금과 같은 금속으로 형성할 수 있다.
도 2c를 참조하면, 제1 재배선(245)에는 외부기기(미도시)와 전기적으로 접속 가능한 다수개의 제1 외부접속 단자(250)를 부착시킨다. 제1 외부접속 단자(250)는 가령 볼 형태로 구현할 수 있다. 제1 외부접속 단자(250)는 예를 들어 납으로 형성하거나 또는 납도금된 구리나 니켈 등으로 형성하거나 또는 구리나 금과 같은 금속으로 형성할 수 있다. 반도체 칩(210)의 비활성면(210b) 상에 제1 재배선(245)과 제1 외부접속 단자(250)가 배치되므로 반도체 칩(210)에서 발생한 열이 제1 재배선(245)과 제1 외부접속 단자(250)를 통해 외부로 용이하게 전달될 수 있다.
도 2d를 참조하면, 웨이퍼(200)의 활성면(200a) 상에 제3 절연층(260)을 더 형성하고, 제3 절연층(260) 상에 제2 재배선(255)을 더 형성한다. 제3 절연층(260)은 웨이퍼(200)의 활성면(200a) 중에서 반도체 칩(210)이 부착되지 아니한 오목한 영역(B)에 형성하여 제2 재배선(255)이 제1 재배선(245)과 같은 높이에 위치하도록 한다. 제2 재배선(255)은 제1 재배선(245)과 더불어 외부전극 역할을 담당하므로 웨이퍼(200)의 활성면(200a)에 형성된 단자(212)와 전기적으로 접속하여야 한다. 따라서, 제2 재배선(255) 형성시 제1 재배선(245)과의 접촉부(C)를 아울러 형성한다. 제2 재배선(255)은 접촉부(C)에 의해 제1 재배선(245)과 전기적으로 연결되어 결국 웨이퍼(200)와 전기적으로 연결된다. 제2 재배선(255) 상에 가령 볼 형태의 제2 외부접속 단자(270)를 부착시킨다. 제2 외부접속 단자(270)는 제1 외부접속 단자(250)와 동일한 크기와 체적으로 형성할 수 있다. 따라서, 동일한 높이에 있는 제1 재배선(245)과 제2 재배선(255) 각각에 부착된 제1 외부접속 단자(250)와 제2 외부접속 단자(270)는 동일한 높이에 위치하게 된다.
제3 절연층(260)은 예를 들어 절연성 탄성재료인 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다. 제2 재배선(255)은 제1 재배선(245)과 마찬가지로 구리나 금과 같은 금속으로 형성할 수 있다. 제2 외부접속 단자(270)는 제1 외부접속 단자(250)와 마찬가지로 납으로 형성하거나 또는 납도금된 구리나 니켈 등으로 형성하거나 또는 구리나 금과 같은 금속으로 형성할 수 있다.
상술한 바와 같이, 제2 재배선(255)을 형성하는 공정을 통해 제2 외부접속 단자(270)가 반도체 칩(210)의 외곽에 부착된 이른바 팬아웃(Fan-Out) 구조가 구현된다. 이러한 팬아웃 구조로 인해 반도체 칩(210)의 축소로 인한 외부 접속단자(250,270) 배치의 제약을 줄일 수가 있다. 상술한 플립칩 및 2차 재배선 과정에 의해, 재배선(250,270)이 내장된(embedded) 칩온칩(CoC) 및 팬아웃(Fan-Out) 형태의 웨이퍼 레벨 패키지(WFP) 구조가 구현된다.
도 2e를 참조하면, 웨이퍼 레벨 몰딩 과정으로서 웨이퍼(200)의 활성면(200a) 상에 제4 절연층(280)을 더 형성할 수 있다. 제4 절연층(280)을 더 형성하게 되면 웨이퍼(200)의 활성면(200a)을 보호할 수 있다. 제4 절연층(280) 형성시 제1 및 제2 외부접속 단자(250,270)가 외부접속 단자로서의 기능을 할 수 있도록 제1 및 제2 외부접속 단자(250,270)의 일부는 노출되도록 하여야 할 것이다. 제4 절연층(280)은 상술한 절연성 탄성재료인 폴리이미드나 에폭시 등의 고분자 재료를 이용할 수 있다. 이상과 같은 플립칩과 2차 재배선 및 웨이퍼 레벨 몰딩 과정에 의해, 재배선(250,270)이 내장된(embedded) 칩온칩(CoC) 및 팬아웃(Fan-Out) 형태의 몰딩된 웨이퍼 레벨 패키지(Molded WFP) 구조가 구현된다.
도 2f를 참조하면, 도 2e의 절단선(A-A선)을 따라 쏘잉(sawing) 공정을 진행하여 각각 개별적인 반도체 패키지(290)로 분리한다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 플립칩 기술에 의한 칩온칩(CoC) 구조를 이용함으로써 고속화 및 대용량화된 패키지를 제작할 수 있으며, 웨이퍼 레벨 공정을 통해 전체 공정의 단순화를 꾀할 수 있는 효과가 있다. 더욱이, 웨이퍼 레벨 몰딩 과정을 더 적용하여 웨이퍼의 활성면을 보호하는 구조를 제작할 수 있고, 추가적인 재배선 과정을 통해 팬아웃 구조를 구현할 수 있어서 소자크기의 축소 경향으로 인한 접속단자 배치의 변경을 줄여 설계상 유연성을 확보할 수 있는 효과가 있다.

Claims (18)

  1. 웨이퍼와;
    상기 웨이퍼와 전기적으로 접촉된 반도체 칩과;
    상기 반도체 칩을 피복하는 제1 절연층과;
    상기 제1 절연층 상에 배치되고 상기 웨이퍼와 전기적으로 연결된 제1 재배선과;
    상기 제1 재배선에 부착된 제1 외부접속 단자;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  2. 제1항에 있어서,
    상기 웨이퍼 상에 배치되고 상기 제1 외부접속 단자의 일부를 노출시키는 제2 절연층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 제1항에 있어서,
    상기 웨이퍼 중에서 상기 반도체 칩이 부착되지 아니한 영역에 형성된 제3 절연층과;
    상기 제3 절연층 상에 형성되어 상기 제1 재배선과 전기적으로 연결되며, 상기 반도체 칩의 외곽에 배치되는 제2 재배선과;
    상기 제2 재배선에 부착되어 상기 반도체 칩의 외곽에 배치되는 제2 외부접 속 단자;
    를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 제3항에 있어서,
    상기 제1 및 제2 재배선은 동일 높이에 위치하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  5. 제3항에 있어서,
    상기 웨이퍼 상에 배치되어 상기 제1 및 제2 외부접속 단자의 일부를 노출시키는 제4 절연층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 웨이퍼와 상기 반도체 칩은, 상기 웨이퍼의 활성면과 상기 다수개의 반도체 칩의 활성면이 대면하는 형태로 접촉된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  7. 제6항에 있어서,
    상기 웨이퍼와 상기 반도체 칩과의 사이에 배치되어 상기 웨이퍼와 상기 반도체 칩을 전기적으로 연결시키는 범프를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  8. 제7항에 있어서,
    상기 웨이퍼와 상기 반도체 칩과의 사이에 배치된 제5 절연층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  9. 웨이퍼와;
    상기 웨이퍼와 전기적으로 접촉된 다수개의 반도체 칩과;
    상기 다수개의 반도체 칩을 피복하는 제1 절연층과;
    상기 제1 절연층 상에 배치되고 상기 웨이퍼와 전기적으로 연결된 제1 재배선과;
    상기 제1 재배선에 부착되어 상기 다수개의 반도체 칩의 상면에 위치하는 다수개의 제1 외부접속 단자와;
    상기 다수개의 반도체 칩의 사이에 형성된 제2 절연층과;
    상기 제2 절연층 상에 형성되어 상기 다수개의 반도체 칩의 외곽에 배치되며, 상기 제1 재배선과 전기적으로 연결된 제2 재배선과;
    상기 제2 재배선에 부착되어 상기 다수개의 반도체 칩의 외곽에 배치된 다수개의 제2 외부접속 단자와;
    상기 웨이퍼의 상에 형성되어 상기 다수개의 제1 및 제2 외부접속 단자의 일부를 노출시키는 제3 절연층;
    을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  10. 제9항에 있어서,
    상기 웨이퍼와 상기 다수개의 반도체 칩은, 상기 웨이퍼의 활성면과 상기 다수개의 반도체 칩의 활성면이 다수개의 범프를 매개로 서로 전기적으로 접촉하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  11. 웨이퍼의 활성면과 반도체 칩의 활성면이 대면하도록 상기 웨이퍼 상에 상기 반도체 칩을 전기적으로 접촉시키는 단계와;
    상기 웨이퍼의 활성면 상에 상기 반도체 칩을 피복하는 제1 절연층을 형성하는 단계와;
    상기 제1 절연층 상에 상기 웨이퍼와 전기적으로 연결되는 제1 재배선을 형성하는 단계와;
    상기 제1 재배선에 제1 외부접속 단자를 부착시키는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 웨이퍼의 활성면 상에 상기 제1 외부접속 단자를 일부 노출시키는 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  13. 제11항에 있어서,
    상기 웨이퍼의 활성면 중에서 상기 반도체 칩이 부착되지 아니한 영역에 제3 절연층을 형성하는 단계와;
    상기 제3 절연층 상에 상기 제1 재배선과 전기적으로 연결되며 상기 반도체 칩의 외곽에 배치되는 제2 재배선을 형성하는 단계와;
    상기 제2 재배선에 제2 외부접속 단자를 부착시키는 단계;
    를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  14. 제13항에 있어서,
    상기 웨이퍼의 활성면 상에 상기 제1 및 제2 외부접속 단자를 일부 노출시키는 제4 절연층을 더 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  15. 제13항에 있어서,
    상기 제2 외부접속 단자는 상기 반도체 칩의 외곽에 배치되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 웨이퍼의 활성면과 반도체 칩의 활성면이 대면하도록 상기 웨이퍼 상에 상기 반도체 칩을 전기적으로 접촉시키는 단계는,
    상기 웨이퍼의 활성면과 상기 반도체 칩의 활성면 사이에 제5 절연층을 형성 하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  17. 제1 활성면을 가지는 웨이퍼와, 제2 활성면을 가지는 다수개의 반도체 칩을 제공하는 단계와;
    상기 제1 활성면과 상기 제2 활성면이 대면하도록 상기 웨이퍼 상에 상기 다수개의 반도체 칩을 전기적으로 접촉시키는 단계와;
    상기 다수개의 반도체 칩을 피복하도록 상기 웨이퍼의 활성면 상에 제1 절연층을 형성하는 단계와;
    상기 제1 절연층 상에 상기 웨이퍼와 전기적으로 연결되는 제1 재배선을 형성하는 단계와;
    상기 제1 재배선과 전기적으로 연결되며 상기 다수개의 반도체 칩의 상면에 배치되는 다수개의 제1 외부접속 단자를 형성하는 단계와;
    상기 웨이퍼의 활성면 중에서 상기 다수개의 반도체 칩의 사이에 제2 절연층을 형성하는 단계와;
    상기 제2 절연층 상에 상기 다수개의 제1 재배선의 일부와 전기적으로 연결되며 상기 다수개의 반도체 칩의 외곽에 배치되는 제2 재배선을 형성하는 단계와;
    상기 제2 재배선과 전기적으로 연결되며 상기 다수개의 반도체 칩의 외곽에 배치되는 다수개의 제2 외부접속 단자를 형성하는 단계와;
    상기 웨이퍼 상에 상기 다수개의 제1 및 제2 외부접속 단자의 일부를 노출시키는 제3 절연층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  18. 제17항에 있어서,
    상기 웨이퍼 상에 상기 다수개의 반도체 칩을 전기적으로 접촉시키는 단계는, 상기 제1 활성면과 상기 제2 활성면 사이에 제4 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
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