KR101488606B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층된 반도체 다이를 재배선층으로 연결하여, 대량 생산을 할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이와, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이를 준비하고, 상기 제 1 반도체 다이의 제 1 면에 상기 제 2 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 제 1 본드 패드와 제 2 본드 패드를 외부로 노출시키도록, 상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 패시베이션층을 형성하는 패시베이션층 형성 단계; 상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계; 상기 제 1 본드 패드와 제 2 본드 패드에 도전성 필러를 형성하는 도전성 필러 형성 단계; 상기 제 1 반도체 다이의 상부에 위치한 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 인캡슐란트의 상부를 그라인딩하여, 상기 도전성 필러를 외부로 노출시키는 그라인딩 단계; 및 상기 인캡슐란트의 상부에 형성되며, 상기 도전성 필러와 전기적으로 연결되는 제 2 재배선층을 형성하는 제 2 재배선층 형성단계를 포함하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 디바이스을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 디바이스을 제공하기 위한 방법으로서는 반도체 다이를 적층(stack)하는 방법이 있다. 이와 같이, 반도체 다이를 적층하는 방법은 메모리 칩을 로직 칩 위에 적층하고, 상기 로직 칩과 메모리 칩을 도전성 와이어 또는 도전성 범프로 연결한다.
그러나, 반도체 칩을 전기적으로 연결할 때 도전성 와이어 또는 도전성 범프를 사용하는 경우에는 열을 가하는 공정이 필요하기 때문에, 이를 웨이퍼 레벨에서 적용하기 어려운 문제점이 있다.
한국공개특허공보 10-2010-0025750(2010.03.10)
본 발명은 적층된 반도체 다이를 재배선층으로 연결하여, 대량 생산을 할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 의한 반도체 디바이스의 제조 방법은 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이와, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이를 준비하고, 상기 제 1 반도체 다이의 제 1 면에 상기 제 2 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 제 1 본드 패드와 제 2 본드 패드를 외부로 노출시키도록, 상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 패시베이션층을 형성하는 패시베이션층 형성 단계; 상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계; 상기 제 1 본드 패드와 제 2 본드 패드에 도전성 필러를 형성하는 도전성 필러 형성 단계; 상기 제 1 반도체 다이의 상부에 위치한 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 인캡슐란트의 상부를 그라인딩하여, 상기 도전성 필러를 외부로 노출시키는 그라인딩 단계; 및 상기 인캡슐란트의 상부에 형성되며, 상기 도전성 필러와 전기적으로 연결되는 제 2 재배선층을 형성하는 제 2 재배선층 형성단계를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 다이 부착 단계에서는 웨이퍼 형태의 제 1 반도체 다이의 제 1 면에 다수의 제 2 반도체 다이를 부착할 수 있다.
또한, 상기 제 1 재배선층 형성단계에서는 상기 제 1 반도체 다이의 제 1 면에서 상기 제 2 반도체 다이의 경사면 및 제 1 면까지 연장되도록 상기 제 1 재배선층을 형성할 수 있다.
또한, 상기 도전성 필러 형성 단계에서는 상기 제 1 재배선층에 의해 전기적으로 연결되지 않은 제 1 본드 패드 및 제 2 본드 패드에 도전성 필러를 형성할 수 있다. 여기서, 상기 도전성 필러의 높이는 상기 제 2 반도체 다이의 높이보다 더 높을 수 있다.
또한, 상기 그라인딩 단계에서는 상기 도전성 필러의 일부가 함께 그라인딩 되어, 상기 도전성 필러의 상면과 인캡슐란트의 상면이 동일한 면을 이룰 수 있다.
또한, 상기 제 2 재배선층 형성 단계에서는 상기 인캡슐란트의 상부에 상기 도전성 필러의 일부를 노출시키도록 제 1 패시베이션층을 형성하고, 상기 제 1 패시베이션층의 상부에 제 2 재배선층을 형성할 수 있다.
또한, 상기 제 2 재배선층 형성 단계에서는 상기 제 2 재배선층의 일부를 노출시키도록 상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성할 수 있다.
또한, 상기 제 2 재배선층 형성 단계 이후에 상기 제 2 패시베이션층에 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함할 수 있다.
또한, 상기 솔더볼 부착 단계 이후에는 쏘잉툴을 사용하여 상기 제 1 반도체 다이를 쏘잉할 수 있다.
더불어, 본 발명의 일 실시예에 따른 반도체 디바이스는 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이; 상기 제 1 반도체 다이의 제 1 면에 안착되고, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이; 상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 형성되며, 상기 제 1 본드 패드 및 제 2 본드 패드를 외부로 노출시키는 패시베이션층; 상기 패시베이션층의 상부에 형성되며, 상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하는 제 1 재배선층; 상기 제 1 재배선층이 형성되지 않은 제 1 본드 패드 및 제 2 본드 패드에 형성된 도전성 필러; 상기 제 1 반도체 다이의 상부에서 상기 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐레이션하며, 상기 도전성 필러를 외부로 노출시키는 인캡슐란트; 상기 인캡슐란트의 상부에 형성되며 상기 도전성 필러와 전기적으로 연결된 제 2 재배선층; 및 상기 제 2 재배선층에 형성된 솔더볼을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이와, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이를 준비하고, 상기 제 1 반도체 다이의 제 1 면에 상기 제 2 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 제 1 본드 패드와 제 2 본드 패드를 외부로 노출시키도록, 상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 패시베이션층을 형성하는 패시베이션층 형성 단계; 상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계; 상기 제 1 본드 패드와 제 2 본드 패드에 도전성 필러를 형성하는 도전성 필러 형성 단계; 상기 제 1 반도체 다이의 상부에 위치한 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 인캡슐란트의 상부를 그라인딩하여, 상기 도전성 필러를 외부로 노출시키는 그라인딩 단계; 상기 도전성 필러에 도전성 범프를 형성하는 도전성 범프 형성 단계; 및 상기 도전성 범프에 회로 기판을 부착하는 회로 기판 부착 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 다이 부착 단계에서는 웨이퍼 형태의 제 1 반도체 다이의 제 1 면에 다수의 제 2 반도체 다이를 부착할 수 있다.
또한, 상기 제 1 재배선층 형성단계에서는 상기 제 1 반도체 다이의 제 1 면에서 상기 제 2 반도체 다이의 경사면 및 제 1 면까지 연장되도록 상기 제 1 재배선층을 형성할 수 있다.
또한, 상기 도전성 필러 형성 단계에서는 상기 제 1 재배선층에 의해 전기적으로 연결되지 않은 제 1 본드 패드 및 제 2 본드 패드에 도전성 필러를 형성할 수 있다.
또한, 상기 회로 기판 부착 단계에서는 절연층과, 상기 절연층의 제 1 면에 형성된 제 1 배선 패턴과, 상기 제 1 면의 반대면인 제 2 면에 형성된 제 2 배선 패턴과 상기 제 2 배선 패턴에 용착된 솔더볼을 포함하는 회로 기판을 준비하고, 상기 제 1 배선 패턴이 상기 도전성 범프에 전기적으로 연결되도록 상기 회로 기판을 상기 도전성 범프에 부착할 수 있다.
더불어, 본 발명의 다른 실시예에 다른 반도체 디바이스는 절연층과, 상기 절연층의 제 1 면에 형성된 제 1 배선 패턴과, 상기 제 1 면의 반대면인 제 2 면에 형성된 제 2 배선 패턴을 포함하는 회로 기판; 상기 회로 기판의 제 1 면에 안착되며, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이; 상기 회로 기판의 제 1 면과 상기 반도체 다이의 제 1 면에 형성되며, 상기 제 1 배선 패턴과 상기 본드 패드를 외부로 노출시키는 패시베이션층; 상기 패시베이션층의 상부에 형성되며, 상기 제 1 배선 패턴과 상기 본드 패드를 전기적으로 연결하는 재배선층; 상기 회로 기판의 상부에서 상기 반도체 다이, 패시베이션층 및 재배선층을 인캡슐레이션하는 인캡슐란트; 및 상기 제 2 배선 패턴에 부착된 솔더볼을 포함하는 것을 특징으로 한다.
또한, 상기 패시베이션층은 상기 회로 기판의 제 1 면과, 상기 반도체 다이의 제 1 면 및 경사면을 모두 덮도록 형성될 수 있다. 상기 재배선층은 상기 회로 기판의 제 1 면에서 상기 반도체 다이의 경사면 및 제 1 면까지 연장되도록 상기 패시베이션층의 상부에 형성될 수 있다. 상기 재배선층은 단차지게 형성될 수 있다.
또한, 상기 패시베이션층은 상기 반도체 다이의 경사면에 형성되며, 상기 반도체 다이의 제 1 면과 상기 회로 기판의 제 1 면의 일부를 덮도록 형성될 수 있다. 상기 재배선층은 상기 회로 기판의 제 1 면에서 상기 반도체 다이의 경사면 및 제 1 면까지 연장되도록 상기 패시베이션층의 상부에 형성될 수 있다. 상기 재배선층은 단차지게 형성될 수 있다.
또한, 상기 회로 기판은 제 1 면에 형성된 안착홈을 더 포함하고, 상기 반도체 다이는 상기 안착홈에 안착될 수 있다. 여기서, 상기 안착홈의 깊이는 상기 반도체 다이의 높이와 동일할 수 있다.
또한, 상기 회로 기판의 제 1 면과 상기 반도체 다이의 제 1 면은 동일한 면을 이룰 수 있다.
또한, 상기 패시베이션층은 상기 반도체 다이의 경사면과 상기 안착홈 사이에 형성될 수 있다.
또한, 상기 재배선층은 평평하게 형성될 수 있다.
더불어, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 절연층과, 상기 절연층의 제 1 면에 형성된 제 1 배선 패턴과, 상기 제 1 면의 반대면인 제 2 면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 회로 기판의 제 1 면에 상기 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 제 1 배선 패턴과 상기 본드 패드를 외부로 노출시키도록, 상기 회로 기판의 제 1 면과 상기 반도체 다이의 제 1 면에 패시베이션층을 형성하는 패시베이션층 형성 단계; 상기 제 1 배선 패턴과 상기 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 재배선층을 형성하는 재배선층 형성 단계; 상기 회로 기판의 상부에 위치한 상기 반도체 다이, 패시베이션층 및 재배선층을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및 상기 회로 기판의 제 2 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 다이 부착 단계에서는 패널 형태의 회로 기판의 제 1 면에 다수의 반도체 다이를 부착할 수 있다.
또한, 상기 패시베이션층 형성 단계에서는 상기 회로 기판의 제 1 면과, 상기 반도체 다이의 제 1 면 및 경사면을 모두 덮도록 패시베이션층을 형성할 수 있다.
또한, 상기 재배선층 형성 단계에서는 상기 회로 기판의 제 1 면에서 상기 반도체 다이의 경사면 및 제 1 면까지 연장되도록 재배선층을 형성할 수 있다.
또한, 상기 솔더볼 부착 단계 이후에는 쏘잉툴을 사용하여 상기 회로 기판을 쏘잉할 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하는 제 1 재배선층을 형성함으로써, 제 1 반도체 다이와 제 2 반도체 다이를 전기적으로 연결할 수 있다. 이에 따라, 본 발명은 와이어 본딩이나 도전성 범프 등과 같이 열을 가하는 공정이 필요 없게 되므로, 웨이퍼 형태로 작업이 가능하여 대량 생산이 가능하게 된다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스는 제 1 배선 패턴과 본드 패드를 전기적으로 연결하는 재배선층을 형성함으로써, 회로 기판과 반도체 다이를 전기적으로 연결할 수 있다. 이에 따라, 본 발명은 와이어 본딩이나 도전성 범프 등과 같이 열을 가하는 공정이 필요 없게 되므로, 패널 형태로 작업이 가능하여 대량 생산이 가능하게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명이 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 9a 내지 도 9e는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 반도체 다이 부착 단계(S1), 패시베이션층 형성 단계(S2), 제 1 재배선층 형성 단계(S3), 도전성 필러 형성 단계(S4), 인캡슐레이션 단계(S5), 그라인딩 단계(S6), 제 2 재배선층 형성 단계(S7) 및 솔더볼 부착 단계(S8)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2h를 참조하여 설명하도록 한다.
상기 반도체 다이 부착 단계(S1)는 제 1 반도체 다이(110)의 제 1 면에 제 2 반도체 다이(120)를 부착하는 단계이다.
도 2a를 참조하면, 상기 반도체 다이 부착 단계(S1)에서는 제 1 반도체 다이(110)의 제 1 면(111)에 접착 부재(10)를 사용하여 제 2 반도체 다이(120)를 부착한다. 도면에서는 제 1 반도체 다이(110)에 하나의 제 2 반도체 다이(120)가 부착된 것으로 도시되었으나, 실제로는 웨이퍼 형태의 제 1 반도체 다이(110)에 다수의 제 2 반도체 다이(120)가 부착된다. 즉, 상기 반도체 다이 부착 단계(S1)는 웨이퍼 형태의 제 1 반도체 다이(110)의 제 1 면(111)에 다수의 제 2 반도체 다이(120)를 부착하는 단계이다.
상기 제 1 반도체 다이(110)는 웨이퍼 형태로 이루어진다. 또한, 상기 제 1 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 로직 칩일 수 있다. 상기 제 1 반도체 다이(110)는 평평한 제 1 면(111)과 상기 제 1 면(111)의 반대면인 평평한 제 2 면(112)을 가지며, 상기 제 1 면(111)에는 다수의 제 1 본드 패드(113)가 형성되어 있다. 상기 제 2 반도체 다이(120)는 기본적으로 실리콘 재질로 구성되며, 그 내부에는 다수의 반도체 소자들이 형성된 메모리 칩일 수 있다. 상기 제 2 반도체 다이(120)는 평평한 제 1 면(121)과 상기 제 1 면(121)의 반대면인 평평한 제 2 면(122) 및 상기 제 1 면(121)과 제 2 면(122)을 연결하며 경사지게 형성된 경사면(123)을 포함하고, 상기 제 1 면(121)에는 다수의 제 2 본드 패드(124)가 형성되어 있다. 즉, 상기 제 2 반도체 다이(120)는 제 1 면(121)에서 제 2 면(122)으로 갈수록 넓어지는 사다리꼴 형태로 이루어진다. 상기 반도체 다이 부착 단계(S1)에서는 상기 제 2 반도체 다이(120)의 제 2 면(122)이 상기 제 1 반도체 다이(110)의 제 1 면(111)과 마주보도록 부착된다.
상기 패시베이션층 형성 단계(S2)는 상기 제 1 반도체 다이(110)와 상기 제 2 반도체 다이(120)의 상부에 패시베이션층(130)을 형성하는 단계이다.
도 2b를 참조하면, 상기 패시베이션층 형성 단계(S2)에서는 상기 제 1 반도체 다이(110)의 제 1 면(111)과 상기 제 2 반도체 다이(120)의 제 1 면(121) 및 경사면(123)을 덮도록 패시베이션층(130)을 형성한다. 또한, 상기 패시베이션층(130)은 제 1 본드 패드(113)와 제 2 본드 패드(124)를 외부로 노출시킨다. 상기 패시베이션층(130)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 제 1 재배선층 형성 단계(S3)는 상기 제 1 반도체 다이(110)의 제 1 본드 패드(113)와 상기 제 2 반도체 다이(120)의 제 2 본드 패드(124)를 전기적으로 연결하는 제 1 재배선층(140)을 형성하는 단계이다.
도 2c를 참조하면, 상기 제 1 재배선층 형성 단계(S3)에서는 상기 제 1 본드 패드(113)와 제 2 본드 패드(124)를 전기적으로 연결하도록 상기 패시베이션층(130)의 상면에 제 1 재배선층(140)을 형성한다. 상기 제 1 재배선층(140)은 제 1 반도체 다이(110)의 제 1 면(111)에서 제 2 반도체 다이(120)의 경사면(123) 및 제 1 면(121)까지 연장되도록, 상기 패시베이션층(130)의 상면에 형성된다. 따라서, 상기 제 1 재배선층(140)은 단차지게 형성된다. 여기서, 상기 제 2 반도체 다이(120)가 경사면(123)을 가지므로, 상기 제 1 재배선층(140)을 형성하기가 용이하다.
또한, 상기 제 1 재배선층(140)과 상기 패시베이션층(130) 사이에는 씨드층(미도시)이 형성될 수 있다. 구체적으로, 상기 제 1 재배선층 형성 단계(S3)에서는 상기 패시베이션층(130)에 씨드층(미도시)을 형성하고 상기 씨드층에 포토레지스트 패턴을 도포한 뒤, 도금 공정 또는 스퍼터링에 의해 포토레지스트 패턴이 형성되지 않은 부분에 제 1 재배선층(140)을 형성한다. 그리고 나서, 포토레지스트 패턴과 제 1 재배선층(140)이 형성되지 않은 부분의 씨드층을 에칭한다. 상기 제 1 재배선층(140)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 도전성 필러 형성 단계(S4)는 상기 제 1 본드 패드(113)와 제 2 본드 패드(124)에 도전성 필러(150)를 형성하는 단계이다.
도 2d를 참조하면, 상기 도전성 필러 형성 단계(S4)에서는 상기 제 1 재배선층(140)이 형성되지 않은 부분의 제 1 본드 패드(113)와 제 2 본드 패드(124)에 도전성 필러(150)를 형성한다. 즉, 상기 도전성 필러(150)는 상기 제 1 재배선층(140)에 의해 전기적으로 연결되지 않은 제 1 본드 패드(113)와 제 2 본드 패드(124)에 형성된다. 상기 도전성 필러(150)는 구리(Cu) 필러로 형성될 수 있다. 또한, 상기 도전성 필러(150)의 높이는 상기 제 2 반도체 다이(120)의 높이보다 더 높게 형성된다.
상기 인캡슐레이션 단계(S5)는 상기 제 1 반도체 다이(110)의 상부에 위치한 상기 제 2 반도체 다이(120), 패시베이션층(130), 제 1 재배선층(140) 및 도전성 필러(150)를 인캡슐란트(160)로 인캡슐레이션하는 단계이다.
도 2e를 참조하면, 상기 인캡슐레이션 단계(S5)에서는 상기 제 1 반도체 다이(110)의 상부에 위치한 제 2 반도체 다이(120), 패시베이션층(130), 제 1 재배선층(140) 및 도전성 필러(150)를 인캡슐란트(160)로 인캡슐레이션하여, 이들을 외부 환경으로부터 보호한다. 상기 인캡슐란트(160)는 에폭시 계열의 수지로 형성될 수 있다.
상기 그라인딩 단계(S6)는 상기 인캡슐란트(160)의 일부를 그라인딩하는 단계이다.
도 2f를 참조하면, 상기 그라인딩 단계(S6)에서는 그라인더(미도시)를 이용해 상기 인캡슐란트(160)의 상면을 그라인딩한다. 또한, 상기 그라인딩 단계(S6)에서는 상기 도전성 필러(150)가 외부로 노출되도록 그라인딩 한다. 이때, 상기 도전성 필러(150)의 일부가 인캡슐란트(160)와 함께 그라인딩 될 수 있다. 따라서, 상기 제 1 본드 패드(113) 및 제 2 본드 패드(124)에 형성된 도전성 필러(150)는 인캡슐란트(160)와 동일한 면을 이루면서, 상기 인캡슐란트(160)의 외부로 노출된다.
상기 제 2 재배선층 형성 단계(S7)는 상기 도전성 필러(150)에 제 2 재배선층(170)을 형성하는 단계이다.
도 2g를 참조하면, 상기 제 2 재배선층 형성 단계(S7)에서는 먼저, 상기 도전성 필러(150)의 일부를 외부로 노출시키도록 상기 인캡슐란트(160)의 상부에 제 1 패시베이션층(171)을 형성한다. 다음으로, 상기 도전성 필러(150)와 전기적으로 연결되도록 상기 제 1 패시베이션층(171) 위에 제 2 재배선층(170)을 형성한다. 이러한 제 2 재배선층(170)은 상기 제 1 재배선층(140)과 동일한 물질로 형성될 수 있다. 마지막으로, 상기 제 2 재배선층(170)을 덮도록 상기 제 1 패시베이션층(171) 위에 제 2 패시베이션층(172)을 형성한다. 또한, 상기 제 2 패시베이션층(172)은 상기 제 2 재배선층(170)의 일부를 외부로 노출시킨다.
즉, 상기 제 2 재배선층 형성 단계(S7)에서는 상기 그라인딩 단계(S6)에 의해 외부로 노출된 도전성 필러(150)와 전기적으로 연결되도록 상기 인캡슐란트(160)의 상부에 제 2 재배선층(170)을 형성한다. 따라서, 상기 제 2 재배선층(170)은 상기 도전성 필러(150)를 통해 제 1 반도체 다이(110) 및 제 2 반도체 다이(120)에 전기적으로 연결된다.
상기 솔더볼 부착 단계(S8)는 상기 제 2 재배선층(170)에 솔더볼(180)을 부착하는 단계이다.
도 2h를 참조하면, 상기 솔더볼 부착 단계(S8)에서는 상기 제 2 패시베이션층(172)에 의해 외부로 노출된 제 2 재배선층(170)에 솔더볼(180)을 부착한다. 따라서, 상기 솔더볼(180)은 상기 제 1 반도체 다이(110) 및 제 2 반도체 다이(120)와 전기적으로 연결된다. 또한, 상기 솔더볼(180)을 제 2 재배선층(170)에 부착하기 전에, 상기 제 2 재배선층(170)에 UBM(under bump metal)(미도시)을 형성하고 나서, 상기 UBM에 솔더볼(180)을 부착할 수도 있다. 상기 솔더볼(180)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
또한, 상기 솔더볼 부착 단계(S8) 이후에는 웨이퍼 형태의 제 1 반도체 다이(110)에 형성된 다수의 제 2 반도체 다이(120)를 각각 분리시키도록, 상기 제 1 반도체 다이(110)를 쏘잉하는 단계를 더 포함한다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 완성할 수 있다.
상기와 같은 제조 방법으로 형성된 반도체 디바이스(100)는 제 1 본드 패드(113)가 형성된 제 1 반도체 다이(110), 상기 제 1 반도체 다이(110)에 안착되며 제 2 본드 패드(124)가 형성된 제 2 반도체 다이(120), 상기 제 1 반도체 다이(110) 및 제 2 반도체 다이(120)의 상부에 형성되며, 상기 제 1 본드 패드(113) 및 제 2 본드 패드(124)를 외부로 노출시키는 패시베이션층(130), 상기 패시베이션층(130)에 형성되며, 상기 제 1 본드 패드(113)와 제 2 본드 패드(124)를 전기적으로 연결하는 제 1 재배선층(140), 상기 제 1 재배선층(140)이 형성되지 않은 제 1 본드 패드(113) 및 제 2 본드 패드(124)에 형성된 도전성 필러(150), 상기 제 1 반도체 다이(110)의 상부에서 상기 제 2 반도체 다이(120), 패시베이션층(130), 제 1 재배선층(140) 및 도전성 필러(150)를 인캡슐레이션하는 인캡슐란트(160), 상기 인캡슐란트(160)의 상부에 형성되며 상기 도전성 필러(150)와 전기적으로 연결된 제 2 재배선층(170) 및 상기 제 2 재배선층(170)에 형성된 솔더볼(180)을 포함한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 제 1 본드 패드(113)와 제 2 본드 패드(124)를 전기적으로 연결하는 제 1 재배선층(140)을 형성함으로써, 제 1 반도체 다이(110)와 제 2 반도체 다이(120)를 전기적으로 연결할 수 있다. 이에 따라, 본 발명은 와이어 본딩이나 도전성 범프 등과 같이 열을 가하는 공정이 필요 없게 되므로, 웨이퍼 형태로 작업이 가능하여 대량 생산이 가능하게 된다.
도 3은 본 발명이 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 반도체 다이 부착 단계(S1), 패시베이션층 형성 단계(S2), 제 1 재배선층 형성 단계(S3), 도전성 필러 형성 단계(S4), 인캡슐레이션 단계(S5), 그라인딩 단계(S6), 도전성 범프 형성 단계(S17) 및 회로 기판 부착 단계(S18)를 포함한다. 여기서, 상기 반도체 다이 부착 단계(S1), 패시베이션층 형성 단계(S2), 제 1 재배선층 형성 단계(S3), 도전성 필러 형성 단계(S4), 인캡슐레이션 단계(S5) 및 그라인딩 단계(S6)는 도 1 에 도시된 단계와 동일하므로 생략하기로 한다. 이하에서는, 도전성 범프 형성 단계(S17) 및 회로 기판 부착 단계(S18)에 대해서만 설명하기로 한다.
상기 도전성 범프 형성 단계(S17)는 상기 도전성 필러(150)에 도전성 범프(270)를 형성하는 단계이다.
도 4a를 참조하면, 상기 도전성 범프 형성 단계(S17)에서는 상기 그라인딩 단계(S6)에 의해 외부로 노출된 도전성 필러(150)에 도전성 범프(270)를 형성한다. 따라서, 상기 도전성 범프(270)는 상기 도전성 필러(150)와 전기적으로 연결된다. 여기서, 도전성 범프(270)는 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 회로 기판 부착 단계(S18)는 상기 도전성 범프(270)에 회로 기판(280)을 부착하는 단계이다.
도 4b를 참조하면, 상기 회로 기판 부착 단계(S18)에서는 절연층(281)과, 상기 절연층(281)의 제 1 면(281a)에 형성된 제 1 배선 패턴(282)과, 상기 제 1 면(281a)의 반대면인 제 2 면(282b)에 형성된 제 2 배선 패턴(283)과 상기 제 2 배선 패턴(283)에 용착된 솔더볼(284)을 포함하는 회로 기판(280)을 준비한다. 그리고 나서, 상기 제 1 배선 패턴(282)이 상기 도전성 범프(270)에 전기적으로 연결되도록, 상기 회로 기판(280)을 도전성 범프(270)에 부착한다. 이러한 회로 기판(280)은 일반적인 인쇄회로기판(PCB)일 수 있다.
또한, 상기 회로 기판 부착 단계(S18) 이후에는 웨이퍼 형태의 제 1 반도체 다이(110)에 형성된 다수의 제 2 반도체 다이(120)를 각각 분리시키도록, 상기 제 1 반도체 다이(110)를 쏘잉하는 단계를 더 포함한다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 완성할 수 있다.
상기와 같은 제조 방법으로 형성된 반도체 디바이스(200)는 제 1 본드 패드(113)가 형성된 제 1 반도체 다이(110), 상기 제 1 반도체 다이(110)에 안착되며 제 2 본드 패드(124)가 형성된 제 2 반도체 다이(120), 상기 제 1 반도체 다이(110) 및 제 2 반도체 다이(120)의 상부에 형성되며, 상기 제 1 본드 패드(113) 및 제 2 본드 패드(124)를 외부로 노출시키는 패시베이션층(130), 상기 패시베이션층(130)에 형성되며, 상기 제 1 본드 패드(113)와 제 2 본드 패드(124)를 전기적으로 연결하는 제 1 재배선층(140), 상기 제 1 재배선층(140)이 형성되지 않은 제 1 본드 패드(113) 및 제 2 본드 패드(124)에 형성된 도전성 필러(150), 상기 제 1 반도체 다이(110)의 상부에서 상기 제 2 반도체 다이(120), 패시베이션층(130), 제 1 재배선층(140) 및 도전성 필러(150)를 인캡슐레이션하는 인캡슐란트(160), 상기 도전성 필러에 형성된 도전성 범프(270) 및 상기 도전성 범프(270)에 전기적으로 연결된 회로 기판(280)을 포함한다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스는 회로 기판(310), 반도체 다이(320), 패시베이션층(330), 재배선층(340), 인캡슐란트(350) 및 솔더볼(360)을 포함한다.
상기 회로 기판(310)은 일반적인 인쇄회로기판(PCB)으로, 절연층(311)과, 상기 절연층(311)의 제 1 면(311a)에 형성된 제 1 배선 패턴(312)과, 상기 제 1 면(311a)의 반대면인 제 2 면(311b)에 형성된 제 2 배선 패턴(313)을 포함한다. 또한, 상기 제 1 배선 패턴(312)과 제 2 배선 패턴(313)은 관통 비아(미도시)를 통해서 전기적으로 연결된다.
상기 반도체 다이(320)는 기본적으로 실리콘 재질로 구성되며, 그 내부에는 다수의 반도체 소자들이 형성된 메모리 칩일 수 있다. 상기 반도체 다이(320)는 평평한 제 1 면(321)과 상기 제 1 면(321)의 반대면인 평평한 제 2 면(322) 및 상기 제 1 면(321)과 제 2 면(322)을 연결하며 경사지게 형성된 경사면(323)을 포함하고, 상기 제 1 면(321)에는 다수의 본드 패드(324)가 형성되어 있다. 즉, 상기 반도체 다이(320)는 제 1 면(321)에서 제 2 면(322)으로 갈수록 넓어지는 사다리꼴 형태로 이루어진다. 상기 반도체 다이(320)는 상기 회로 기판(310)의 제 1 면(311a)에 접착 부재(10)를 통해서 부착된다.
상기 패시베이션층(330)은 상기 회로 기판(310)의 제 1 면(311a)과 상기 반도체 다이(320)의 제 1 면(321) 및 경사면(323)을 덮도록 형성된다. 또한, 상기 패시베이션층(330)은 상기 회로 기판(310)의 제 1 배선 패턴(312)과 상기 반도체 다이(320)의 본드 패드(324)를 외부로 노출시킨다. 상기 패시베이션층(330)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 재배선층(340)은 상기 회로 기판(310)의 제 1 배선 패턴(312)과 상기 반도체 다이(320)의 본드 패드(324)를 전기적으로 연결한다. 즉, 상기 재배선층(340)은 회로 기판(310)의 제 1 면(311a)에서 반도체 다이(320)의 경사면(323) 및 제 1 면(321)까지 연장되도록, 상기 패시베이션층(330)의 상면에 형성된다. 따라서, 상기 재배선층(340)은 단차지게 형성된다. 여기서, 상기 반도체 다이(320)가 경사면(323)을 가지므로, 상기 패시베이션층(330)의 상면에 재배선층(340)을 형성하기가 용이하다. 상기 재배선층(340)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 인캡슐란트(350)는 상기 회로 기판(310)의 상부에서 상기 반도체 다이(320)와 패시베이션층(330) 및 재배선층(340)을 인캡슐레이션한다. 즉, 상기 인캡슐란트(350)는 회로 기판(310)의 상부에 위치한 반도체 다이(320), 패시베이션층(330) 및 배선층(340)을 인캡슐레이션하여, 이들을 외부 환경으로부터 보호한다. 상기 인캡슐란트(350)는 에폭시 계열의 수지로 형성될 수 있다.
상기 솔더볼(360)은 상기 회로 기판(310)의 제 2 배선 패턴(313)에 부착된다. 따라서, 상기 솔더볼(360)은 상기 회로 기판(310) 및 반도체 다이(320)와 전기적으로 연결된다. 또한, 상기 솔더볼(360)을 제 2 배선 패턴(313)에 부착하기 전에, 상기 제 2 배선 패턴(313)에 UBM(under bump metal)(미도시)을 형성하고 나서, 상기 UBM에 솔더볼(360)을 부착할 수도 있다. 상기 솔더볼(360)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 제 1 배선 패턴(312)과 본드 패드(324)를 전기적으로 연결하는 재배선층(340)을 형성함으로써, 회로 기판(310)과 반도체 다이(320)를 전기적으로 연결할 수 있다. 이에 따라, 본 발명은 와이어 본딩이나 도전성 범프 등과 같이 열을 가하는 공정이 필요 없게 되므로, 패널 형태로 작업이 가능하여 대량 생산이 가능하게 된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6에 도시된 반도체 디바이스는 도 5에 도시된 반도체 디바이스와 거의 유사하다. 따라서, 이하에서는 그 차이점에 대해서만 설명하기로 한다.
도 6을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 회로 기판(310), 반도체 다이(320), 패시베이션층(430), 재배선층(440), 인캡슐란트(350) 및 솔더볼(360)을 포함한다.
상기 패시베이션층(430)은 상기 반도체 다이(320)의 경사면(323)을 감싸도록 형성된다. 또한, 상기 패시베이션층(430)은 상기 반도체 다이(320)의 제 1 면(321)과 상기 회로 기판(310)의 제 1 면(311a)의 일부에 걸쳐지게 형성된다. 즉, 상기 패시베이션층(430)은 상기 반도체 다이(320)의 에지부분인 경사면(323) 주위에만 형성된다.
상기 재배선층(440)은 상기 회로 기판(310)의 제 1 배선 패턴(312)과 상기 반도체 다이(320)의 본드 패드(324)를 전기적으로 연결한다. 상기 재배선층(440)은 회로 기판(310)의 제 1 면(311a)에서 반도체 다이(320)의 경사면(323) 및 제 1 면(321)까지 연장되도록 형성된다. 따라서, 상기 재배선층(440)은 상기 반도체 다이(320)의 경사면(323)에 형성된 패시베이션층(430)을 완전히 덮도록 형성된다.
이와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 패시베이션층(430)을 반도체 다이(320)의 에지부분인 경사면(323) 주위에만 형성함으로써, 제조 비용을 절감할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7에 도시된 반도체 디바이스는 도 5에 도시된 반도체 디바이스와 유사하다. 따라서, 이하에서는 그 차이점에 대해서만 설명하기로 한다.
도 7을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(500)는 회로 기판(510), 반도체 다이(520), 패시베이션층(530), 재배선층(540), 인캡슐란트(350) 및 솔더볼(360)을 포함한다.
상기 회로 기판(510)은 일반적인 인쇄회로기판(PCB)으로, 절연층(511)과, 상기 절연층(511)의 제 1 면(511a)에 형성된 제 1 배선 패턴(512)과, 상기 제 1 면(511a)의 반대면인 제 2 면(511b)에 형성된 제 2 배선 패턴(513)을 포함한다. 또한, 상기 회로 기판(510)은 제 1 면(511a)에 형성된 안착홈(514)을 더 포함한다. 상기 안착홈(514)에는 상기 반도체 다이(520)가 안착된다. 상기 안착홈(514)은 상기 회로 기판(510)의 중앙에 형성될 수 있다. 또한, 상기 안착홈(514)의 깊이는 상기 반도체 다이(520)의 높이와 동일하게 형성될 수 있다. 더불어, 상기 안착홈(514)의 너비는 상기 반도체 다이(520)의 너비보다 더 넓게 형성될 수 있다.
상기 반도체 다이(520)는 기본적으로 실리콘 재질로 구성되며, 그 내부에는 다수의 반도체 소자들이 형성된 메모리 칩일 수 있다. 상기 반도체 다이(520)는 평평한 제 1 면(521)과 상기 제 1 면(521)의 반대면인 평평한 제 2 면(522) 및 상기 제 1 면(521)과 제 2 면(522)을 연결하며 경사지게 형성된 경사면(523)을 포함하고, 상기 제 1 면(521)에는 다수의 본드 패드(524)가 형성되어 있다. 즉, 상기 반도체 다이(520)는 제 1 면(521)에서 제 2 면(522)으로 갈수록 넓어지는 사다리꼴 형태로 이루어진다. 또한, 상기 반도체 다이(520)는 경사면(523)이 직각인 직사각형 형태로 이루어질 수도 있다. 상기 반도체 다이(520)는 상기 회로 기판(510)의 안착홈(514)에 안착된다. 여기서 상기 반도체 다이(520)는 접착 부재(10)를 통해 상기 안착홈(514)에 부착된다. 또한, 상기 반도체 다이(520)의 높이와 상기 안착홈(514)의 깊이가 동일하므로, 상기 반도체 다이(520)의 제 1 면(521)과 회로 기판(510)의 제 1 면(511a)은 동일한 평면을 이룬다. 더불어, 상기 반도체 다이(520)의 너비는 상기 안착홈(514)의 너비보다 좁으므로, 상기 반도체 다이(520)와 안착홈(514) 사이에는 공간이 형성된다.
상기 패시베이션층(530)은 상기 반도체 다이(520)와 상기 회로 기판(510) 사이에 형성된다. 구체적으로, 상기 패시베이션층(530)은 상기 반도체 다이(520)의 경사면(523)과 회로 기판(510)의 안착홈(514) 사이의 공간을 메우도록 형성된다. 또한, 상기 패시베이션층(530)은 상기 반도체 다이(520)의 제 1 면(521)과 회로 기판(510)의 제 1 면(511a)의 일부를 덮도록 형성될 수 있다.
상기 재배선층(540)은 상기 회로 기판(510)의 제 1 배선 패턴(512)과 상기 반도체 다이(520)의 본드 패드(524)를 전기적으로 연결한다. 상기 재배선층(540)은 회로 기판(510)의 제 1 면(511a)에서 패시베이션층(530) 및 반도체 다이(520)의 제 1 면(521)까지 연장되도록 형성된다. 또한, 상기 회로 기판(510)과 반도체 다이(520)는 동일한 평면을 이루므로, 상기 재배선층(540)은 단차가 없이 평탄하게 형성된다. 따라서, 상기 재배선층(540)은 파인 패턴 폭을 구현할 수 있으며, 패턴의 개수를 증가시킬 수 있다.
도 8은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 9a 내지 도 9e는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 8를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 반도체 다이 부착 단계(S21), 패시베이션층 형성 단계(S22), 재배선층 형성 단계(S23), 인캡슐레이션 단계(S24) 및 솔더볼 부착 단계(S25)를 포함한다. 이하에서는 도 8의 각 단계들을 도 9a 내지 도 9e를 참조하여 설명하도록 한다.
상기 반도체 다이 부착 단계(S21)는 회로 기판(310)의 제 1 면(311a)에 반도체 다이(320)를 부착하는 단계이다.
도 9a를 참조하면, 상기 반도체 다이 부착 단계(S21)에서는 회로 기판(310)의 제 1 면(311a)에 접착 부재(10)를 사용하여 반도체 다이(320)를 부착한다. 도면에서는 회로 기판(310)에 하나의 반도체 다이(320)가 부착된 것으로 도시되었으나, 실제로는 패널 형태의 회로 기판(310)에 다수의 반도체 다이(320)가 부착된다. 즉, 상기 반도체 다이 부착 단계(S21)는 패널 형태의 회로 기판(310)의 제 1 면(311a)에 다수의 반도체 다이(320)를 부착하는 단계이다.
상기 회로 기판(310)은 일반적인 인쇄회로기판(PCB)으로, 절연층(311)과, 상기 절연층(311)의 제 1 면(311a)에 형성된 제 1 배선 패턴(312)과, 상기 제 1 면(311a)의 반대면인 제 2 면(311b)에 형성된 제 2 배선 패턴(313)을 포함한다. 상기 반도체 다이(320)는 기본적으로 실리콘 재질로 구성되며, 그 내부에는 다수의 반도체 소자들이 형성된 메모리 칩일 수 있다. 상기 반도체 다이(320)는 평평한 제 1 면(321)과 상기 제 1 면(321)의 반대면인 평평한 제 2 면(322) 및 상기 제 1 면(321)과 제 2 면(322)을 연결하며 경사지게 형성된 경사면(323)을 포함하고, 상기 제 1 면(321)에는 다수의 본드 패드(324)가 형성되어 있다. 즉, 상기 반도체 다이(320)는 제 1 면(321)에서 제 2 면(322)으로 갈수록 넓어지는 사다리꼴 형태로 이루어진다. 상기 반도체 다이 부착 단계(S21)에서는 상기 반도체 다이(320)의 제 2 면(322)이 상기 회로 기판(310)의 제 1 면(311a)과 마주보도록 부착된다.
상기 패시베이션층 형성 단계(S22)는 상기 회로 기판(310)의 제 1 면(311a)과 상기 반도체 다이(320)의 제 1 면(321)에 패시베이션층(330)을 형성하는 단계이다.
도 9b를 참조하면, 상기 패시베이션층 형성 단계(S22)에서는 상기 회로 기판(310)의 제 1 면(311a)과 상기 반도체 다이(320)의 제 1 면(321) 및 경사면(323)을 덮도록 패시베이션층(330)을 형성한다. 또한, 상기 패시베이션층(330)은 제 1 배선 패턴(312)과 본드 패드(324)를 외부로 노출시킨다. 상기 패시베이션층(330)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 재배선층 형성 단계(S23)는 상기 회로 기판(310)의 제 1 배선 패턴(312)과 상기 반도체 다이(320)의 본드 패드(324)를 전기적으로 연결하는 재배선층(340)을 형성하는 단계이다.
도 9c를 참조하면, 상기 재배선층 형성 단계(S23)에서는 상기 제 1 배선 패턴(312)과 본드 패드(324)를 전기적으로 연결하도록 상기 패시베이션층(330)의 상면에 재배선층(340)을 형성한다. 상기 재배선층(340)은 회로 기판(310)의 제 1 면(311a)에서 반도체 다이(320)의 경사면(323) 및 제 1 면(321)까지 연장되도록, 상기 패시베이션층(330)의 상면에 형성된다. 또한, 상기 재배선층(340)과 상기 패시베이션층(330) 사이에는 씨드층(미도시)이 형성될 수 있다. 상기 재배선층(340)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
상기 인캡슐레이션 단계(S24)는 상기 회로 기판(310)의 상부에 위치한 상기 반도체 다이(320), 패시베이션층(330) 및 재배선층(340)을 인캡슐란트(350)로 인캡슐레이션하는 단계이다.
도 9d를 참조하면, 상기 인캡슐레이션 단계(S24)에서는 상기 회로 기판(310)의 상부에 위치한 반도체 다이(320), 패시베이션층(330) 및 재배선층(340)을 인캡슐란트(350)로 인캡슐레이션하여, 이들을 외부 환경으로부터 보호한다. 상기 인캡슐란트(350)는 에폭시 계열의 수지로 형성될 수 있다.
상기 솔더볼 부착 단계(S25)는 상기 회로 기판(310)의 제 2 배선 패턴(313)에 솔더볼(360)을 부착하는 단계이다.
도 9e를 참조하면, 상기 솔더볼 부착 단계(S25)에서는 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성된 솔더볼(360)을 상기 회로 기판(310)의 제 2 배선 패턴(313)에 부착한다. 이러한 솔더볼(360)은 반도체 다이(320)와 외부회로 간의 전기적인 신호를 전달하는 역할을 한다.
또한, 상기 솔더볼 부착 단계(S25) 이후에는 패널 형태의 회로 기판(310)에 형성된 다수의 반도체 다이(320)를 각각 분리시키도록, 상기 회로 기판(310)를 쏘잉하는 단계를 더 포함한다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)를 완성할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: 제 1 반도체 다이 120: 제 2 반도체 다이
130: 패시베이션층 140: 제 1 재배선층
150: 도전성 필러 160: 인캡슐란트
170: 제 2 재배선층 180: 솔더볼
270: 도전성 범프 280: 회로 기판
310: 회로 기판 320, 520: 반도체 다이
330, 430, 530: 패시베이션층 340, 440, 540: 재배선층
350: 인캡슐란트 360: 솔더볼

Claims (33)

  1. 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이와, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이를 준비하고, 상기 제 1 반도체 다이의 제 1 면에 상기 제 2 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 제 1 본드 패드와 제 2 본드 패드를 외부로 노출시키도록, 상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 패시베이션층을 형성하는 패시베이션층 형성 단계;
    상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계;
    상기 제 1 본드 패드와 제 2 본드 패드에 도전성 필러를 형성하는 도전성 필러 형성 단계;
    상기 제 1 반도체 다이의 상부에 위치한 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
    상기 인캡슐란트의 상부를 그라인딩하여, 상기 도전성 필러를 외부로 노출시키는 그라인딩 단계; 및
    상기 인캡슐란트의 상부에 형성되며, 상기 도전성 필러와 전기적으로 연결되는 제 2 재배선층을 형성하는 제 2 재배선층 형성단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 다이 부착 단계에서는 웨이퍼 형태의 제 1 반도체 다이의 제 1 면에 다수의 제 2 반도체 다이를 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 재배선층 형성단계에서는 상기 제 1 반도체 다이의 제 1 면에서 상기 제 2 반도체 다이의 경사면 및 제 1 면까지 연장되도록 상기 제 1 재배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도전성 필러 형성 단계에서는 상기 제 1 재배선층에 의해 전기적으로 연결되지 않은 제 1 본드 패드 및 제 2 본드 패드에 도전성 필러를 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 도전성 필러의 높이는 상기 제 2 반도체 다이의 높이보다 더 높은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 4 항에 있어서,
    상기 그라인딩 단계에서는 상기 도전성 필러의 일부가 함께 그라인딩 되어, 상기 도전성 필러의 상면과 인캡슐란트의 상면이 동일한 면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 재배선층 형성 단계에서는 상기 인캡슐란트의 상부에 상기 도전성 필러의 일부를 노출시키도록 제 1 패시베이션층을 형성하고, 상기 제 1 패시베이션층의 상부에 제 2 재배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 재배선층 형성 단계에서는 상기 제 2 재배선층의 일부를 노출시키도록 상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 재배선층 형성 단계 이후에 상기 제 2 패시베이션층에 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 9 항에 있어서,
    상기 솔더볼 부착 단계 이후에는 쏘잉툴을 사용하여 상기 제 1 반도체 다이를 쏘잉하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이;
    상기 제 1 반도체 다이의 제 1 면에 안착되고, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이;
    상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 형성되며, 상기 제 1 본드 패드 및 제 2 본드 패드를 외부로 노출시키는 패시베이션층;
    상기 패시베이션층의 상부에 형성되며, 상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하는 제 1 재배선층;
    상기 제 1 재배선층이 형성되지 않은 제 1 본드 패드 및 제 2 본드 패드에 형성된 도전성 필러;
    상기 제 1 반도체 다이의 상부에서 상기 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐레이션하며, 상기 도전성 필러를 외부로 노출시키는 인캡슐란트;
    상기 인캡슐란트의 상부에 형성되며 상기 도전성 필러와 전기적으로 연결된 제 2 재배선층; 및
    상기 제 2 재배선층에 형성된 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 1 면과, 상기 제 1 면의 반대면인 제 2 면을 가지며, 상기 제 1 면에 다수의 제 1 본드 패드가 형성된 제 1 반도체 다이와, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 제 2 본드 패드가 형성된 제 2 반도체 다이를 준비하고, 상기 제 1 반도체 다이의 제 1 면에 상기 제 2 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 제 1 본드 패드와 제 2 본드 패드를 외부로 노출시키도록, 상기 제 1 반도체 다이의 제 1 면과 상기 제 2 반도체 다이의 제 1 면 및 경사면에 패시베이션층을 형성하는 패시베이션층 형성 단계;
    상기 제 1 본드 패드와 제 2 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 제 1 재배선층을 형성하는 제 1 재배선층 형성 단계;
    상기 제 1 본드 패드와 제 2 본드 패드에 도전성 필러를 형성하는 도전성 필러 형성 단계;
    상기 제 1 반도체 다이의 상부에 위치한 제 2 반도체 다이, 패시베이션층, 제 1 재배선층 및 도전성 필러를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
    상기 인캡슐란트의 상부를 그라인딩하여, 상기 도전성 필러를 외부로 노출시키는 그라인딩 단계;
    상기 도전성 필러에 도전성 범프를 형성하는 도전성 범프 형성 단계; 및
    상기 도전성 범프에 회로 기판을 부착하는 회로 기판 부착 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 12 항에 있어서,
    상기 반도체 다이 부착 단계에서는 웨이퍼 형태의 제 1 반도체 다이의 제 1 면에 다수의 제 2 반도체 다이를 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 1 재배선층 형성단계에서는 상기 제 1 반도체 다이의 제 1 면에서 상기 제 2 반도체 다이의 경사면 및 제 1 면까지 연장되도록 상기 제 1 재배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 12 항에 있어서,
    상기 도전성 필러 형성 단계에서는 상기 제 1 재배선층에 의해 전기적으로 연결되지 않은 제 1 본드 패드 및 제 2 본드 패드에 도전성 필러를 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 12 항에 있어서,
    상기 회로 기판 부착 단계에서는 절연층과, 상기 절연층의 제 1 면에 형성된 제 1 배선 패턴과, 상기 제 1 면의 반대면인 제 2 면에 형성된 제 2 배선 패턴과 상기 제 2 배선 패턴에 용착된 솔더볼을 포함하는 회로 기판을 준비하고, 상기 제 1 배선 패턴이 상기 도전성 범프에 전기적으로 연결되도록 상기 회로 기판을 상기 도전성 범프에 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 절연층과, 상기 절연층의 제 1 면에 형성된 제 1 배선 패턴과, 상기 제 1 면의 반대면인 제 2 면에 형성된 제 2 배선 패턴을 포함하는 회로 기판;
    상기 회로 기판의 제 1 면에 안착되며, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이;
    상기 회로 기판의 제 1 면과 상기 반도체 다이의 제 1 면에 형성되며, 상기 제 1 배선 패턴과 상기 본드 패드를 외부로 노출시키는 패시베이션층;
    상기 패시베이션층의 상부에 형성되며, 상기 제 1 배선 패턴과 상기 본드 패드를 전기적으로 연결하는 재배선층;
    상기 회로 기판의 상부에서 상기 반도체 다이, 패시베이션층 및 재배선층을 인캡슐레이션하는 인캡슐란트; 및
    상기 제 2 배선 패턴에 부착된 솔더볼을 포함하고,
    상기 회로 기판은 제 1 면에 형성된 안착홈을 더 포함하며, 상기 반도체 다이는 상기 안착홈에 안착되고,
    상기 패시베이션층은 상기 반도체 다이의 경사면과 상기 안착홈 사이에 형성된 것을 특징으로 하는 반도체 디바이스.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제 17 항에 있어서,
    상기 안착홈의 깊이는 상기 반도체 다이의 높이와 동일한 것을 특징으로 하는 반도체 디바이스.
  26. 제 17 항에 있어서,
    상기 회로 기판의 제 1 면과 상기 반도체 다이의 제 1 면은 동일한 면을 이루는 것을 특징으로 하는 반도체 디바이스.
  27. 삭제
  28. 제 17 항에 있어서,
    상기 재배선층은 평평하게 형성된 것을 특징으로 하는 반도체 디바이스.
  29. 절연층과, 상기 절연층의 제 1 면에 형성된 제 1 배선 패턴과, 상기 제 1 면의 반대면인 제 2 면에 형성된 제 2 배선 패턴을 포함하는 회로 기판과, 제 1 면과, 상기 제 1 면의 반대면인 제 2 면과 상기 제 1 면과 제 2 면을 연결하는 경사면을 가지며, 상기 제 1 면에 다수의 본드 패드가 형성된 반도체 다이를 준비하고, 상기 회로 기판의 제 1 면에 상기 반도체 다이를 부착하는 반도체 다이 부착 단계;
    상기 제 1 배선 패턴과 상기 본드 패드를 외부로 노출시키도록, 상기 회로 기판의 제 1 면과 상기 반도체 다이의 제 1 면에 패시베이션층을 형성하는 패시베이션층 형성 단계;
    상기 제 1 배선 패턴과 상기 본드 패드를 전기적으로 연결하도록, 상기 패시베이션층의 상부에 재배선층을 형성하는 재배선층 형성 단계;
    상기 회로 기판의 상부에 위치한 상기 반도체 다이, 패시베이션층 및 재배선층을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 및
    상기 회로 기판의 제 2 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하고,
    상기 반도체 다이 부착 단계에서는 패널 형태의 회로 기판의 제 1 면에 다수의 반도체 다이를 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  30. 삭제
  31. 제 29 항에 있어서,
    상기 패시베이션층 형성 단계에서는 상기 회로 기판의 제 1 면과, 상기 반도체 다이의 제 1 면 및 경사면을 모두 덮도록 패시베이션층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  32. 제 29 항에 있어서,
    상기 재배선층 형성 단계에서는 상기 회로 기판의 제 1 면에서 상기 반도체 다이의 경사면 및 제 1 면까지 연장되도록 재배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  33. 제 29 항에 있어서,
    상기 솔더볼 부착 단계 이후에는 쏘잉툴을 사용하여 상기 회로 기판을 쏘잉하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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