KR20010068504A - 멀티 칩 패키지 및 이를 이용하는 적층 패키지 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지 및 이를 이용하는 적층 패키지에 관한 것이다. 본 발명의 목적은 패키지 몸체에 의해 두께가 증가하는 것을 방지하기 위한 멀티 칩 패키지를 제공하는 데 있다. 이러한 목적을 달성하기 위해서 본 발명의 실시예는 회로 패턴이 형성된 제 1 회로면과 제 2 회로면을 갖는 기판, 제 1 활성면을 갖는 제 1 반도체 칩, 제 2 활성면을 갖는 제 2 반도체 칩 및 외부 접속 단자를 포함하는 멀티 칩 패키지에 있어서, 제 1 회로면과 제 2 회로면은 각각 기판의 상부면 및 하부면에 형성되고, 제 1 반도체 칩은 제 1 활성면이 기판의 제 1 회로면을 마주보고, 제 2 반도체 칩은 제 2 활성면이 기판의 제 2 회로면을 마주보며, 제 1 반도체 칩과 제 2 반도체 칩은 금속 범프에 의해서 기판과 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지와 이를 사용하여 제조하는 적층 패키지를 제공한다.

Description

멀티 칩 패키지 및 이를 이용하는 적층 패키지{Multichip module and assembly-stacked package using the same}
본 발명은 멀티 칩 패키지 및 이를 이용하는 적층 패키지에 관한 것이다.
최근에 전자 산업의 발전 그리고 사용자의 요구에 따라 전자 부품은 더욱 더 소형화, 박형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술 중의 하나가 복수 개의 반도체 칩을 하나의 패키지로 구성한 멀티 칩 패키징(Multi-chip Packaging) 기술이다. 동일한 기능의 반도체 칩 또는 서로 다른 반도체 칩, 예를 들면 메모리 기능을 수행하는 플래시 메모리와 에스램(SRAM;Synchronous RAM) 칩을 하나의 TSOP(Thin Small Outline Package)로 구성하면, 각각의 반도체 칩을 내장하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기, 무게 및 실장 면적에서 소형화 및 경량화를 이룰 수 있어 유리하다.
일반적으로 복수 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 반도체 칩을 상하로 적층하는 방법과 수평하게 병렬로 배열하는 방법이 있다. 전자의 경우 반도체 칩을 상하로 적층하는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 동일 평면상에 여러 개의 반도체 칩을 배열하는 구조이므로 실장 면적 감소에 의한 소형화의 이점을 얻기가 어렵다. 따라서, 소형화와 경량화가 필요한 패키지에 적용되는 형태로는 반도체 칩을 상하로 적층하는 형태가 많이 사용된다.
도 1은 종래 기술에 따른 멀티 칩 패키지를 나타내는 단면도이다.
도 1을 참조하면, 멀티 칩 패키지(10)은 다이 패드(12), 내부 리드(14) 및 외부 리드(16)로 구성되는 리드프레임을 포함하며, 각각의 활성면(22, 32)이 서로 반대 방향으로 향하도록 제 1 및 제 2 반도체 칩(20, 30)이 비전도성 접착제(28, 38)에 의해서 다이 패드(12)의 상부면과 하부면에 접착된다. 활성면(22, 32)은 본딩 패드(24, 34)를 포함한 회로가 형성된 반도체 칩(20, 30)의 표면이다. 제 1 및 제 2 반도체 칩(20, 30)의 본딩 패드(24, 34)는 금속세선(Metal Wire; 26, 36)에 의해서 대응하는 내부 리드(14)와 전기적으로 연결된다.
반도체 칩(20, 30)의 활성면(22, 32)을 포함한 전기적 연결 부분을 외부로부터 보호하기 위해서 몰딩 수지(Molding Resin)로 패키지 몸체(18)를 형성한다. 그런데, 금속세선(26, 36)이 노출되어 손상되는 것을 방지하기 위해서 패키지 몸체(18)는 금속세선(26, 36)의 높이 이상으로 형성되어야 한다. 따라서, 패키지 몸체(18)의 두께가 커지게 되어 실장 밀도의 증가에 걸림돌이 된다. 또한, 한정된 두께의 패키지 몸체(18) 내에 반도체 칩(20, 30)과 리드프레임을 조립하여야 하므로 공정상 제어가 곤란하고, 수율의 저하가 생길 수 있다.
도 2는 종래 기술에 따른 다른 멀티 칩 패키지를 나타내는 단면도이다.
도 2를 참조하면, 멀티 칩 패키지(50)은 리드프레임 대신에 인쇄 회로 기판(52)을 사용한다. 제 1 반도체 칩(20)은 금속 범프(66)에 의해서 인쇄 회로 기판(52)과 전기적으로 연결되고, 제 2 반도체 칩(30)은 금속세선(36)에 의해서 연결된다. 또한, 멀티 칩 패키지(50)은 외부 단자로서 솔더 볼(56)을 사용한다. 멀티 칩 패키지(50) 또한 도 1에 도시된 멀티 칩 패키지과 마찬가지로 금속세선(36)을 보호하기 위해서 패키지 몸체(18)를 형성한다. 따라서, 패키지 몸체(18) 만큼 멀티 칩 패키지(50)의 두께가 증가한다.
따라서, 본 발명의 목적은 패키지 몸체에 의해 두께가 증가하는 것을 방지하기 위한 멀티 칩 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지를 나타내는 단면도,
도 2는 종래 기술에 따른 다른 멀티 칩 패키지를 나타내는 단면도,
도 3은 본 발명의 실시예에 따른 멀티 칩 패키지를 나타내는 단면도,
도 4는 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 나타내는 단면도,
도 5는 본 발명의 실시예에 따른 적층 패키지를 나타내는 단면도이다.
<도면의 주요 부호에 대한 설명>
10, 50, 100, 100a, 100b, 200; 멀티 칩 패키지
12; 다이 패드 14; 내부 리드
16; 외부 리드 18; 패키지 몸체
20, 30, 120, 130; 반도체 칩 22, 32, 122, 132; 활성면
24, 34, 124, 134; 본딩 패드 26, 36; 금속세선
28, 38; 비전도성 접착제 52, 152; 인쇄 회로 기판
56; 솔더 볼 66, 126, 136; 금속 범프
114; 회로 패턴
116, 116a, 116b, 256; 외부 접속 단자
118; 내부 봉지부 152a, 152b; 회로면
이러한 목적을 달성하기 위해서 본 발명의 실시예는 회로 패턴이 형성된 제 1 회로면과 제 2 회로면을 갖는 기판, 제 1 활성면을 갖는 제 1 반도체 칩, 제 2 활성면을 갖는 제 2 반도체 칩 및 외부 접속 단자를 포함하는 멀티 칩 패키지에 있어서, 제 1 회로면과 제 2 회로면은 각각 기판의 상부면 및 하부면에 형성되고, 제 1 반도체 칩은 제 1 활성면이 기판의 제 1 회로면을 마주보고, 제 2 반도체 칩은 제 2 활성면이 기판의 제 2 회로면을 마주보며, 제 1 반도체 칩과 제 2 반도체 칩은 금속 범프에 의해서 기판과 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지과 이를 사용하여 제조하는 적층 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 따른 멀티 칩 패키지 및 적층 패키지를 보다 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 멀티 칩 패키지를 나타내는 단면도이다.
도 3을 참조하면, 멀티 칩 패키지(100)는 기판(152), 반도체 칩(120, 130), 내부 봉지부(Under-fill Encapsulant; 118)로 이루어진다. 기판(152)은 일반적으로 인쇄 회로 기판(152)을 사용한다. 인쇄 회로 기판(152)에는 관통 구멍(Via Hole)이 형성되고, 상부면과 하부면에 회로 패턴(114)이 형성된다. 관통 구멍의 내벽은 전도성 물질로 도포되어 있어서 회로 패턴(114)이 형성된 상부면과 하부면의 회로면(152b, 152a)을 전기적으로 연결한다.
반도체 칩(120)의 일면은 집적 회로가 형성되는 활성면(122)으로서, 본딩 패드(124)는 활성면(122)의 주변부 또는 중심부에 위치한다. 반도체 칩(120)과 인쇄 회로 기판(152)의 회로 패턴(114)을 전기적, 기계적으로 연결하기 위해서 본딩 패드(124)에는 금속 범프(126)가 형성된다. 금속 범프(126)가 형성된 반도체 칩(120)은 활성면(122)이 인쇄 회로 기판(152) 하부의 회로면(152a)을 마주보며 접착된다. 금속 범프(136)가 형성된 다른 반도체 칩(130)은 활성면(132)이 인쇄 회로 기판(152) 상부의 회로면(152b)을 마주보며 접착된다. 각각의 금속 범프(126, 136)는 인쇄 회로 기판(152)의 대응하는 회로 패턴(114)에 접착된다.
반도체 칩(120, 130)과 인쇄 회로 기판(152)의 전기적 연결 부분을 외부로부터 보호하고 결합을 강화하기 위해서 내부 봉지부(118)가 형성된다. 내부 봉지부(118)는 반도체 칩(120, 130)과 인쇄 회로 기판(152) 사이에 형성된다. 멀티 칩 패키지(100)의 두께가 증가하는 것을 방지하기 위해서 내부 봉지부(118)는 반도체 칩(120, 130)의 활성면(122, 132)과 인쇄 회로 기판(152)의 회로면(152a, 152b) 사이에 형성되는 것이 바람직하다. 멀티 칩 패키지(100)를 외부 장치와 연결하기 위해서 금속 리드로 외부 접속 단자(116)를 형성한다. 외부 접속 단자(116)는 인쇄 회로 기판(152)의 회로 패턴(114)에 접착되어 멀티 칩패키지(100)와 외부 장치를 전기적, 기계적으로 연결한다.
도 4는 본 발명의 다른 실시예에 따른 멀티 칩 패키지를 나타내는 단면도이다.
도 4를 참조하면, 멀티 칩 패키지(200)의 외부 접속 단자(256)로 솔더 볼을 사용한다. 전술한 금속 리드 또는 솔더 볼 이외에 외부 접속 단자로서 클립 리드(Clip Lead)를 사용할 수도 있다.
도 5는 본 발명의 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 5를 참조하면, 적층 패키지(300)는 도 4에 도시된 멀티 칩 패키지를 수직으로 적층하여 구성된다. 도 5에는 2개의 멀티 칩 패키지(100a, 100b)를 사용한 적층 패키지(300)를 도시하였으나, 3개 이상의 멀티 칩 패키지를 적층할 수도 있다. 적층된 멀티 칩 패키지(100a, 100b)는 대응하는 외부 접속 단자(116a, 116b)가 서로 접착되어 전기적으로 연결된다.
따라서, 본 발명의 실시예에 따르면 동일한 개수의 반도체 칩을 갖는 멀티 칩 패키지 및 적층 패키지의 두께를 줄여서 실장 밀도를 증가시킬 수 있다.

Claims (4)

  1. 회로 패턴이 형성된 제 1 회로면과 제 2 회로면을 갖는 기판, 제 1 활성면을 갖는 제 1 반도체 칩, 제 2 활성면을 갖는 제 2 반도체 칩 및 외부 접속 단자를 포함하는 멀티 칩 패키지에 있어서,
    상기 제 1 회로면과 상기 제 2 회로면은 각각 상기 기판의 상부면 및 하부면에 형성되고,
    상기 제 1 반도체 칩은 상기 제 1 활성면이 상기 기판의 상기 제 1 회로면을 마주보고, 상기 제 2 반도체 칩은 상기 제 2 활성면이 상기 기판의 상기 제 2 회로면을 마주보며,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 금속 범프에 의해서 상기 기판과 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 멀티 칩 패키지는 내부 봉지부를 더 포함하여, 상기 봉지부는 상기 1 활성면과 상기 기판의 상기 제 1 회로면 사이 및 상기 제 2 활성면과 상기 기판의 상기 제 2 회로면 사이에 형성되는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1항에 있어서, 상기 기판은 복수개의 관통 구멍을 더 포함하며, 상기 관통 구멍의 내벽에는 상기 제 1 회로면의 회로 패턴과 상기 제 2 회로면의 회로 패턴을 전기적으로 연결하는 전도성 물질이 도포되는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1항의 멀티 칩 패키지를 사용하는 적층 패키지로서, 상기 적층 패키지는 복수개의 상기 멀티 칩 패키지가 수직으로 적층되고, 대응하는 상기 멀티 칩 패키지의 상기 외부 접속 단자가 전기적으로 연결되는 것을 특징으로 하는 적층 패키지.
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