KR100708041B1 - 반도체패키지 및 그 제조 방법 - Google Patents

반도체패키지 및 그 제조 방법 Download PDF

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Abstract

이 발명은 반도체패키지에 관한 것으로, 섭스트레이트의 주요구성 요소를 금속이 되도록 하여 전기적 및 방열 성능을 향상시킬 수 있도록 대략 평면의 상면과 하면을 갖는 판상의 도전성 프레임이 구비되고, 상기 도전성 프레임에는 다수의 관통공이 어레이되어 형성되며, 상기 관통공 내측에는 도전성 비아가 절연체로 감싸여져 형성되고, 상기 도전성 프레임의 상면에는 상기 도전성 비아와 대응하는 영역에 소통공이 형성된 절연층이 접착된 동시에, 상기 절연층의 표면에는 상기 소통공을 통하여 상기 도전성 비아와 전기적으로 접속된 다수의 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 회로패턴을 상호 연결하는 도전성 와이어와; 상기 섭스트레이트 상면의 반도체칩 및 도전성와이어를 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와; 상기 섭스트레이트의 도전성 비아 하면에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a는 본 발명에 의한 반도체패키지를 도시한 단면도이고, 도2b는 그 분해 사시도이다.
도3a는 본 발명에 의한 반도체패키지중 섭스트레이트의 도전성 프레임 및 도전성 비아를 도시한 평면도이고, 도3b 및 도3c는 섭스트레이트의 분해 사시도이다.
도4a 내지 도4i는 본 발명에 의한 반도체패키지의 제조방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101; 본 발명에 의한 반도체패키지
100; 섭스트레이트 10; 도전성 프레임
10a,10b; 도전성 프레임의 상면 및 하면 10c; 프레임의 관통공
12; 도전성 비아
12a,12b; 도전성 비아의 상면 및 하면 14; 절연체
16; 절연층 16a; 소통공
18; 회로패턴 20; 그라운드 플랜
20; 커버코트 20a; 커버코트의 관통공
22; 접착수단 24; 반도체칩
24a; 입출력패드 26; 도전성와이어
28; 봉지부 30; 도전성볼
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 섭스트레이트의 주요구성 요소가 금속이 되도록 함으로써, 전기적 성능 및 방열 성능이 월등히 향상된 반도체패키지에 관한 것이다.
통상 반도체패키지라 함은 반도체칩을 섭스트레이트(리드프레임, 인쇄회로기판, 써킷테이프, 써킷필름 등)에 전기적으로 연결해주고, 이를 봉지재로 봉지하여 마더보드에 안정적으로 실장할 수 있게 한 것을 말한다.
이러한 반도체패키지는 매우 다양한 형태가 존재하며, 대표적으로 BGA(Ball Grid Array) 계열, CSP(Chip Scale Package) 계열, 듀얼(Dual) 계열, 쿼드(Quad) 계열 등으로 나눌 수 있다.
최근의 마이크로 프로세서/컨트롤러, ASIC, Gate Array, 메모리, DSP 그리고 칩셋에 주로 사용되는 계열은 상기 BGA 계열의 반도체패키지이며, 이러한 종래의 BGA 계열의 반도체패키지(100')가 도1에 도시되어 있다.
도시된 바와 같이 열경화성 수지층(1')을 중심으로 그 상면에는 다수의 본드 핑거(2a')를 포함하고, 하면에는 다수의 볼랜드(2b')를 포함하는 회로패턴(2')이 형성된 대략 판상의 섭스트레이트(10')가 구비되어 있다. 또한, 상기 수지층(1') 상,하면의 회로패턴(2')은 도전성 비아홀(3')에 의해 상호 전기적으로 연결되어 있으며, 상기 본드핑거(2a') 및 볼랜드(2b')를 제외한 영역은 절연성의 커버코트(4')로 코팅되어 있다.
이러한 구조의 섭스트레이트(10') 상면 중앙에는 반도체칩(21')이 접착되어 있으며, 상기 반도체칩(21')은 상면에 다수의 입출력패드가 형성되어 있다. 또한, 상기 반도체칩(21')의 입출력패드는 도전성와이어(22')에 의해 상기 섭스트레이트(10')의 회로패턴(2')중 본드핑거(2a')에 전기적 및 기계적으로 연결되어 있다. 더불어, 상기 섭스트레이트(10')의 상면인 반도체칩(21'), 도전성와이어(22') 등은 외부환경으로부터 보호되도록 봉지재로 봉지되어 일정형태의 봉지부(23')가 형성되어 있다.
또한, 상기 섭스트레이트(10')의 회로패턴(2')중 볼랜드(2b')에는 도전성볼(24')이 융착되어, 차후 마더보드(도시되지 않음)에 실장 가능하도록 되어 있다.
이러한 반도체패키지(100')는 반도체칩(21')의 전기적 신호(시그널, 파워 및 그라운드)가 도전성와이어(22'), 회로패턴의 본드핑거(2a'), 비아홀(3'), 회로패턴의 볼랜드(2b') 및 도전성볼(24')을 통하여 외부의 마더보드에 전달되고, 마더보드로부터의 전기적 신호는 그 역순으로 반도체칩(21')에 전달된다.
그러나, 이러한 종래의 반도체패키지는 상기 회로패턴의 밀도가 증가하고, 그 피치가 좁아짐에 따라 인덕턴스 값이 증가하여 시그널 지연시간이 커지는 치명적인 문제가 있다. 즉, 그라운드용 회로패턴이 어느 정도 존재하기는 하지만 그 개수에는 한계가 있고, 이에 따라 서로 인접한 시그널용 회로패턴끼리 전기적으로 간섭함으로써, 결국은 반도체칩이 처리한 시그널의 입출력 시에 지연시간이 길어진다. 이러한 현상은 초고속의 데이터를 처리하는 전자기기에 상기 반도체패키지가 사용될 수 없음을 의미한다.
또한, 종래의 반도체패키지는 반도체칩의 동작 주파수가 높아짐에 따라 매우 많은 량의 열을 발생하고 있지만, 상기 반도체칩의 외주연을 모두 절연체(섭스트레이트, 봉지부)가 감싸고 있는 형태를 함으로써, 상기 반도체칩의 방열성능이 저조한 단점이 있다. 이와 같이 반도체칩의 방열성능이 저조할 경우에는 상기 반도체칩의 전기적 성능이 더욱 저하되고 결국에는 그 기능을 정지하게 된다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 전기적 및 방열 성능을 극대화시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면의 상면과 하면을 갖는 판상의 도전성 프레임이 구비되고, 상기 도전성 프레임에는 다수의 관통공이 어레이되어 형성되며, 상기 관통공 내측에는 도전성 비아가 절연체로 감싸여져 형성되고, 상기 도전성 프레임의 상면에는 상기 도전성 비아와 대응하 는 영역에 소통공이 형성된 절연층이 접착된 동시에, 상기 절연층의 표면에는 상기 소통공을 통하여 상기 도전성 비아와 전기적으로 접속된 다수의 회로패턴이 형성된 섭스트레이트와; 상기 섭스트레이트의 상면 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 회로패턴을 상호 연결하는 도전성 와이어와; 상기 섭스트레이트 상면의 반도체칩 및 도전성와이어를 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와; 상기 섭스트레이트의 도전성 비아 하면에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 도전성 프레임 및 도전성 비아는 구리(Cu) 또는 알루미늄(Al)중 어느 하나로 형성될 수 있다.
또한, 상기 섭스트레이트는 상기 반도체칩의 하면에 상기 도전성 프레임 및 도전성 비아와 전기적으로 연결된 대략 사각판 모양의 그라운드 플랜이 형성되고, 상기 그라운드 플랜은 적어도 하나 이상의 회로패턴과 연결될 수 있다.
또한, 상기 섭스트레이트는 상기 도전성와이어 및 도전성볼이 연결되는 영역을 제외한 상,하면 전체가 절연성의 커버코트로 코팅될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 대략 평면의 상면과 하면을 갖는 판상의 도전성 프레임을 제공하는 단계와; 상기 도전성 프레임의 상면에 다수의 원형 요홈을 형성하여 도전성 비아를 형성하는 동시에, 상기 원형 요홈에 절연체를 충진하는 단계와; 상기 도전성 프레임의 하면에 상기 도전성 비아와 대응되는 영역에 원형요홈을 형성하고, 상기 원형 요홈에 절연 체를 충진하여 상기 도전성 비아가 상기 도전성 프레임과 전기적으로 절연되도록 하는 단계와; 상기 도전성 프레임의 상면에 상기 도전성 비아와 대응되는 영역에 소통공이 형성된 절연층을 형성하고, 상기 절연층의 상면에 상기 도전성 비아와 전기적으로 접속되는 다수의 회로패턴을 형성하는 단계와; 상기 회로패턴중 차후 도전성와이어와 연결되는 영역 및 도전성볼이 융착되는 도전성 비아의 하면을 제외한 영역에 절연성의 커버코트를 코팅하여 섭스트레이트를 제공하는 단계와; 상기 섭스트레이트의 상면에 반도체칩을 접착시키고, 상기 반도체칩과 상기 회로패턴을 도전성와이어로 상호 연결하는 단계와; 상기 반도체칩 및 도전성와이어를 봉지재로 봉지하여 일정형태의 봉지부를 형성하는 단계와; 상기 섭스트레이트중 도전성 비아의 하면에 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 섭스트레이트의 주요 구성 요소 즉, 도전성 프레임 및 도전성 비아가 방열성능이 우수한 구리 또는 알루미늄으로 형성됨으로써, 반도체칩으로부터 열을 외부로 신속히 방출시킬 수 있게 된다.
또한, 넓은 도전성 프레임 자체를 그라운드용으로 사용할 수 있음으로써, 상기 섭스트레이트의 회로패턴에 발생하는 인덕턴스를 대폭 줄일 수 있고, 이에 따라 상기 반도체칩과 마더보드 사이의 시그널 지연 시간을 축소시켜 반도체패키지의 전기적 성능을 극대화시킬 수 있게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이 하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명에 의한 반도체패키지(101)를 도시한 단면도이고, 도2b는 그 분해 사시도이다.
또한, 도3a는 본 발명에 의한 반도체패키지(101)중 섭스트레이트(100)의 도전성 프레임(10) 및 도전성 비아(12)를 도시한 평면도이고, 도3b 및 도3c는 섭스트레이트(100)의 분해 사시도이다.
도시된 바와 같이 본 발명은 크게 섭스트레이트(100), 반도체칩(24), 도전성와이어(26), 봉지부(28) 및 도전성볼(30)로 이루어져 있다.
먼저, 상기 섭스트레이트(100)는 대략 평면의 상면(10a)과 하면(10b)을 갖는 판상의 도전성 프레임(10)을 기초로 하며, 상기 도전성 프레임(10)에 다수의 관통공(10c)이 어레이(Array)되어 형성되어 있다. 또한, 상기 관통공(10c) 내측에는 도전성 비아(12)가 절연체(14)로 감싸여져 형성되어 있다.
여기서, 상기 절연체(14)는 통상적인 플라스틱 수지, 폴리이미드, 에폭시 등이 이용될 수 있지만, 이것으로 본 발명을 한정하는 것은 아니다. 또한, 도면중 상기 관통공(10c) 및 도전성 비아(12)는 대략 16개가 형성되어 있으나, 본 발명에서 그 개수를 한정하는 것도 아니다. 더불어, 상기 도전성 프레임(10) 및 도전성 비아(12)는 구리(Cu) 또는 알루미늄(Al)과 같이 방열 성능이 우수한 금속이 사용될 수 있지만, 본 발명에서 상기 도전성 프레임(10) 및 도전성 비아(12)를 특정한 금속으로 한정하는 것은 아니다. 또한, 상기와 같은 도전성 프레임(10) 및 도전성 비 아(12)는 반도체패키지 업계에서 주로 사용되고 있는 히트싱크 또는 히트슬러그를 적절히 가공하여 이용할 수도 있을 것이다.
한편, 상기 도전성 비아(12)의 상,하면(12a,12b)에는 하기할 회로패턴(18) 및 도전성볼(30)의 접속력이 강화되도록 그 표면에 니켈(Ni), 금(Au) 및 팔라듐(Pd) 도금층이 더 형성될 수도 있다.
이어서, 상기 도전성 프레임(10)의 상면(10a)에는 상기 도전성 비아(12)와 대응되는 영역에 소통공(16a)이 형성된 절연층(16)이 접착되어 있다. 상기 절연층(16)에 형성된 소통공(16a)은 상기 도전성 비아(12)와 대응되는 영역뿐만 아니라 도전성 프레임(10)에 대응되는 임의의 영역에도 형성될 수 있다. 이는 아래에서 설명하겠지만, 상기 도전성 비아(12) 뿐만 아니라 도전성 프레임(10)도 회로패턴(18) 또는 그라운드플랜(19)과 전기적으로 연결되도록 하기 위함이다.
더불어, 상기 절연층(16)은 통상의 플라스틱 수지, 폴리이미드 또는 에폭시 등이 가능하며, 여기서 그 재질을 한정하는 것은 아니다.
상기 절연층(16)의 상면에는 상기 소통공(16a)을 통하여 상기 도전성 비아(12) 및/또는 도전성 프레임(10)의 상면(12a,12b)과 전기적 및 기계적으로 연결된 다수의 직선형 회로패턴(18)이 형성되어 있다. 여기서, 상기 회로패턴(18)은 도면에 도시된 바와 같이 대략 12개가 형성되어 있으나, 이 개수로 본 발명을 한정하는 것은 아니며, 또한 그 형태 역시 당업자의 의도에 따라 여러 가지로 형성할 수 있다. 또한, 상기 회로패턴(18)의 일정영역에는 하기할 도전성와이어(26)와의 양호한 접속을 위해 금(Au) 또는 은(Ag) 등으로 일정두께의 도금층이 형성될 수도 있다.
더불어, 아래에서 설명하겠지만 반도체칩(24)이 접착되는 영역의 하면 즉, 도전성 프레임(10)의 상면(10a) 중앙에는 판상의 그라운드 플랜(20)이 형성되어 있으며, 이 그라운드 플랜(20)은 상기 회로패턴(18)중 적어도 하나와 상호 연결됨이 바람직하다. 또한, 상기 그라운드 플랜(20) 역시 상기 도전성 비아(12) 및/또는 도전성 프레임(10)과 전기적 및 기계적으로 상호 연결되어 있다.
여기서, 상기 회로패턴(18) 및 그라운드 플랜(20)은 모두 통상적인 구리 박막(Cu Foil)으로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
계속해서, 상기 섭스트레이트(100)는 상기 회로패턴(18)중 하기할 도전성와이어(26)와 연결되는 회로패턴(18)의 일정 영역 및 도전성볼(30)이 융착되는 도전성 비아(12)의 하면(12b)을 제외한 전체 영역이 절연성의 커버코트(20)로 코팅되어 있다. 물론, 상기 그라운드 플랜(20) 역시 커버코트(20)로 코팅되어 있으며, 상기 커버코트(20)는 통상적으로 반도체패키지 업계에서 사용되는 폴리이미드 또는 솔더마스크 등이 될 수 있다.
도면중 미설명 부호 20a는 섭스트레이트(100)의 하면에 형성된 커버코트(20)의 관통공이며, 이것은 상기 도전성 비아(12)와 대응되는 영역이다.
이와 같이 구성된 섭스트레이트(100)는 대부분의 회로패턴(18)이 대부분의 도전성 비아(12)와 전기적으로 연결되어 있고, 또한 그라운드 플랜(20)도 다른 도전성 비아(12) 및/또는 회로패턴(18)에 전기적 및 기계적으로 접속되어 있다.
계속해서, 상기 섭스트레이트(100)의 상면의 중앙에는 다수의 입출력패드(24a)가 형성된 반도체칩(24)이 접착수단(22)에 의해 접착되어 있다.
상기 반도체칩(24)의 입출력패드(24a)는 골드와이어(Au wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어(26)에 의해 상기 섭스트레이트(100) 상면의 회로패턴(18)에 전기적 및 기계적으로 접속되어 있다.
여기서, 상기 그라운드 플랜(20)과 연결된 회로패턴(18)에는 그라운드용의 입출력패드(24a)가 연결되며, 상기 그라운드 플랜(20)과 연결되지 아니한 나머지 회로패턴(18)에는 파워 또는 시그널용의 입출력패드(24a)가 연결된다.
상기 섭스트레이트(100) 상면의 반도체칩(24) 및 도전성와이어(26)는 외부환경으로부터 보호되도록 에폭시 몰딩 컴파운드(Epoxy Molding Compound)와 같은 봉지재로 봉지되어 소정 형상의 봉지부(28)가 형성되어 있다.
마지막으로, 상기 섭스트레이트(100) 하면의 도전성 비아(12) 하면(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(30)이 융착되어 차후 마더보드(도시되지 않음)에 실장 가능하게 되어 있다. 물론, 상기 도전성볼(30)은 상기 섭스트레이트(100) 하면의 커버코트(20)에 형성된 관통공(20a) 내측에 위치하게 된다.
따라서, 상기와 같은 반도체패키지(101)는 반도체칩(24)의 전기적 시그널이 입출력패드(24a), 도전성와이어(26), 회로패턴(18), 도전성 비아(12) 및 도전성볼(30)을 통해 외부의 마더보드에 전달된다. 또한, 마더보드로부터의 시그널 또는 파워는 상기의 역순으로 반도체칩(24)에 전달된다. 더불어, 반도체칩(24)의 그라운드 신호는 입출력패드(24a), 도전성와이어(26), 회로패턴(18), 그라운드플랜(19), 도전성 프레임(10), 도전성 비아(12) 및 도전성볼(30)을 통해 외부의 마더보드에 전달된다.
이와 같이하여 회로패턴(18)의 하면 전체에 넓은 그라운드 영역(즉, 도전성 프레임(10) 및 도전성 비아(12))이 형성되어 있음으로써, 회로패턴(18)의 인덕턴스는 대폭 축소하게 되고 따라서 반도체칩(24)의 전기적 성능은 대폭 향상된다. 더불어, 반도체칩(24)의 하면에 넓은 방열수단(즉, 도전성 프레임(10) 및 도전성 비아(12))이 위치됨으로써, 상기 반도체칩(24)의 열을 신속히 외부로 방출할 수 있게 된다.
도4a 내지 도4i는 본 발명에 의한 반도체패키지(101)의 제조방법을 도시한 순차 설명도이며, 이를 참조하여 본 발명에 의한 반도체패키지(101)의 제조 방법을 순차적으로 설명하면 다음과 같다.
1.도전성 프레임(10) 제공 단계로서, 대략 평면의 상면(10a)과 하면(10b)을 갖는 판상의 도전성 프레임(10)을 제공한다.(도4a 참조)
상기 도전성 프레임(10)은 통상의 구리(Cu) 또는 알루미늄(Al)으로 만들어진 것이면 좋고, 특히 반도체패키지 업계에서 반도체칩의 방열 성능 향상을 위해 사용되는 통상의 히트싱크(Heat Sink) 또는 히트슬러그(Heat Slug)를 제공해도 좋다.
2. 전반 도전성 비아(12) 형성 단계로서, 상기 도전성 프레임(10)의 상면(10a)에 다수의 원형 요홈(13)(평면상 원형 라인 모양의 요홈)을 에칭하여 전반의 도전성 비아(12)를 형성한다.(도4b 참조)
즉, 상기 도전성 프레임(10)의 상면(10a)에 포토레지스트 등을 도포하고, 상 기 포토레지스트 상면에 다수의 원형 라인 패턴이 그려진 마스크를 위치시켜 통상의 노광 및 현상 공정을 수행한다. 이어서, 상기 도전성 프레임(10)의 상면(10a)에 에칭 용액 예를 들면, 황산, 염산 또는 질산 용액 등을 가하여 상기 도전성 프레임(10) 상면(10a)에 일정 깊이의 원형 요홈(13)이 형성되도록 함으로써, 상기 요홈 (13) 내측에 전반의 도전성 비아(12)가 형성되도록 한다. 여기서, 상기 요홈(13)의 깊이는 대략 상기 도전성 프레임(10)의 절반정도까지 형성되도록 한다.
상기와 같은 에칭 공정 후에는 남아 있는 포토레지스트를 완전히 제거하고, 상기 요홈(13)에 절연체(14) 즉, 통상의 플라스틱 수지, 폴리이미드 또는 에폭시 등을 충진한다.
3. 후반 도전성 비아(12) 형성 단계로서, 상기 도전성 프레임(10)의 하면(10b)에 상기 전반 도전성 비아(12)와 대응되는 영역에 원형의 요홈을 형성하고, 상기 요홈에는 절연체(14)를 충진하여 상기 도전성 비아(12)가 상기 도전성 프레임(10)으로부터 완전하게 전기적으로 절연되도록 한다.(도4c 참조)
여기서, 상기 2 단계 및 3 단계에서 형성된 요홈은 서로 연통되어 관통공(10c)을 형성하게 된다.
이와 같은 후반 도전성 비아(12) 형성 단계는 상기 전반 도전성 비아(12) 형성 단계와 같은 방법을 이용하며, 여기서 그 상세한 설명은 생략하기로 한다.
상기와 같은 도전성 비아(12)의 형성 단계후에는 그 표면에 니켈(Ni), 금(Au) 및 팔라듐(Pd) 등의 도금층(도시되지 않음)을 형성할 수도 있다. 상기와 같은 도금층은 하기할 회로패턴(18)이나 도전성볼(30)의 접속이 용이하게 되도록 하 고 또한 그 접속력을 향상시키는 역할을 한다.
4. 절연층(16) 및 회로패턴(18) 형성 단계로서, 상기 도전성 프레임(10)의 상면(10a)에 상기 도전성 비아(12)와 대응되는 영역에 소통공(16a)이 형성된 절연층(16)을 형성하고, 상기 절연층(16)의 상면에는 소통공(16a)을 통하여 상기 도전성 비아(12)와 전기적 및 기계적으로 접속되는 다수의 회로패턴(18)을 형성한다.(도4d 참조)
물론, 이때 도전성 프레임(10)의 중앙부에 형성된 도전성 비아(12) 및 도전성 프레임(10)의 일정영역과 전기적 및 기계적으로 접속되는 그라운드 플랜(20)도 동시에 형성한다.
즉, 상기 절연층(16)의 상면에 얇은 구리박막을 형성(이때, 상기 구리박막과 도전성 비아(12) 및/또는 도전성 프레임(10)의 일정 영역은 기계적으로 접속됨)하고, 그 상면에 포토레지스트 등을 도포하며, 이어서 상기 포토레지스트 상면에 다수의 회로패턴(18) 및 그라운드 플랜(20)이 그려진 마스크를 위치시켜 통상의 노광 및 현상을 공정을 수행한다. 이어서, 상기 도전성 프레임(10)의 상면에 에칭 용액 예를 들면, 황산, 염산 또는 질산 용액 등을 가하여 그 표면에 다수의 회로패턴(18) 및 그라운드 플랜(20)이 형성되도록 하며, 이와 같은 공정이 완료된 후에는 남아 있는 포토레지스트를 제거한다.
여기서, 상기와 같은 구리박막의 형성은 통상적인 무전해 도금 및 전해 도금을 병행하여 형성하거나 또는 스퍼터링(Sputtering) 방법을 이용할 수 있다.
5. 커버코트(20) 형성 단계로서, 상기 회로패턴(18)중 차후 도전성와이어(26)와 연결되는 영역 및 도전성볼(30)이 융착되는 도전성 비아(12)의 하면(12b)을 제외한 영역에 절연성의 커버코트(20)를 코팅하여 섭스트레이트(도면 부호 생략)를 완성한다.(도4e 참조)
이때, 상기 회로패턴(18)중 도전성와이어(26)가 접속될 부분에는 금(Au) 또는 은(Ag) 등의 도금층을 형성하여 차후 그 접속 작업이 용이해지고, 접속력도 향상되도록 할 수 있다.
6. 반도체칩(24) 접착 및 와이어(26) 본딩 단계로서, 상기 섭스트레이트의 상면 중앙에 반도체칩(24)을 접착수단(22)으로 접착시키고, 상기 반도체칩(24)의 입출력패드(24a)와 커버코트(20)를 통해 외부로 노출된 회로패턴(18)을 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(26)로 상호 전기적 및 기계적으로 접속한다.(도4f 및 도4g 참조)
7. 봉지부(28) 형성 단계로서, 상기 섭스트레이트 상면의 반도체칩(24) 및 도전성와이어(26)가 외부환경으로부터 보호되도록 에폭시 몰딩 컴파운드와 같은 봉지재를 이용하여 일정 형태의 봉지부(28)를 형성한다.(도4h 참조)
8. 도전성볼(30) 융착 단계로서, 상기 섭스트레이트의 하면 즉, 도전성 비아(12)의 하면(12b)에 솔더볼과 같은 도전성볼(30)을 융착하여 차후 마더보드에 실장 가능한 형태가 되도록 한다.(도4i 참조)
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 섭스트레이트의 주요 구성 요소 즉, 도전성 프레임 및 도전성 비아가 방열성능이 우수한 구리 또는 알루미늄으로 형성됨으로써, 반도체칩으로부터 열을 외부로 신속히 방출시킬 수 있는 효과가 있다.
또한, 넓은 도전성 프레임 자체를 그라운드용으로 사용할 수 있음으로써, 상기 섭스트레이트의 회로패턴에 발생하는 인덕턴스를 대폭 줄일 수 있고, 이에 따라 상기 반도체칩과 마더보드 사이의 시그널 지연 시간을 축소시켜 반도체패키지의 전기적 성능을 극대화시킬 수 있는 효과가 있다.

Claims (4)

  1. 대략 평면의 상면과 하면을 갖는 판상의 도전성 프레임이 구비되고, 상기 도전성 프레임에는 다수의 관통공이 어레이되어 형성되며, 상기 관통공 내측에는 도전성 비아가 절연체로 감싸여져 형성되고, 상기 도전성 프레임의 상면에는 상기 도전성 비아와 대응하는 영역에 소통공이 형성된 절연층이 접착된 동시에, 상기 절연층의 표면에는 상기 소통공을 통하여 상기 도전성 비아와 전기적으로 접속된 다수의 회로패턴이 형성된 섭스트레이트와;
    상기 섭스트레이트의 상면 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과;
    상기 반도체칩의 입출력패드와 상기 회로패턴을 상호 연결하는 도전성 와이어와;
    상기 섭스트레이트 상면의 반도체칩 및 도전성와이어를 외부환경으로부터 보호하기 위해 봉지재로 봉지되어 형성된 봉지부와;
    상기 섭스트레이트의 도전성 비아 하면에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 섭스트레이트는 상기 반도체칩의 하면에 상기 도전성 프레임 및 도전성 비아와 전기적으로 연결된 대략 사각판 모양의 그라운드 플랜이 형성되고, 상기 그라운드 플랜은 적어도 하나 이상의 회로패턴과 연결된 것을 특징 으로 하는 반도체패키지.
  3. 제1항 또는 제2항에 있어서, 상기 섭스트레이트는 상기 도전성와이어 및 도전성볼이 연결되는 영역을 제외한 상,하면 전체가 절연성의 커버코트로 코팅된 것을 특징으로 하는 반도체패키지.
  4. 대략 평면의 상면과 하면을 갖는 판상의 도전성 프레임을 제공하는 단계와;
    상기 도전성 프레임의 상면에 다수의 원형 요홈을 형성하여 도전성 비아를 형성하는 동시에, 상기 원형 요홈에 절연체를 충진하는 단계와;
    상기 도전성 프레임의 하면에 상기 도전성 비아와 대응되는 영역에 원형요홈을 형성하고, 상기 원형 요홈에 절연체를 충진하여 상기 도전성 비아가 상기 도전성 프레임과 전기적으로 절연되도록 하는 단계와;
    상기 도전성 프레임의 상면에 상기 도전성 비아와 대응되는 영역에 소통공이 형성된 절연층을 형성하고, 상기 절연층의 상면에 상기 도전성 비아와 전기적으로 접속되는 다수의 회로패턴을 형성하는 단계와;
    상기 회로패턴중 차후 도전성와이어와 연결되는 영역 및 도전성볼이 융착되는 도전성 비아의 하면을 제외한 영역에 절연성의 커버코트를 코팅하여 섭스트레이트를 제공하는 단계와;
    상기 섭스트레이트의 상면에 반도체칩을 접착시키고, 상기 반도체칩과 상기 회로패턴을 도전성와이어로 상호 연결하는 단계와;
    상기 반도체칩 및 도전성와이어를 봉지재로 봉지하여 일정형태의 봉지부를 형성하는 단계와;
    상기 섭스트레이트중 도전성 비아의 하면에 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체패키지의 제조 방법.
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