JP2001203292A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 半導体チップの電極に接続する信号用はんだ
バンプの配列を従来のままで、多層基板に必要な構成層
の数を少なくした半導体装置を提供する。 【解決手段】 第１の信号層９の信号線１２は、一定条
件下で選択されるスルーホール１５を経由して下多層部
に導かれるため、第２信号層９と第１の信号層９とがプ
レーン層を介在せずに重なり合っていても、クロストー
クノイズは問題とならない。また、第１の信号層９のう
ち信号線１２のない箇所にはグランドプレーン１４を設
けているため、第１の信号層１２と第２の信号層１２と
の間に別個のプレーン層を設けなくても、第２の信号層
１２はプレーンによって挟み込むストリップ構造とする
ことができる。このようにして、１つのプレーン層が不
要となった結果、多層基板に必要な層数を減らすことが
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電源プレーン、
グランドプレーンおよび信号線を多層的に配置した多層
基板を用いた半導体装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例を図９、図１０
に示す。この半導体装置は、ＦＣＢＧＡ（Flip Chip Ba
ll Grid Array）基板と呼ばれるものである。ただし、
以下、基板部分単体との混同を避けるために、このパッ
ケージ全体を「ＦＣＢＧＡ基板モジュール」１００とい
う。この半導体装置は、ＢＧＡ（Ball Grid Array）基
板１０１と、このＢＧＡ基板１０１と電極としてのはん
だバンプ１０５を介してフリップチップ接合された半導
体チップ１０２を備えている。ＢＧＡ基板１０１は多層
構造からなる基板であって、外部と電気的接続を得るた
めに裏面に外部接続電極としてのはんだボール１０６が
配列されている。ＢＧＡ基板１０１と半導体チップ１０
２との間には、両者間の接合の信頼性を向上させるため
の封止材１０４が充填されている。また、半導体チップ
１０２の上方には、半導体チップ１０２から発生した熱
を外部に放熱するために放熱樹脂１０８を介在してヒー
トスプレッダ１０７が設けられている。放熱樹脂１０８
は、半導体チップ１０２からヒートスプレッダ１０７へ
の放熱を促進するためのものである。ＢＧＡ基板１０１
とヒートスプレッダ１０７との間の所定の間隔を保持
し、かつパッケージ全体の強度を持たせるために、半導
体チップ１０２を取囲むようにリング１０３が設けられ
ている。
【０００３】なお、図９では、内部の構造をわかりやす
くするために、ヒートスプレッダ１０７の一部を取り去
った状態で図示している。また、図９、図１０とも模式
図であり、わかりやすくするために、寸法比率を誇張
し、はんだバンプ１０５やはんだボール１０６の個数
を、省略して表示している。
【０００４】図１０の左半分に相当する部分を拡大し、
より詳細に示したものを、図１１に示す。多層基板であ
るＢＧＡ基板１０１は、たとえば、ＢＴレジンから形成
されるコア層８の両面にメッキにより形成された銅のプ
レーン１３，１４を有するプレーン層１０，１１を備
え、さらにその両面に均等に積層された複数の層から形
成されている。これらの複数の層については、便宜上、
コア層８より上側の部分を「上多層部」、コア層８より
下側の部分を「下多層部」と呼ぶものとする。この上多
層部および下多層部の中には、信号層９、電源プレーン
層１０、グランドプレーン層１１が一定の順序でほぼ等
間隔に挿入されている。これらの挿入された各層を以
下、「構成層」というものとする。
【０００５】信号層９とは、信号線１２の横方向への布
設、すなわちいわゆる「引き回し」を行なうことを主目
的とする層である。電源プレーン層１０とは、電源を供
給するための導電体のプレーンである電源プレーンを配
置することを主目的とする層である。グランドプレーン
層１１とは、接地した導電体のプレーンであるグランド
プレーンを配置することを主目的とする層である。
【０００６】半導体チップ１０２の電極としてのはんだ
バンプ１０５は、その役割によって、信号用はんだバン
プ１０５ａと非信号用はんだバンプ１０５ｂとの２種類
に分類することができる。信号用はんだバンプ１０５ａ
は、信号をやりとりするためのはんだバンプ１０５であ
って、いずれかのはんだボール１０６と電気的に接続さ
れている。非信号用はんだバンプ１０５ｂは、通常、電
源プレーン１３やグランドプレーン１４に接続されてい
る。
【０００７】信号用はんだバンプ１０５ａからはんだボ
ール１０６への接続は、上多層部、コア層８、下多層部
を順に経て、行なう必要があるが、同一層内での横方向
への布設は、信号線１２の引き回しによって行なわれ、
下の層への接続は、ビアホール１７によって行われてい
る。
【０００８】信号線１２を一つの信号層９内に配置する
際には、上下の信号線１２との間のクロストークノイズ
を防止するために、信号層９をプレーン層で挟み込む、
いわゆるストリップ構造をとることが原則とされる。し
たがって、図１１に示すように、最も上の構成層を第１
の信号層９とした場合、その一つ下の構成層には、プレ
ーン層の１種であるグランドプレーン層１１が配置され
る。そのさらに下に第２の信号層９が配置される。さら
にその下にはプレーン層の１種である電源プレーン層１
０が配置されている。
【０００９】このＦＣＢＧＡ基板モジュールの例では、
はんだバンプ１０５は、半導体チップ１０２の下面のう
ち、周縁部のみにほぼ帯状に配置されている。そのう
ち、帯の幅方向に数えた信号用はんだバンプ１０５ａの
列数は６〜７である。これらの電極に対するチップ電極
用ランドとしての信号用はんだバンプランド１６ａの配
置もこれと同じである。信号用はんだバンプランド１６
ａをそれぞれはんだボール１０６に何らかの経路によっ
て接続する必要がある。この接続の様子を図１２〜図１
４を参照して説明する。図１２、図１３は、信号の流れ
を記号化して表したものであって、１つの構成層内の複
数の信号線１２は、本来紙面の手前・奥方向に２次元的
に展開しているため同一断面には表れないものである
が、わかりやすくするために、１つの層内に並列して表
示している。図１４は、図１１、図１２における最も上
の信号層９を上方向から見た平面図に相当する模式図で
ある。
【００１０】図１２、図１４に示すように、１つの信号
層９ごとに、信号用はんだバンプランド１６ａの並びの
うち外側から優先的に２〜３列ずつを受け持つことと
し、その１つの信号層９において半導体チップ１０２の
投影領域１０２ｃ（図１４参照）からその外へ向かって
信号線１２によって引き回されている。この信号線１２
は、いずれかのはんだボール１０６に接続されるために
は、いずれかのスルーホール１５を経由する必要があ
る。しかし、各構成層における配線の配置ピッチが、配
線外縁同士の最低確保すべき距離が数十μｍとなってい
るのに比べて、スルーホール１５の配列ピッチは中心間
距離で約８００μｍという、何倍も粗い配置となってい
る。そのため、引き出された信号線１２は、図１４に示
すように、その信号層９内で、目的とするはんだボール
１０６に対応する位置の近傍まで引き回され、そこから
ビアホール１７とスルーホール１５とを介して下の層へ
と接続されていく。後から引き回される信号線１２との
間で互いに別個のスルーホール１５を使う必要があるこ
とと、配線の混雑を避けるため、先に引き回しの行われ
た信号線１２ほど、投影領域１０２ｃから遠くのスルー
ホール１５を経由する。
【００１１】一方、その信号層９で外へ引き回されなか
った信号用はんだバンプ１６ａについては、図１２に示
すようにその信号層９からビアホール１７を介してより
下の信号層９へとそれぞれ接続され、受け持たれるべき
信号層９に到達した時点で、信号線１２によって横方向
への引き回しが行われる。
【００１２】図１２、図１３に示すように、この例で
は、上多層部と下多層部とを合わせて、３つの信号層９
ですべての信号用バンプからの接続を分担して受け持っ
ている。このとき上述のストリップ構造を維持しなけれ
ばならないことと、コア層８の上下に向かって上多層部
と下多層部とは対称に形成されていることにより、最下
層のはんだボール１０６を備える層を含めて８層の構成
層が必要となっている。
【００１３】なお、１つの信号層当り、信号用はんだバ
ンプランド１６ａの２〜３列に相当する分ずつしか信号
線１２を引き回せないのは、図１４に示すように、信号
用はんだバンプランド１６ａの配置自体が密集している
うえ、信号用はんだバンプランド１６ａの外側には非信
号用はんだバンプランド１６ｂが配置されているため、
信号線１２がこれらと干渉しないように回避して、限ら
れた面積で信号線１２の配置を行なわなければならない
ためである。
【００１４】非信号用はんだバンプランド１６ｂから
は、図１１に示すように、同一の構成層または他の構成
層に存在する電源プレーン１３やグランドプレーン１４
に向けて配線が設けられているが、図１２ではその配線
の図示を省略している。信号線１２はこれらの配線と常
に一定以上の距離を保つようにして隙間を縫って引き回
す必要がある。
【００１５】
【発明が解決しようとする課題】このような半導体装置
において、多層基板１０１の製造工程を省き、製造コス
トを低減するために、上多層部および下多層部として積
み重ねる構成層の数を少なくすることが望まれている。
しかし、信号用はんだバンプ１０５ａの配列が変わらな
い限り、すべての信号用はんだバンプランド１６ａから
信号線１２の引き回しを行なうには、この例の場合、３
つの信号層９が必要であり、また、クロストークノイズ
を防止するためにストリップ構造を維持する必要もあ
る。
【００１６】そこで、本発明においては、信号用はんだ
バンプ１０５ａの配列を従来のままで、多層基板１０１
に必要な構成層の数を少なくした半導体装置を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明に基づく半導体装置の一つの局面において
は、多層基板と、上記多層基板の上側に設けられた半導
体チップと、上記多層基板の下側に設けられた外部接続
電極とを備える。上記多層基板は、上面側と下面側とを
電気的に接続するための複数のスルーホールを有するコ
ア層と、上記コア層の上側に設けられた上多層部と、上
記コア層の下側に設けられた下多層部と、上記半導体チ
ップの電極と電気的に接続するために上記上多層部の上
面に設けられた複数のチップ電極用ランドと、上記チッ
プ電極用ランドと上記外部接続電極とをそれぞれ電気的
に接続するための複数の信号線とを備える。上記上多層
部および上記下多層部は、それぞれ複数の構成層からな
るとともに、異なる上記構成層に属する上記信号線同士
を電気的に接続するためのビアホールを含む。上記複数
の構成層は、上記信号線を各同一層内で所望の平面的位
置まで引き回すことを主目的とする信号層と、上記信号
層を隣接してはさむ導電体のプレーンを配置することを
主目的とするプレーン層とを含む。上記上多層部におけ
る上記信号層は、第１特定信号層と、上記第１特定信号
層の下側に上記プレーン層を介さずに隣接する、第２特
定信号層とを含む。上記第１特定信号層において上記半
導体チップの投影領域内からその領域外へ引き出される
上記信号線は、上記第１特定信号層において引き出され
る上記信号線すべてのうちの最長のものの距離が最短に
なるようにそれぞれ選択された上記スルーホールにつな
がる上記ビアホールまで引き出され、上記スルーホール
を介して上記下多層部に接続され、さらに上記下多層部
において、上記信号線が接続されるべき上記外部接続電
極につながる上記ビアホールまで引き回されている。上
記第２特定信号層において上記半導体チップの投影領域
内からその領域外へ引き出される上記信号線は、上方か
ら見たときに上記信号線が接続されるべき上記外部接続
電極にほぼ最も近い上記スルーホールにつながる上記ビ
アホールまで引き出され、上記スルーホールを介して上
記下多層部に接続されている。上記第１特定信号層にお
いて、上記信号線が配置されている部分以外の領域には
導電体のプレーンを配置している。
【００１８】上記構成を採用することにより、第１特定
信号層の信号線をそのまま第１特定信号層内で引き回さ
ずに、一定条件下で選択されるスルーホールを経由し
て、下多層部に接続しているため、従来、余裕のあった
下多層部の信号層のスペースを有効活用して信号線の引
き回しを行なうことができる、また、第１特定信号層に
おいては、ほぼ最小限の距離を引き回すのみであるた
め、第２特定信号層との間のクロストークノイズは問題
とはならず、第１の信号層９と第２の信号層９との間の
プレーン層を省略することができる。その結果、多層基
板の層数の低減が可能となる。
【００１９】上記発明において好ましくは、上記第１特
定信号層が、上記上多層部のうち最も上に位置する上記
構成層である。この構成を採用することにより、少ない
層数の多層基板においても、さらに層数を低減すること
ができる。
【００２０】上記発明においてさらに好ましくは、上記
プレーンと互いに電気的に接続する外部端子用ランドを
備え、上記プレーンと上記外部端子用ランドとの接続が
複数のビアホールを介して並列的になされている。この
構成を採用することにより、プレーンに対する電圧の供
給を安定して行なうことができ、また、いずれかの接続
が不良であっても安定して動作でき、半導体装置全体の
信頼性が向上する。
【００２１】本発明に基づく半導体装置の他の局面にお
いては、多層基板と、上記多層基板の上側に設けられた
半導体チップと、上記多層基板の下側に設けられた外部
接続電極とを備える半導体装置であって、上記多層基板
は、上面側と下面側とを電気的に接続するための複数の
スルーホールを有するコア層と、上記コア層の上側に設
けられた上多層部と、上記コア層の下側に設けられた下
多層部と、上記半導体チップの電極と電気的に接続する
ために上記上多層部の上面に設けられた複数のチップ電
極用ランドと、上記チップ電極用ランドと上記外部接続
電極とをそれぞれ電気的に接続するための複数の信号線
とを備える。上記上多層部および上記下多層部は、それ
ぞれ複数の構成層からなるとともに、異なる上記構成層
に属する上記信号線同士を電気的に接続するためのビア
ホールを含む。上側から電気的に接続しようとする導電
体を受入れるためのランドが、上方から見て、上記ラン
ドに外接する円の中心から隣接する配線に面する側の外
縁までの距離が上記中心から他の外縁までの距離に比べ
て短い形状である。
【００２２】上記構成を採用することにより、ランドは
いわゆる切り欠いた形状となり、隣接する配線をより近
く配置しても間隙を確保できるため、配線からの必要な
距離を確保しつつ、配線の高密度化を図ることができ
る。
【００２３】上記発明において好ましくは、上記ランド
が上記チップ電極用ランドである。この構成を採用する
ことにより、チップ電極の配置の高密度化が図れる。
【００２４】上記発明において好ましくは、上記ランド
が上記ビアホールの受容部としてのビアランドである。
この構成を採用することにより、各構成層における、ビ
アホールまたは信号線の配置の高密度化が図れる。
【００２５】
【発明の実施の形態】（実施の形態１） （装置の構造）図１を参照して、本実施の形態における
半導体装置の構造について説明する。接続の様子をより
詳細に示したものを、図２〜図５に示す。信号用はんだ
バンプランド１６ａの配列は図１２〜図１４で示したも
のと同じ条件である。１つの信号層９当り、信号用はん
だバンプランド１６ａの並びのうち外側から優先的に２
〜３列ずつを受け持つという条件も同じである。
【００２６】図２に示すように、最も上の信号層９（以
下、「第１の信号層９」という。）において、信号線１
２は、第１の信号層９のまま、目的とするはんだボール
１０６に対応する位置の近傍まで引き回されるのではな
く、半導体チップ１０２の投影領域１０２ｃから外に引
き回されたのちに、一定条件下で選択されるスルーホー
ル１５に対応するビアホール１７に接続される。「一定
条件下で選択されるスルーホール１５」とは、具体的に
は、各信号線１２同士が干渉し合わないように、かつ、
第１の信号層９において引き出される前記信号線１２す
べてのうちの最長のものの距離が最短になるように、そ
れぞれ振り分けられて選択された前記スルーホール１５
である。
【００２７】このような信号線１２の振り分けの一例を
図５に示す。この例では、スルーホール１５の配列ピッ
チは中心間距離で８００μｍという粗い配列になってい
るコア層８を採用している。しかし、結果的には、信号
線１２の引き回しは、半導体チップ１０２の投影領域１
０２ｃから２．１ｍｍ以内の範囲で収まっている。
【００２８】このようにしてビアホール１７に接続され
た配線は、そのままビアホール１７およびスルーホール
１５を介して下多層部に至る。図３に示すように、下多
層部の信号層９（以下、「第３の信号層９」という。）
において、目的とするはんだボール１０６に対応する位
置まで引き回され、そこからビアホール１７を介しては
んだボール１０６に接続される。
【００２９】第１の信号層９を上方向から見た平面図
を、図４に示す。図２、図４に示すように、第１の信号
層９における信号線１２の引き回し距離が従来技術にお
ける場合（図１２、図１４）に比べて短くなった分、第
１の信号層９のうち信号線１２のない部分には、グラン
ドプレーン１４が配置されている。したがって、第１の
信号層９は、信号層９という側面以外にグランドプレー
ン層１１の側面も備えている。なお、第１の信号層に設
けるのは、グランドプレーン１４の代りに電源プレーン
であってもよい。
【００３０】第１の信号層の下側にプレーン層を介さず
に隣接する信号層（以下、「第２の信号層」という。）
で受け持つ信号用はんだバンプランド１６ａについて
は、従来どおり、第２の信号層９において目的とするは
んだボール１０６に対応する位置まで引き回され、ビア
ホール１７およびスルーホール１５を経由して、下多層
部へと接続されている。
【００３１】（作用・効果）第１の信号層９の信号線を
そのまま第１の信号層９で引き回さずに、一定条件下で
選択されるスルーホール１５を経由して、下多層部にあ
る第３の信号層９に接続し、目的とするはんだボール１
０６へのアプローチを下多層部の第３の信号層９におい
て行なっている。そのため、従来、余裕のあった第３の
信号層９のスペースを有効活用して信号線１２の引き回
しを行なうことができる。
【００３２】また、第１の信号層９においてスルーホー
ル１５に対応する位置まで引き回す間の信号線は、第２
の信号層９の信号線１２とプレーン層を介さずに重なり
合っているが、一定条件下で選択されるスルーホール１
５を選択していることにより、重なり合う距離は、ほぼ
最小限に抑えられているため、この区間におけるクロス
トークノイズは問題とはならない。したがって、第１の
信号層９と第２の信号層９との間のプレーン層を省略す
ることができ、多層基板１０１の層数の低減が可能とな
る。
【００３３】なお、第３の信号層９においては、図１３
に示すように、本来、第３の信号層で受け持たれる信号
線１２があり、第１の信号層９からスルーホール１５を
経て入ってきた信号線１２と共存することとなるが、第
３の信号層９においては、非信号用はんだバンプランド
１６ｂからの配線はほぼ存在せず、既に信号線１２も広
い範囲に分散しているため、配線のスペースには余裕が
あり、第１の信号層９におけるような不都合はない。
【００３４】本実施の形態における第１の信号層のよう
に一定条件下で選択されるスルーホールを経由して下多
層部に導かれる信号層を以下、「第１特定信号層」と
し、その下にプレーン層を介さずに隣接する信号層を
「第２特定信号層」と呼ぶとする。第１特定信号層は、
本実施の形態のように最も上の構成層であることが望ま
しいが、最も上の構成層である場合に限られない。最も
上の構成層以外の構成層を第１特定信号層としてもよ
く、その場合、第１特定信号層と第２特定信号層とは、
プレーン層を介さずに上下に重ねることができ、やはり
多層基板の層数を減らすことができる。
【００３５】また、本実施の形態では、第１の信号層か
ら第３の信号層までの３つの信号層９を用いて説明した
が、信号層９の数を３としたのは一例に過ぎず、信号層
９の数は２以上の他の数であっても本発明は同様に適用
可能である。
【００３６】なお、本実施の形態では、スルーホール１
５の配列ピッチが中心間距離で８００μｍという粗い配
列になっているコア層８を採用していたが、コア層８に
おけるスルーホール１５の配列ピッチをより小さくし
て、信号用はんだバンプランド１６ａの配列ピッチと近
くなれば、半導体チップ１０２の周縁部のみならず、中
央部にも信号用はんだバンプ１０５ａを配置することが
でき、半導体チップ１０２のサイズを大幅に縮小するこ
とができる。その結果、半導体装置全体の小型化も可能
となる。
【００３７】（実施の形態２） （装置の構造）図６を参照して、ＦＣＢＧＡ基板モジュ
ールにおいて、外部端子用ランド１８に対する配線の接
続を行なう。すなわち、１つの外部端子用ランド１８に
対して複数箇所でビアランド２７を設けて、電源プレー
ン１３またはグランドプレーン１４と接続を行なう。他
の構成は、実施の形態１におけるものと同じである。
【００３８】（作用・効果）このように接続することに
より、電源プレーン１３に対する電源電圧の供給、また
は、グランドプレーン１４に対する接地電圧の供給がよ
り安定して行なうことができ、また、いずれかの接続が
不良であったり破損したりしても供給が途絶えることな
く、所定の動作を継続することができ、半導体装置全体
の信頼性が向上する。
【００３９】（実施の形態３） （装置の構造）チップ電極ランドとしてのはんだバンプ
ランド１６同士の並ぶ隙間に配線として信号線１２を通
す場合に、図７を参照して、本来円形であるはんだバン
プランド１６の一部分を切り欠いた形状とする。すなわ
ち、上側から電気的に接続しようとする導電体を受入れ
るためのランドとしてのはんだバンプランド１６が、上
方から見て、はんだバンプランド１６の中心から隣接す
る信号線１２に面する側の外縁までの距離が中心から他
の外縁までの距離に比べて短い形状となるようにする。
他の構成は、実施の形態１におけるものと同じである。
【００４０】（作用・効果）配線の配置にはルールがあ
り、同一の面内に配線や電極などの導電体を配置する場
合には、各配線の外縁から一定距離はあけておかなけれ
ばならないとされている。したがって、従来であれば、
はんだバンプランド１６同士の距離が一定以下に接近し
ている場合、その隙間には配線を設けることができなか
ったか、あるいはできたとしてもその本数が制限され
た。しかし、本実施の形態によれば、はんだバンプラン
ド１６の一部分を切り欠いた形状とするため、配線から
の必要な距離を確保することができる。その結果、配線
の高密度化が図れ、半導体装置全体の小型化が可能とな
る。
【００４１】また、はんだバンプランド１６の存在する
層の上面に、ソルダレジスト（図示省略）が存在し、は
んだバンプ１０５が接続する箇所だけソルダレジストが
なく開口しているような構造の場合、はんだバンプラン
ド１６のうちソルダレジストに覆われた部分において切
り欠いた形状となるようにすれば、はんだバンプランド
１６とはんだバンプ１０５との接触面積には影響しない
ため、信頼性が低下することはない。
【００４２】また、図８を参照して、はんだバンプラン
ド１６の代りに、ビアランド２７において一部分を切り
欠いた形状とすることによれば、各構成層におけるビア
ホール１７や信号線１２の配置の高密度化が図れる。
【００４３】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
【００４４】
【発明の効果】本発明によれば、第１特定信号層の信号
線は、一定条件下で選択されるスルーホールを経由して
下多層部に導かれるため、第２特定信号層と第１特定信
号層とがプレーン層を介在せずに重なり合っていても、
クロストークノイズは問題とならない。また、第１特定
信号層のうち信号線のない箇所にはプレーンを設けてい
るため、第１特定信号層と第２特定信号層との間に別個
のプレーン層を設けなくても、第２特定信号層はプレー
ンによって挟み込むストリップ構造とすることができ
る。このようにして、従来、第１特定信号層と第２特定
信号層との間に必要であったプレーン層が不要となった
結果、多層基板に必要な層数を減らすことができる。し
たがって、信号用はんだバンプの配列が従来と同じであ
っても、より層数の少ない半導体装置を提供することが
できる。
【図面の簡単な説明】
【図１】 本発明に基づく実施の形態１におけるＦＣＢ
ＧＡ基板モジュールの一部分の断面図である。
【図２】 本発明に基づく実施の形態１におけるＦＣＢ
ＧＡ基板モジュールの一部分の断面における信号の流れ
を表した模式図である。
【図３】 本発明に基づく実施の形態１におけるＦＣＢ
ＧＡ基板モジュールの一部分の断面における信号の流れ
を表した模式図である。
【図４】 本発明に基づく実施の形態１におけるＦＣＢ
ＧＡ基板モジュールのの一部分の平面図である。
【図５】 図４の一部分の拡大図である。
【図６】 本発明に基づく実施の形態２におけるＦＣＢ
ＧＡ基板モジュールの外部端子用ランド周辺の平面図で
ある。
【図７】 本発明に基づく実施の形態３におけるＦＣＢ
ＧＡ基板モジュールのはんだバンプランド周辺の平面図
である。
【図８】 本発明に基づく実施の形態３におけるＦＣＢ
ＧＡ基板モジュールのはんだバンプランド周辺の平面図
である。
【図９】 従来技術に基づくＦＣＢＧＡ基板モジュール
の斜視図である。
【図１０】 従来技術に基づくＦＣＢＧＡ基板モジュー
ルの断面図である。
【図１１】 従来技術に基づくＦＣＢＧＡ基板モジュー
ルの一部分の断面図である。
【図１２】 従来技術に基づくＦＣＢＧＡ基板モジュー
ルの一部分の断面における信号の流れを表した模式図で
ある。
【図１３】 従来技術に基づくＦＣＢＧＡ基板モジュー
ルの一部分の断面における信号の流れを表した模式図で
ある。
【図１４】 従来技術に基づくＦＣＢＧＡ基板モジュー
ルの一部分の平面図である。
【符号の説明】
８ コア層、９ 信号層、１０ 電源プレーン層、１１
グランドプレーン層、１２ 信号線、１３ 電源プレ
ーン、１４ グランドプレーン、１５ スルーホール、
１６ はんだバンプランド、１６ａ 信号用はんだバン
プランド、１６ｂ 非信号用はんだバンプランド、１７
ビアホール、１８ 外部端子用ランド、２７ ビアラ
ンド、１００ ＦＣＢＧＡ基板モジュール、１０１ Ｂ
ＧＡ基板、１０２ 半導体チップ、１０２ｃ 投影領
域、１０３ リング、１０４ 封止材、１０５ はんだ
バンプ、１０５ａ 信号用はんだバンプ、１０５ｂ 非
信号用はんだバンプ、１０６ はんだボール、１０７
ヒートスプレッダ、１０８放熱樹脂。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 多層基板と、前記多層基板の上側に設け
    られた半導体チップと、前記多層基板の下側に設けられ
    た外部接続電極とを備える半導体装置であって、 前記多層基板は、 上面側と下面側とを電気的に接続するための複数のスル
    ーホールを有するコア層と、 前記コア層の上側に設けられた上多層部と、 前記コア層の下側に設けられた下多層部と、 前記半導体チップの電極と電気的に接続するために前記
    上多層部の上面に設けられた複数のチップ電極用ランド
    と、 前記チップ電極用ランドと前記外部接続電極とをそれぞ
    れ電気的に接続するための複数の信号線とを備え、 前記上多層部および前記下多層部は、それぞれ複数の構
    成層からなるとともに、異なる前記構成層に属する前記
    信号線同士を電気的に接続するためのビアホールを含
    み、 前記複数の構成層は、前記信号線を各同一層内で所望の
    平面的位置まで引き回すことを主目的とする信号層と、
    前記信号層を隣接してはさむ導電体のプレーンを配置す
    ることを主目的とするプレーン層とを含み、 前記上多層部における前記信号層は、第１特定信号層
    と、前記第１特定信号層の下側に前記プレーン層を介さ
    ずに隣接する、第２特定信号層とを含み、 前記第１特定信号層において前記半導体チップの投影領
    域内からその領域外へ引き出される前記信号線は、前記
    第１特定信号層において引き出される前記信号線すべて
    のうちの最長のものの距離が最短になるようにそれぞれ
    選択された前記スルーホールにつながる前記ビアホール
    まで引き出され、前記スルーホールを介して前記下多層
    部に接続され、さらに前記下多層部において、前記信号
    線が接続されるべき前記外部接続電極につながる前記ビ
    アホールまで引き回されており、前記第２特定信号層に
    おいて前記半導体チップの投影領域内からその領域外へ
    引き出される前記信号線は、上方から見たときに前記信
    号線が接続されるべき前記外部接続電極にほぼ最も近い
    前記スルーホールにつながる前記ビアホールまで引き出
    され、前記スルーホールを介して前記下多層部に接続さ
    れており、 前記第１特定信号層において、前記信号線が配置されて
    いる部分以外の領域には導電体のプレーンを配置した、
    半導体装置。
  2. 【請求項２】 前記第１特定信号層が、前記上多層部の
    うち最も上に位置する前記構成層である、請求項１に記
    載の半導体装置。
  3. 【請求項３】 前記プレーンと互いに電気的に接続する
    外部端子用ランドを備え、前記プレーンと前記外部端子
    用ランドとの接続が複数のビアホールを介して並列的に
    なされている、請求項１または２に記載の半導体装置。
  4. 【請求項４】 多層基板と、前記多層基板の上側に設け
    られた半導体チップと、前記多層基板の下側に設けられ
    た外部接続電極とを備える半導体装置であって、 前記多層基板は、 上面側と下面側とを電気的に接続するための複数のスル
    ーホールを有するコア層と、 前記コア層の上側に設けられた上多層部と、 前記コア層の下側に設けられた下多層部と、 前記半導体チップの電極と電気的に接続するために前記
    上多層部の上面に設けられた複数のチップ電極用ランド
    と、 前記チップ電極用ランドと前記外部接続電極とをそれぞ
    れ電気的に接続するための複数の信号線とを備え、 前記上多層部および前記下多層部は、それぞれ複数の構
    成層からなるとともに、異なる前記構成層に属する前記
    信号線同士を電気的に接続するためのビアホールを含
    み、 上側から電気的に接続しようとする導電体を受入れるた
    めのランドが、上方から見て、前記ランドに外接する円
    の中心から隣接する配線に面する側の外縁までの距離が
    前記中心から他の外縁までの距離に比べて短い形状であ
    る、半導体装置。
  5. 【請求項５】 前記ランドが前記チップ電極用ランドで
    ある、請求項４に記載の半導体装置。
  6. 【請求項６】 前記ランドが前記ビアホールの受容部と
    してのビアランドである、請求項４に記載の半導体装
    置。
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Cited By (6)

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