KR20220167625A - 보강 패턴을 포함하는 반도체 패키지 - Google Patents

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pattern
layer
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는, 제 1 재배선 기판 상에 배치되며 제1 측벽을 가지는 반도체 장치; 및 상기 반도체 장치와 상기 제1 재배선 기판을 덮는 몰드막을 포함하되, 상기 제1 재배선 기판은: 제1 재배선 절연막; 상기 제1 재배선 절연막 상에 배치되며 상기 반도체 장치 및 상기 몰드막과 동시에 중첩되는 제1 보강 패턴; 및 상기 제1 재배선 절연막을 관통하여 상기 제1 보강 패턴과 접하는 제1 본딩 패드와 제2 본딩 패드를 포함하되, 상기 제1 방향과 직교하는 제2 방향으로 상기 제1 본딩 패드는 제1 폭을 가지고, 평면적 관점에서, 상기 제1 측벽 아래에서 상기 제1 보강 패턴은 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭을 가진다.

Description

보강 패턴을 포함하는 반도체 패키지{Semiconductor package comprising reinforcement pattern}
본 발명은 반도체 패키지에 관한 것으로 더욱 상세하게는 보강 패턴을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 다이를 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성과 내구성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는, 제 1 재배선 기판 상에 배치되며 제1 측벽을 가지는 반도체 장치; 및 상기 반도체 장치와 상기 제1 재배선 기판을 덮는 몰드막을 포함하되, 상기 제1 재배선 기판은: 제1 재배선 절연막; 상기 제1 재배선 절연막 상에 배치되며 상기 반도체 장치 및 상기 몰드막과 동시에 중첩되는 제1 보강 패턴; 및 상기 제1 재배선 절연막을 관통하여 상기 제1 보강 패턴과 접하는 제1 본딩 패드와 제2 본딩 패드를 포함하되, 상기 제1 방향과 직교하는 제2 방향으로 상기 제1 본딩 패드는 제1 폭을 가지고, 평면적 관점에서, 상기 제1 측벽 아래에서 상기 제1 보강 패턴은 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭을 가진다.
본 발명의 일 양태에 따른 반도체 패키지는, 제 1 재배선 기판 상에 배치되며 캐버티를 가지는 연결 기판; 상기 캐버티 안에 삽입되며 상기 제1 재배선 기판에 실장되며 제1 측벽을 가지는 반도체 장치; 상기 연결 기판과 상기 반도체 장치를 덮는 몰드막; 및 상기 몰드막 상의 제2 재배선 기판을 포함하되, 상기 제 1 재배선 기판은: 차례로 적층된 제1 재배선 절연막들; 상기 제1 재배선 절연막들 중에 가장 아래에 배치되는 최하위 제1 재배선 절연막 위에 배치되는 제1 보강 패턴; 및 상기 최하위 제1 재배선 절연막을 관통하여 상기 제1 보강 패턴과 접하는 제1 본딩 패드와 제2 본딩 패드를 포함하되, 상기 제1 보강 패턴은 상기 반도체 장치와 상기 연결 기판과 동시에 중첩되고, 상기 제1 본딩 패드는 상기 반도체 장치 아래에 배치되고, 상기 제2 본딩 패드는 상기 연결 기판 아래에 배치되고, 상기 제1 보강 패턴은 상기 제1 측벽 아래에서 250㎛~1300㎛의 폭을 가진다.
본 발명의 다른 양태에 따른 반도체 패키지는, 제 1 재배선 기판 상에 배치되며 반도체 장치; 및 상기 반도체 장치와 상기 제1 재배선 기판을 덮는 몰드막을 포함하되, 상기 제1 재배선 기판은: 제1 재배선 절연막; 상기 제1 재배선 절연막 상에 배치되며 서로 이격되는 제1 보강 패턴과 제2 보강 패턴; 및 상기 제1 재배선 절연막 상에서 상기 제1 보강 패턴과 상기 제2 보강 패턴 사이의 신호 배선을 포함하되, 상기 제1 보강 패턴과 상기 제2 보강 패턴 각각은 상기 반도체 장치 및 상기 몰드막과 동시에 중첩되고, 상기 제1 보강 패턴과 상기 제2 보강 패턴에는 접지 전압이 인가된다.
본 발명에 따른 반도체 패키지는, 반도체 패키지에 포함되는 반도체 장치의 가장자리와 중첩되는 보강 패턴을 포함하여 반도체 패키지의 크랙을 방지하고 신뢰성과 내구성을 향상시킬 수 있다. 또한 신호배선을 사이에 두고 배치되는 보강 패턴들에 접지 전압을 인가하여 신호 배선의 전기적 차폐 역할을 하여 전기 신호의 노이즈나 속도 저하를 방지하고 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지의 하부 평면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 패키지의 상부 평면도이다.
도 2a는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 A-A’선으로 자른 단면도이다.
도 2b는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 3a는 도 1a의 ‘P1’ 부분을 확대한 도면이다.
도 3b는 도 2a의 ‘P2’ 부분을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 5는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 6은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 8은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 9는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
도 10은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지의 하부 평면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 패키지의 상부 평면도이다. 도 2a는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 A-A'선으로 자른 단면도이다. 도 2b는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다. 도 3a는 도 1a의 'P1' 부분을 확대한 도면이다. 도 3b는 도 2a의 'P2' 부분을 확대한 도면이다. 도 1a는 도 2a 및 도 2b의 제1 하부층(B1) 레벨의 레이아웃을 도시한다. 도 1b는 도 2a 및 도 2b의 제1 상부층(F1) 레벨의 레이아웃을 도시한다. 상기 제1 하부층(B1)은 제1 재배선 기판(RD1)의 최하위층을 의미할 수 있다. 상기 제1 상부층(F1)은 제2 재배선 기판(RD2)의 최상위층을 의미할 수 있다.
도 1a, 1b, 2a, 2b, 3a 및 3b를 참조하면, 본 예에 따른 반도체 패키지(1000)는 칩 퍼스트(Chip first)형 팬아웃 패넬 레벨 패키지(Fan-out Panel Level Package, FOPLP) 형태를 가질 수 있다. 상기 반도체 패키지(1000)는 제 1 재배선 기판(RD1)과 이 위에 실장되는 제 1 반도체 장치(CH1)를 포함한다. 상기 제1 재배선 기판(RD1) 상에는 중심에 캐버티(cavity, CV)를 가지는 연결 기판(900)이 배치된다. 상기 제1 반도체 장치(CH1)는 상기 캐버티(CV) 안에 삽입된다. 상기 제1 반도체 장치(CH1)와 상기 연결 기판(900)은 제 1 몰드막(MD1)으로 덮인다. 상기 제1 몰드막(MD1)의 일부는 상기 캐버티(CV) 안으로 삽입되어 상기 제1 반도체 장치(CH1)과 상기 연결 기판(900) 사이에 개재될 수 있다. 상기 제 1 몰드막(MD1) 상에는 제 2 재배선 기판(RD2)이 배치된다. 본 명세서에서 '재배선 기판'은 '재배선 층' 또는 '배선 구조체'로도 명명될 수 있다.
상기 제 1 재배선 기판(RD1)은 차례로 적층된 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4)을 포함할 수 있다. 상기 제 1 내지 제 4 재배선 절연막들(IL1, IL2, IL3, IL4)은 각각 감광성 절연(Photo Imageable Dielectric: PID) 막을 포함할 수 있다. 상기 제1 재배선 절연막(IL1)과 제2 재배선 절연막(IL2)사이에는 제1 재배선 패턴(RT1)이 개재될 수 있다. 상기 제2 재배선 절연막(IL2)과 상기 제 3 재배선 절연막(IL3) 사이에는 제2 재배선 패턴(RT2)이 개재될 수 있다. 상기 제3 재배선 절연막(IL3)과 상기 제 4 재배선 절연막(IL4) 사이에는 제3 재배선 패턴(RT3)이 개재될 수 있다.
하부 본딩 패드들(BP)은 상기 제1 재배선 절연막(IL1) 아래에 배치되며, 상기 제1 재배선 절연막(IL1)을 관통하여 상기 제1 재배선 패턴들(RT1)과 접할 수 있다. 하부 본딩 패드들(BP)은 제1 방향(X1)과 제2 방향(X2)을 따라 이차원적으로 배열될 수 있다. 하부 본딩 패드들(BP)은 각각 평면적으로 원형일 수 있다. 도시하지는 않았지만, 하부 본딩 패드들(BP)의 적어도 일부는 정사각형 또는 마름모 형태를 가질 수 있다.
하부 본딩 패드들(BP)에는 외부 연결 단자들(300)이 본딩될 수 있다. 상기 외부 연결 단자(300)는 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 외부 연결 단자(300)는 주석, 납, 은, 구리, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제1 내지 제 3 재배선 패턴들(RT1~RT3) 중 적어도 일부는 각각 재배선 절연막들(IL2, IL3, IL4)을 관통하는 비아 부분(VP), 패드 부분(PP) 및 상기 비아부분(VP)과 상기 패드 부분(PP)을 연결하는 라인 부분(LP)을 포함할 수 있다. 상기 비아 부분(VP)의 측면은 경사질 수 있다. 상기 비아 부분(VP)은 아래에서 위로 갈수록 좁은 폭을 가질 수 있다. 상기 하부 본딩 패드들(BP)과 상기 제1 내지 제 3 재배선 패턴들(RT1~RT3)은 예를 들면 구리, 알루미늄, 금, 니켈, 또는 티타늄과 같은 금속을 포함할 수 있다. 상기 하부 본딩 패드들(BP)과 상기 제1 내지 제 3 재배선 패턴들(RT1~RT3)과 상기 재배선 절연막들(IL1, IL2, IL3, IL4) 사이에는 확산방지막(BM)이 개재될 수 있다. 또는 재배선 패턴들(RT1~RT3)은 확산방지막(BM)을 포함할 수 있다. 상기 확산방지막(BM)은 예를 들면 티타늄, 탄탈륨, 티타늄질화물, 탄탈륨 질화물, 또는 텅스텐질화물을 포함할 수 있다.
상기 제 1 반도체 장치(CH1)는 하나의 반도체 다이 또는 반도체 칩이거나, 또는 복수개의 동종의 또는 이종의 반도체 다이들을 포함하는 반도체 패키지일 수 있다. 상기 제 1 반도체 장치(CH1)는 CIS(CMOS imaging sensor) 등과 같은 이미지 센서 칩, 플래시 메모리 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩, HMC(hybrid memory cubic) 칩 등과 같은 메모리 소자 칩, MEMS(microelectromechanical system) 소자 칩, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩 중에서 선택되는 하나일 수 있다.
상기 제 1 반도체 장치(CH1)는 칩 패드들(50)을 포함할 수 있다. 상기 제3 재배선 패턴들(RT3) 중 일부는 상기 칩 패드들(50)과 접할 수 있다. 상기 제 1 반도체 장치(CH1)의 하부면은 상기 제1 재배선 기판(RD1)과 접할 수 있다. 도 1a 및 도 1b의 평면적 관점에서 상기 제 1 반도체 장치(CH1)는 시계방향을 따라 제 1 내지 제4 측벽들(SW1~SW4)을 가질 수 있다.
상기 연결 기판(900)는 복수의 베이스층들(910, 912)과 도전 구조체(920)를 포함할 수 있다. 상기 베이스층들(910, 912)은 예를 들면 2층으로 구성되는 제1 베이스층(910)과 제2 베이스층(912)을 포함할 수 있다. 상기 베이스층들(910, 912)은 3층 이상의 베이스층들을 포함할 수 있다. 상기 베이스층들(910, 912)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 베이스층들(910, 912)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다.
상기 도전 구조체(920)는 연결 패드(921), 제 1 연결 비아(922), 제1 연결 배선(923), 제 2 연결 비아(924) 및 제2 연결 배선(925)을 포함할 수 있다. 본 예에 있어서, 상기 제 1 연결 비아(922)과 상기 제1 연결 배선(923)은 일체형으로 이루어질 수 있다. 제 2 연결 비아(924)과 제2 연결 배선(925)은 일체형으로 이루어질 수 있다. 상기 도전 구조체(920)는 구리, 알루미늄, 금, 니켈, 또는 티타늄과 같은 금속을 포함할 수 있다.
상기 제 1 몰드막(MD1)은 상기 제 1 반도체 장치(CH1)의 측벽 및 상부면, 상기 연결 기판(900)의 상부면과 내부 측면 및 상기 제 1 재배선 기판(RD1)의 상부면을 덮을 수 있다. 상기 제 1 몰드막(MD1)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 제 1 몰드막(MD1)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다. 상기 제 1 몰드막(MD1)은 상기 제 1 반도체 장치(CH1)과 상기 연결 기판(900) 사이의 공간을 채울 수 있다.
상기 제2 재배선 기판(RD2)은 차례로 적층된 제 5 내지 제 8 재배선 절연막들(IL5, IL6, IL7, IL8)을 포함할 수 있다. 상기 제 5 내지 제 8 재배선 절연막들(IL5, IL6, IL7, IL8)은 각각 감광성 절연(Photo Imageable Dielectric: PID) 막을 포함할 수 있다. 상기 제5 재배선 절연막(IL5)과 제6 재배선 절연막(IL6)사이에는 제5 재배선 패턴(RT5)이 개재될 수 있다. 상기 제6 재배선 절연막(IL6)과 상기 제 7 재배선 절연막(IL7) 사이에는 제6 재배선 패턴(RT6)이 개재될 수 있다. 상기 제7 재배선 절연막(IL7)과 상기 제 8 재배선 절연막(IL8) 사이에는 제7 재배선 패턴(RT7)이 개재될 수 있다. 상기 제5 내지 제7 재배선 패턴들(RT5~RT7)의 적어도 일부들은 각각 제1 내지 제3 재배선 패턴들(RT1~RT3)처럼 비아 부분(VP), 패드 부분(PP) 및 라인 부분(LP)을 포함할 수 있다. 상기 제8 재배선 절연막(IL8)은 상기 제7 재배선 패턴들(RT7)의 패드 부분들(PP)을 노출시키는 복수개의 상부 패드 홀들(H1)을 포함할 수 있다. 제5 내지 제7 재배선 패턴들(RT5~RT7)과 재배선 절연막들(IL5, IL6, IL7) 사이에 확산방지막(BM)이 개재될 수 있다. 상기 제 5 재배선 패턴(RT5)의 비아 부분들(VP)은 상기 제5 재배선 절연막(IL5)과 상기 제1 몰드막(MD1)을 관통하여 상기 제 2 연결 배선(925)과 연결될 수 있다. 상기 상부 패드 홀들(H1)은 상기 제1 방향(X1)과 제2 방향(X2)을 따라 이차원적으로 배열될 수 있다. 상기 상부 패드 홀들(H1)의 개수는 상기 하부 본딩 패드들(BP)의 개수와 다를 수 있다.
도 1a, 2a 및 2b를 참조하면, 제1 재배선 기판(RD1)에서 제1 재배선 패턴들(RT1)은 1층(또는 최하위) 하부 보강 패턴들(RT1(F))과 1층(또는 최하위) 하부 신호 배선들(RT1(S))을 포함할 수 있다. 상기 1층 하부 신호 배선들(RT1(S))은 위에서 설명한 바와 같이 비아 부분(VP), 패드 부분(PP) 및 라인 부분(LP)을 포함할 수 있다. 평면적 관점에서 상기 1층 하부 신호 배선들(RT1(S))의 라인 부분들(LP)은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)을 가로지를 수 있다. 상기 1층 하부 신호 배선들(RT1(S))의 라인 부분들(LP)은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 직교할 수 있다.
일 예로, 평면적 관점에서 상기 1층 하부 신호 배선들(RT1(S)) 중에 하나의 라인 부분(LP)은 도 3a처럼 제1 반도체 장치(CH1)의 제2 측벽(SW2)과 제1 각도(θ1)를 이룰 수 있다. 상기 제1 각도(θ1)는 바람직하게는 85°~95°일 수 있다. 이로써 상기 제1 반도체 장치(CH1)와 상기 제1 몰드막(MD1)간의 물성 차이에 따른 크랙(crack)을 방지하거나 최소화할 수 있다.
상기 1층 하부 보강 패턴들(RT1(F))은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4) 및 모서리들(CC1~CC4)과 중첩될 수 있다. 상기 1층 하부 보강 패턴들(RT1(F))은 각각 상기 제1 반도체 장치(CH1) 및 상기 제1 몰드막(MD1)과 동시에 중첩될 수 있다. 또한 상기 1층 하부 보강 패턴들(RT1(F))은 각각 상기 연결 기판(900)과 중첩될 수 있다. 평면적 관점에서 상기 1층 하부 보강 패턴들(RT1(F))의 일부 측벽들은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 직교할 수 있다.
일 예로, 평면적 관점에서 상기 1층 하부 보강 패턴들(RT1(F)) 중에 제2 1층 하부 보강 패턴들(RT1(F)_2)의 측벽(RT1SW)은 도 3a처럼 제1 반도체 장치(CH1)의 제2 측벽(SW2)과 제2 각도(θ2)를 이룰 수 있다. 상기 제2 각도(θ2)는 바람직하게는 85°~95°일 수 있다. 이로써 상기 제1 반도체 장치(CH1)와 상기 제1 몰드막(MD1)간의 물성 차이에 따른 크랙(crack)을 방지하거나 최소화할 수 있다.
상기 1층 하부 보강 패턴들(RT1(F)) 각각의 면적은 상기 1층 하부 신호 배선들(RT1(S)) 각각의 면적보다 클 수 있다.
상기 1층 하부 보강 패턴들(RT1(F)) 각각은 적어도 두 개의 하부 본딩 패드들(BP)과 동시에 중첩될 수 있다. 상기 1층 하부 보강 패턴들(RT1(F)) 각각은 적어도 두 개의 외부 연결 단자들(300)과 동시에 중첩될 수 있다. 하부 본딩 패드들(BP)과 동시에 중첩될 수 있다. 상기 1층 하부 보강 패턴들(RT1(F))은 각각 적어도 하나의 제1 하부 본딩 패드(BP(1)) 및 적어도 하나의 제2 하부 본딩 패드(BP(2))와 동시에 중첩될 수 있다. 상기 하부 본딩 패드들(BP)은 상기 제1 반도체 장치(CH1)과 중첩되는 제1 하부 본딩 패드들(BP(1))과 상기 연결 기판(900)과 중첩되는 제2 하부 본딩 패드들(BP(2))을 포함할 수 있다.
상기 1층 하부 보강 패턴들(RT1(F))에 의해 상기 제1 반도체 장치(CH1)와 제1 몰드막(MD1) 사이 또는 상기 제1 반도체 장치(CH1)와 상기 연결 기판(900) 사이에서 크랙이 발생하는 것을 방지할 수 있다. 이로써 반도체 패키지(1000)의 신뢰성과 내구성을 향상시킬 수 있다.
일 예로써 도 1a를 참조하면, 상기 1층 하부 보강 패턴들(RT1(F))은 형태가 서로 다른 제1 내지 제7 1층 하부 보강 패턴들(RT1(F)_1~RT1(F)_7)을 포함할 수 있다. 상기 제1 1층 하부 보강 패턴들(RT1(F)_1)은 예를 들면 4개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 정사각형에 가까운 형태를 가질 수 있다. 상기 제2 1층 하부 보강 패턴들(RT1(F)_2)은 예를 들면 2개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 직사각형에 가까운 형태를 가질 수 있다. 상기 제3 1층 하부 보강 패턴들(RT1(F)_3)은 예를 들면 8개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 'L'자 형태를 가질 수 있다. 상기 제4 1층 하부 보강 패턴들(RT1(F)_4)은 예를 들면 8개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 직사각형 형태를 가질 수 있다. 상기 제5 1층 하부 보강 패턴들(RT1(F)_5)은 예를 들면 7개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 'L'자 형태를 가질 수 있다. 상기 제6 1층 하부 보강 패턴들(RT1(F)_6)은 예를 들면 6개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 직사각형 형태를 가질 수 있다. 상기 제7 1층 하부 보강 패턴들(RT1(F)_7)은 예를 들면 10개의 하부 본딩 패드들(BP)과 중첩될 수 있으며 평면적으로 'T'자 형태를 가질 수 있다.
상기 1층 하부 보강 패턴들(RT1(F))의 형태와 배치는 도 1a에 한정되지 않고 다양할 수 있다. 일 예에 있어서, 상기 제1 내지 제7 1층 하부 보강 패턴들(RT1(F)_1~RT1(F)_7) 중 선택되는 한 종류의 것(예를 들어, 제2 1층 하부 보강 패턴들(RT1(F)_2))이 복수개로 제1 재배선 기판(RD1) 내에 배치되며 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 중첩되도록 배치될 수 있다. 또는 다른 예에 있어서, 상기 제1 내지 제7 1층 하부 보강 패턴들(RT1(F)_1~RT1(F)_7) 중 선택되는 두 종류의 것들(예를 들어, 제1 1층 하부 보강 패턴들(RT(F)_1)과 제2 1층 하부 보강 패턴들(RT1(F)_2))이 복수개로 제1 재배선 기판(RD1) 내에 배치되며 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 중첩되도록 배치될 수 있다. 또 다른 예에 있어서, 상기 제1 내지 제7 1층 하부 보강 패턴들(RT1(F)_1~RT1(F)_7) 중 세 가지 이상의 종류들이 선택될 수도 있다.
도 3a를 참조하면, 상기 1층 하부 보강 패턴들(RT1(F)) 중에 상기 제2 1층 하부 보강 패턴(RT1(F)_2)이 가장 작은 크기를 가질 수 있다. 상기 하부 본딩 패드들(BP)은 각각 예를 들면 제1 방향(X1)으로 제1 폭(W1)을 가질 수 있다. 상기 제2 1층 하부 보강 패턴(RT1(F)_2)은 상기 제1 방향(X1)으로 제2 폭(W2)을 가질 수 있다. 상기 제2 1층 하부 보강 패턴(RT1(F)_2)의 제2 폭(W2)은 제2 방향(X2)을 따라 일정할 수 있다. 상기 제1 반도체 장치(CH1)의 제2 측벽(SW2) 상에서도 상기 제2 1층 하부 보강 패턴(RT1(F)_2)은 상기 제1 방향(X1)으로 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)과 같거나 보다 클 수 있다. 상기 1층 하부 신호 배선(RT1(S))의 라인 부분(LP)은 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제 1 폭(W1) 및 상기 제2 폭(W2) 보다 작을 수 있다. 바람직하게는 제2 폭(W2)은 250㎛~1300㎛일 수 있다. 상기 제3 폭(W3)은 상기 제2 폭(W2)의 1/25~1/200일 수 있다. 바람직하게는 상기 제3 폭(W3)은 4㎛~10㎛이다. 상기 제2 1층 하부 보강 패턴(RT1(F)_2)을 제외한 다른 1층 하부 보강 패턴들(RT1(F))의 폭들은 상기 제2 폭(W2) 이상일 수 있으며, 일 예로 상기 제2 폭(W2)의 양의 정수 배에 해당할 수 있다.
상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4) 상에서 상기 1층 하부 보강 패턴들(RT1(F))의 폭(W2)이 하부 본딩 패드(BP)의 폭(W1) 보다 크며, 1층 하부 신호 배선(RT1(S))의 라인 부분(LP)의 폭의 수십~수백 배에 해당하여, 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)에 인접한 반도체 패키지(1000)의 크랙을 방지하기에 매우 효과적이다.
상기 모서리들(CC1~CC4)과 중첩되는 하부 보강 패턴들(RT1(F))은 상기 제2 1층 하부 보강 패턴(RT1(F)_2) 보다 넓은 면적을 가질 수 있다. 이로써 물리적/열적 스트레스에 가장 취약한 상기 모서리들(CC1~CC4)에 인접한 곳에서 크랙을 보다 효과적으로 방지할 수 있다.
상기 1층 하부 보강 패턴들(RT1(F))은 반도체 패키지(1000)의 최외곽에 위치할수록 보강 효과가 좋다. 즉, 상기 1층 하부 보강 패턴들(RT1(F))은 제1 내지 제3 재배선 패턴들(RT1~RT3) 중에 가장 낮은 제1 재배선 패턴들(RT1)과 동일한 레벨인 제1 하부층(B1)에 위치할 수 있다.
도 3b를 참조하면, 확산방지막(BM)을 포함한 1층 하부 신호 배선(RT1(S))은 제1 두께(T1)를 가질 수 있다. 확산방지막(BM)을 포함한 1층 하부 보강 패턴(RT1(F))은 제2 두께(T2)를 가질 수 있다. 1층 하부 보강 패턴(RT1(F))과 1층 하부 신호 배선(RT1(S))은 도금 공정으로 형성될 수 있다. 상기 제2 두께(T2)는 상기 제1 두께(T1)와 같을 수 있다. 또는 상기 도금 공정에서 1층 하부 보강 패턴(RT1(F))의 면적이 1층 하부 신호 배선(RT1(S))의 면적보다 크기에, 로딩 효과에 의하여 상기 제2 두께(T2)가 상기 제1 두께(T1) 보다 작게 형성될 수 있다. 또는 보강력 강화를 위하여 상기 제2 두께(T2)는 상기 제1 두께(T1) 보다 크게 되도록 1층 하부 보강 패턴(RT1(F))과 1층 하부 신호 배선(RT1(S))을 형성할 수 있다. 상기 제1 두께(T1)는 제2 재배선 절연막(IL2)의 하면으로부터 상기 1층 하부 신호 배선(RT1(S))의 하면까지의 제 1 거리로 명명될 수 있다. 상기 제2 두께(T2)는 제2 재배선 절연막(IL2)의 하면으로부터 상기 1층 하부 보강 패턴(RT1(F))의 하면까지의 제 2 거리로 명명될 수 있다.
1층 하부 보강 패턴(RT1(F))은 상기 1층 하부 신호 배선(RT1(S))과 동일한 물질을 포함할 수 있다. 이 경우, 1층 하부 보강 패턴(RT1(F))과 상기 1층 하부 신호 배선(RT1(S))은 동시에 형성될 수 있어 공정을 단순화할 수 있다.
또는 1층 하부 보강 패턴(RT1(F))은 상기 1층 하부 신호 배선(RT1(S))과 다른 물질로 형성될 수 있다. 즉, 보강력 강화를 위하여 1층 하부 보강 패턴(RT1(F))을 구성하는 물질은 상기 1층 하부 신호 배선(RT1(S))을 구성하는 물질보다 강성이 클 수 있다. 예를 들면 1층 하부 보강 패턴(RT1(F))은 텅스텐이나 티타늄을 포함할 수 있다. 상기 1층 하부 신호 배선(RT1(S))은 1층 하부 보강 패턴(RT1(F))을 구성하는 물질보다 전기 저항이 작은 물질을 포함할 수 있다. 예를 들면 상기 1층 하부 신호 배선(RT1(S))은 구리를 포함할 수 있다.
또는, 1층 하부 보강 패턴(RT1(F))과 상기 1층 하부 신호 배선(RT1(S))이 같은 물질을 포함하더라도, 1층 하부 보강 패턴(RT1(F))의 밀도가 1층 하부 신호 배선(RT1(S))의 밀도보다 커서 결과적으로 1층 하부 보강 패턴(RT1(F))의 강성이 1층 하부 신호 배선(RT1(S))이 클 수 있다.
상기 1층 하부 보강 패턴들(RT1(F)) 중 적어도 일부에는 접지 전압 또는 전원 전압이 인가될 수 있다. 상기 1층 하부 신호 배선들(RT1(S))에는 데이터, 커멘드, 억세스와 같은 전기 신호가 인가될 수 있다. 상기 1층 하부 보강 패턴들(RT1(F)) 중 하나의 1층 하부 보강 패턴(RT1(F))와 접하는 하부 본딩 패드들(BP)에는 상기 하나의 1층 하부 보강 패턴(RT1(F))과 동일한 접지 전압 또는 전원전압이 인가될 수 있다. 또한 상기 하나의 1층 하부 보강 패턴(RT1(F))에 연결된 제 2 재배선 패턴(RT2) 또는 제3 재배선 패턴(RT3)에는 상기 하나의 1층 하부 보강 패턴(RT1(F))과 동일한 접지 전압 또는 전원전압이 인가될 수 있다. 바람직하게는 1층 하부 신호 배선(RT1(S))의 양측에 배치되는 1층 하부 보강 패턴들(RT1(F))에는 각각 접지 전압이 인가될 수 있다. 이로써 상기 1층 하부 보강 패턴들(RT1(F))이 전기적 차폐 역할을 하여 1층 하부 신호 배선(RT1(S))를 통한 신호 전달에 있어서 노이즈 발생 또는 속도 저하를 방지할 수 있다.
도 3b를 참조하면, 제 2 재배선 패턴(RT2)은 복수개의 2층 하부 신호 배선들(RT2(S))과 2층 접지 배선들(RT2(G1), RT2(G2))을 포함할 수 있다. 상기 2층 하부 신호 배선들(RT2(S))은 평면적 관점에서 도 1a의 1층 하부 신호 배선들(RT1(S))과 동일/유사한 형태를 가질 수 있다. 상기 2층 하부 신호 배선들(RT2(S))은 제1 2층 하부 신호 배선들(RT2(S)_1)과 제2 2층 하부 신호 배선(RT2(S)_2)을 포함할 수 있다. 바람직하게는 제2 2층 하부 신호 배선(RT2(S)_2)은 고속 신호 배선일 수 있고 제1 2층 하부 신호 배선들(RT2(S)_1)은 상대적으로 낮은 속도의 신호 배선일 수 있다. 상기 제2 2층 하부 신호 배선(RT2(S)_2)은 제1 2층 접지 배선(RT2(G1))과 제2 2층 접지 배선(RT2(G2)) 사이에 배치될 수 있다. 2층 접지 배선들(RT2(G1), RT2(G2))은 상기 제2 2층 하부 신호 배선(RT2(S)_2)의 전기적 차폐 역할을 하여 상기 제2 2층 하부 신호 배선(RT2(S)_2)을 통한 신호 전달에 있어서 노이즈 발생 또는 속도 저하를 방지할 수 있다. 이로써 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1b 및 도 2a를 참조하면, 상기 제2 재배선 기판(RD2)에서 상기 제7 재배선 패턴(RT7)은 1층 (또는 최상위) 상부 보강 패턴들(RT7(F))과 1층 (또는 최상위) 상부 신호 배선들(RT7(S))을 포함할 수 있다.
상기 1층 상부 신호 배선들(RT7(S))은 위에서 설명한 바와 같이 비아 부분(VP), 패드 부분(PP) 및 라인 부분(LP)을 포함할 수 있다. 평면적 관점에서 상기 1층 상부 신호 배선들(RT7(S))의 라인 부분들(LP)은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)을 가로지를 수 있다. 상기 1층 상부 신호 배선들(RT7(S))의 라인 부분들(LP)은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 직교할 수 있다. 이로써 상기 제1 반도체 장치(CH1)와 상기 제1 몰드막(MD1)간의 물성 차이에 따른 크랙(crack)을 방지하거나 최소화할 수 있다.
상기 1층 상부 보강 패턴들(RT7(F))은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4) 및 모서리들(CC1~CC4)과 중첩될 수 있다. 상기 1층 상부 보강 패턴들(RT7(F))은 각각 상기 제1 반도체 장치(CH1) 및 상기 제1 몰드막(MD1)과 동시에 중첩될 수 있다. 또한 상기 1층 상부 보강 패턴들(RT7(F))은 각각 상기 연결 기판(900)과 중첩될 수 있다. 평면적 관점에서 상기 1층 상부 보강 패턴들(RT7(F))의 일부 측벽들은 상기 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 직교할 수 있다. 상기 1층 상부 보강 패턴들(RT7(F)) 각각의 면적은 상기 1층 상부 신호 배선들(RT7(S)) 각각의 면적보다 클 수 있다. 상기 1층 상부 보강 패턴들(RT7(F))은 각각 적어도 두 개의 상부 패드 홀들(H1)과 중첩될 수 있다.
상기 1층 상부 보강 패턴들(RT7(F))에 의해 상기 제1 반도체 장치(CH1)와 제1 몰드막(MD1) 사이 또는 상기 제1 반도체 장치(CH1)와 상기 연결 기판(900) 사이에서 크랙이 발생하는 것을 방지할 수 있다.
일 예로써, 도 1b를 참조하면, 상기 1층 상부 보강 패턴들(RT7(F))은 형태가 서로 다른 제1 내지 제4 1층 상부 보강 패턴들(RT7(F)_1~RT7(F)_4)을 포함할 수 있다. 상기 제1 1층 상부 보강 패턴들(RT7(F)_1)은 예를 들면 6개의 상부 패드 홀들(H1)과 중첩될 수 있으며 평면적으로 직사각형에 가까운 형태를 가질 수 있다. 상기 제2 1층 상부 보강 패턴들(RT7(F)_2)은 예를 들면 4개의 상부 패드 홀들(H1)과 중첩될 수 있으며 평면적으로 정사각형에 가까운 형태를 가질 수 있다. 상기 제3 1층 상부 보강 패턴들(RT7(F)_3)은 예를 들면 2개의 상부 패드 홀들(H1)과 중첩될 수 있으며 평면적으로 직사각형에 가까운 형태를 가질 수 있다. 상기 제4 1층 상부 보강 패턴들(RT7(F)_4)은 예를 들면 3개의 상부 패드 홀들(H1)과 중첩될 수 있으며 평면적으로 'L'자 형태를 가질 수 있다. 상기 1층 상부 보강 패턴들(RT7(F))의 형태와 배치는 도 1b에 한정되지 않고 1층 하부 보강 패턴들(RT1(F))처럼 다양할 수 있다.
상기 1층 상부 보강 패턴들(RT7(F))의 폭은 도 3a의 1층 하부 보강 패턴들(RT1(F))의 제2 폭(W2)과 같거나 보다 클 수 있다. 상기 1층 상부 보강 패턴들(RT7(F))의 폭은 상기 제2 폭(W2)의 양의 정수 배일 수 있다.
상기 모서리들(CC1~CC4)과 중첩되는 1층 상부 보강 패턴들(RT7(F))은 상기 제3 1층 상부 보강 패턴들(RT7(F)_3) 보다 넓은 면적을 가질 수 있다. 이로써 물리적/열적 스트레스에 가장 취약한 상기 모서리들(CC1~CC4)에 인접한 곳에서 크랙을 보다 효과적으로 방지할 수 있다.
상기 1층 상부 보강 패턴들(RT7(F))은 반도체 패키지(1000)의 최외곽에 위치할수록 보강 효과가 좋다. 즉, 상기 11층 상부 보강 패턴들(RT7(F))은 제5 내지 제7 재배선 패턴들(RT5~RT7) 중에 가장 높은 제7 재배선 패턴들(RT7)과 동일한 레벨인 제1 상부층(F1)에 위치할 수 있다.
그 외의 1층 상부 보강 패턴들(RT7(F))은 상기 1층 하부 보강 패턴들(RT1(F))과 동일한 물질과 두께를 가질 수 있다. 상부 보강 패턴들(RT7(F))에 인가되는 전압도 하부 보강 패턴들(RT1(F))처럼 접지 전압 또는 전원 전압일 수 있다. 1층 상부 신호 배선(RT7(S))의 양 옆에 상부 보강 패턴들(RT7(F))이 배치되고 상기 상부 보강 패턴들(RT7(F))에 접지 전압을 인가하여 1층 상부 신호 배선(RT7(S))의 전기적 차폐 역할을 하도록 할 수 있다.
도 4는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 4를 참조하면, 본 예에 따른 반도체 패키지(1001)에서는 제2 재배선 패턴들(RT2)이 2층 하부 보강 패턴들(RT2(F))을 더 포함할 수 있다. 상기 2층 하부 보강 패턴들(RT2(F))의 평면 형태, 위치, 두께, 물질 등은 도 1a의 1층 하부 보강 패턴들(RT1(F))과 동일/유사할 수 있다. 상기 2층 하부 보강 패턴들(RT2(F))은 제1 반도체 장치(CH1)의 측벽들(SW1~SW4)과 중첩될 수 있다. 상기 2층 하부 보강 패턴들(RT2(F))은 1층 하부 보강 패턴들(RT1(F))과 중첩될 수 있다. 또한 제 6 재배선 패턴들(RT6)은 2층 상부 보강 패턴들(RT6(F))을 더 포함할 수 있다. 2층 상부 보강 패턴들(RT6(F))의 평면 형태, 위치, 두께, 물질 등은 도 1b의 1층 상부 보강 패턴들(RT7(F))과 동일/유사할 수 있다. 2층 상부 보강 패턴들(RT6(F))은 1층 상부 보강 패턴들(RT7(F))과 중첩될 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 5는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 5를 참조하면, 본 예에 따른 반도체 패키지(1002)에서는 제2 재배선 기판(RD2)이 도 2a의 1층 상부 보강 패턴들(RT7(F))을 포함하지 않고 배제할 수 있다. 상기 반도체 패키지(1002)는 1층 하부 보강 패턴들(RT1(F))만을 포함할 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 6은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 6을 참조하면, 본 예에 따른 반도체 패키지(1003)에서는 제2 재배선 기판(RD2)이 도 2a의 1층 하부 보강 패턴들(RT1(F))을 포함하지 않고 배제할 수 있다. 상기 반도체 패키지(1003)은 1층 상부 보강 패턴들(RT7(F))만을 포함할 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 7을 참조하면, 본 예에 따른 반도체 패키지(1004)는 칩 라스트(Chip last)형 팬아웃 패넬 레벨 패키지(Fan-out Panel Level Package, FOPLP) 형태를 가질 수 있다. 상기 반도체 패키지(1004)에서는 제1 재배선 기판(RD1)에서 제1 재배선 절연막(IL1) 내에 하부 본딩 패드들(BP)이 배치될 수 있다. 제1 재배선 절연막(IL1)과 제2 재배선 절연막(IL2) 사이에 제1 재배선 패턴들(RT1)이 배치되며 제1 재배선 패턴들(RT1)의 비아 부분들(VP)이 상기 제1 재배선 절연막(IL1)을 관통하여 하부 본딩 패드들(BP)과 접할 수 있다. 제2 재배선 절연막(IL2)과 제3 재배선 절연막(IL3) 사이에 제2 재배선 패턴들(RT2)이 배치되며 제2 재배선 패턴들(RT2)의 비아 부분들(VP)이 상기 제2 재배선 절연막(IL2)을 관통하여 제1 재배선 패턴들(RT1)과 접할 수 있다.
제3 재배선 절연막(IL3)과 제4 재배선 절연막(IL4) 사이에 제3 재배선 패턴들(RT3)이 배치되며 제3 재배선 패턴들(RT3)의 비아 부분들(VP)이 상기 제3 재배선 절연막(IL3)을 관통하여 제2 재배선 패턴들(RT2)과 접할 수 있다. 제4 재배선 절연막(IL4) 상에 제4 재배선 패턴들(RT4)이 배치되며 제4 재배선 패턴들(RT4)의 비아 부분들(VP)이 상기 제4 재배선 절연막(IL4)을 관통하여 제3 재배선 패턴들(RT3)과 접할 수 있다. 상기 제1 내지 제 4 재배선 패턴들(RT1~RT4)의 비아 부분들(VP)은 위에서 아래로 갈수록 폭이 좁아질 수 있다.
제1 반도체 장치(CH1)의 칩 패드들(50)은 제1 내부 연결 단자들(100)에 의해 제4 재배선 패턴들(RT4)의 일부와 연결될 수 있다. 연결 기판(900)의 연결 패드(921)는 제2 내부 연결 단자들(200)에 의해 제4 재배선 패턴들(RT4)의 다른 일부와 연결될 수 있다. 제1 내부 연결 단자들(100)과 제2 내부 연결 단자들(200)은 각각 솔더볼, 도전 범프, 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 제1 내부 연결 단자들(100)과 제2 내부 연결 단자들(200)은 각각 구리, 주석, 납, 은, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
제1 반도체 장치(CH1)는 상기 제1 재배선 기판(RD1)과 이격되며 이들 사이에 제 1 언더필막(UF1)이 개재될 수 있다. 연결 기판(900)은 상기 제1 재배선 기판(RD1)과 이격되며 이들 사이에 제 2 언더필막(UF2)이 개재될 수 있다. 상기 제 1 언더필막(UF1)과 제 2 언더필막(UF2)은 에폭시 수지를 포함할 수 있다. 상기 제 1 언더필막(UF1)과 제 2 언더필막(UF2)은 무기 또는 유기 필러를 더 포함할 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 8을 참조하면, 본 예에 따른 반도체 패키지(1005)는 칩 퍼스트(Chip first)형 팬아웃 웨이퍼 레벨 패키지(Fan-out Wafer Level Package, FOWLP) 형태를 가질 수 있다. 상기 반도체 패키지(1005)는 도 2a 및 도 2b의 연결 기판(900)을 포함하지 않는다. 제1 반도체 장치(CH1)의 양 옆에서 제1 재배선 기판(RD1) 상에 제3 재배선 패턴들(RT3)과 접하는 연결 패드들(402)가 배치될 수 있다. 상기 연결 패드들(402) 상에는 도전 기둥들(400)이 배치될 수 있다. 상기 도전 기둥들(400)은 제 1 몰드막(MD1)을 관통하여 제1 재배선 기판(RD1)과 제2 재배선 기판(RD2)을 연결할 수 있다. 상기 연결 패드들(402)과 도전 기둥들(400)은 각각 구리, 주석, 납, 은, 알루미늄, 금, 니켈과 같은 금속을 포함할 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 패키지(1006)에서는 도 8의 상태에서 제1 재배선 기판(RD1) 상에 제1 반도체 장치(CH1)와 제2 반도체 장치(CH2)가 옆으로 나란히 실장될 수 있다. 상기 제2 반도체 장치(CH2)은 상기 제1 반도체 장치(CH1)과 동일하거나 다를 수 있다. 예를 들면 상기 제2 반도체 장치(CH2)은 CIS(CMOS imaging sensor) 등과 같은 이미지 센서 칩, 플래시 메모리 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩, HMC(hybrid memory cubic) 칩 등과 같은 메모리 소자 칩, MEMS(microelectromechanical system) 소자 칩, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩 중에서 선택되는 하나일 수 있다.
1층 하부 보강 패턴(RT1(F))은 제1 반도체 장치(CH1)와 제2 반도체 장치(CH2) 사이의 영역(GAP)과도 중첩될 수 있다. 1층 하부 보강 패턴(RT1(F))은 제1 반도체 장치(CH1), 제2 반도체 장치(CH2) 및 이들 사이의 제1 몰드막(MD1)과 동시에 중첩될 수 있다. 상기 영역(GAP)과 중첩되는 1층 하부 보강 패턴(RT1(F))은 복수개의 하부 본딩 패드들(BP)과 접할 수 있다.
1층 상부 보강 패턴(RT7(F))은 제1 반도체 장치(CH1)와 제2 반도체 장치(CH2) 사이의 영역(GAP)과도 중첩될 수 있다. 1층 상부 보강 패턴(RT7(F))은 제1 반도체 장치(CH1), 제2 반도체 장치(CH2) 및 이들 사이의 제1 몰드막(MD1)과 동시에 중첩될 수 있다. 상기 영역(GAP)과 중첩되는 1층 상부 보강 패턴(RT7(F))은 복수개의 상부 패드 홀들(H1)에 의해 노출될 수 있다.
그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 1층 하부 보강 패턴(RT1(F))과 상기 1층 상부 보강 패턴(RT7(F))은 제1 반도체 장치(CH1)와 제2 반도체 장치(CH2) 사이의 크랙을 방지할 수 있다.
도 10은 본 발명의 실시예들에 따라 도 1a 및 도 1b를 B-B'선으로 자른 단면도이다.
도 10 참조하면, 본 예에 따른 반도체 패키지(2000)은 도 2b의 반도체 패키지(1000) 상에 상부 반도체 패키지(1100)이 실장된 패키지 온 패키지 구조를 가질 수 있다. 상기 상부 반도체 패키지(1100)는 내부 연결 단자들(500)에 의해 상기 반도체 패키지(1000)의 제7 재배선 패턴들(RT7)에 전기적으로 연결될 수 있다. 상기 상부 반도체 패키지(1100)는 상부 패키지 기판(502)와 이 위에 실장된 제2 반도체 장치(CH2) 및 이를 덮는 제2 몰드막(MD2)을 포함할 수 있다. 상기 상부 패키지 기판(502)은 예를 들면 양면 또는 다층 인쇄회로 기판일 수 있다. 상기 상부 패키지 기판(502)의 상면에는 상부 도전 패드들(504)이 배치되고 상기 상부 패키지 기판(502)의 하면에는 하부 도전 패드들(506)이 배치될 수 있다. 상기 제2 반도체 장치(CH2)는 상기 상부 패키지 기판(502)에 접착막(510)을 개재하여 본딩될 수 있다. 상기 제2 반도체 장치(CH2)의 상부면에는 제2 칩 패드들(512)가 배치될 수 있다. 상기 제2 반도체 장치(CH2)는 와이어들(514)에 의해 상기 상부 패키지 기판(502)에 연결될 수 있다. 그 외의 구성은 도 1a 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다. 본 예에 있어서, 하부 반도체 패키지로 도 2b의 반도체 패키지(1000)를 사용하였으나, 도 4 내지 도 9의 반도체 패키지들(1001~10006) 중 어느 하나로 대체 가능하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1a 내지 도 10의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 제 1 재배선 기판 상에 배치되며 제1 측벽을 가지는 반도체 장치; 및
    상기 반도체 장치와 상기 제1 재배선 기판을 덮는 몰드막을 포함하되,
    상기 제1 재배선 기판은:
    제1 재배선 절연막;
    상기 제1 재배선 절연막 상에 배치되며 상기 반도체 장치 및 상기 몰드막과 동시에 중첩되는 제1 보강 패턴; 및
    상기 제1 재배선 절연막을 관통하여 상기 제1 보강 패턴과 접하는 제1 본딩 패드와 제2 본딩 패드를 포함하되,
    상기 제1 방향과 직교하는 제2 방향으로 상기 제1 본딩 패드는 제1 폭을 가지고,
    평면적 관점에서, 상기 제1 측벽 아래에서 상기 제1 보강 패턴은 상기 제2 방향으로 상기 제1 폭보다 큰 제2 폭을 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 보강 패턴에는 접지 전압 또는 전원 전압이 인가되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2 폭은 250㎛~1300㎛을 가지는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 본딩 패드는 상기 반도체 장치와 중첩되고 상기 제2 본딩 패드는 상기 몰드막과 중첩되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 재배선 절연막 상에 위치하며 상기 제1 보강 패턴과 상기 제2 방향으로 이격되는 제2 보강 패턴; 및
    상기 제1 재배선 절연막 상에 위치하며 상기 제1 보강 패턴과 상기 제2 보강 패턴 사이에 배치되는 제1 신호 배선을 포함하되,
    상기 제1 신호 배선과 상기 제2 보강 패턴은 각각 평면적 관점에서 상기 제1 측벽을 가로지르고,
    상기 제1 신호 배선은 상기 제2 방향으로 제3 폭을 가지고,
    상기 제3 폭은 상기 제1 폭보다 작은 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제3 폭은 상기 제2 폭의 1/25~1/200인 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제3 폭은 4㎛~10㎛인 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 제1 보강 패턴과 상기 제2 보강 패턴에는 각각 접지 전압이 인가되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 재배선 기판 아래에 배치되는 외부 연결 수단들을 더 포함하되,
    상기 제1 보강 패턴은 평면적 관점에서 적어도 두 개의 외부 연결 수단들과 동시에 중첩되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 보강 패턴은 평면적 관점에서 정사각형, 직사각형, 'L'자 형 또는 'T'자 형태를 가지는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 반도체 장치는 제1 모서리를 가지며,
    상기 제1 재배선 기판은 상기 제1 재배선 절연막 상에 배치되는 제2 보강 패턴을 더 포함하되,
    상기 제2 보강 패턴은 상기 제1 모서리와 중첩되며,
    상기 제2 보강 패턴의 면적은 상기 제1 보강 패턴의 면적보다 큰 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 제1 재배선 절연막 상에 위치하며 상기 제1 보강 패턴과 이격되는 제1 신호 배선을 포함하되,
    상기 제1 보강패턴을 구성하는 물질의 강성은 상기 제1 신호 배선을 구성하는 물질의 강성보다 큰 반도체 패키지.
  13. 제1 항에 있어서,
    상기 제1 재배선 기판 상에 배치되며 상기 반도체 장치가 삽입되는 캐버티를 가지는 연결 기판을 더 포함하되,
    상기 제1 보강 패턴은 상기 연결 기판과 중첩되는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 몰드막 상에 배치되며 상기 제1 재배선 기판과 연결되는 제2 재배선 기판을 더 포함하되,
    상기 제2 재배선 기판은:
    상기 몰드막 상의 제2 재배선 절연막;
    상기 제2 재배선 절연막 상에 배치되는 제2 보강 패턴; 및
    상기 제2 보강 패턴과 상기 제2 재배선 절연막을 덮는 제3 재배선 절연막을 포함하되,
    상기 제2 보강 패턴은 상기 제1 반도체 장치 및 상기 몰드막과 동시에 중첩되며,
    상기 제3 재배선 절연막은 상기 제2 보강 패턴을 노출시키는 복수개의 구멍들을 가지는 반도체 패키지.
  15. 제 1 재배선 기판 상에 배치되며 캐버티를 가지는 연결 기판;
    상기 캐버티 안에 삽입되며 상기 제1 재배선 기판에 실장되며 제1 측벽을 가지는 반도체 장치;
    상기 연결 기판과 상기 반도체 장치를 덮는 몰드막; 및
    상기 몰드막 상의 제2 재배선 기판을 포함하되,
    상기 제 1 재배선 기판은:
    차례로 적층된 제1 재배선 절연막들;
    상기 제1 재배선 절연막들 중에 가장 아래에 배치되는 최하위 제1 재배선 절연막 위에 배치되는 제1 보강 패턴; 및
    상기 최하위 제1 재배선 절연막을 관통하여 상기 제1 보강 패턴과 접하는 제1 본딩 패드와 제2 본딩 패드를 포함하되,
    상기 제1 보강 패턴은 상기 반도체 장치와 상기 연결 기판과 동시에 중첩되고,
    상기 제1 본딩 패드는 상기 반도체 장치 아래에 배치되고,
    상기 제2 본딩 패드는 상기 연결 기판 아래에 배치되고,
    상기 제1 보강 패턴은 상기 제1 측벽 아래에서 250㎛~1300㎛의 폭을 가지는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제2 재배선 기판은:
    차례로 적층된 제2 재배선 절연막들; 및
    상기 제2 재배선 절연막들 중에 가장 위에 배치되는 최상위 제2 재배선 절연막 아래에 배치되는 제2 보강 패턴을 포함하되,
    상기 제2 보강 패턴은 상기 반도체 장치와 상기 연결 기판과 동시에 중첩되고,
    상기 최상위 제2 재배선 절연막은 상기 제2 보강 패턴을 노출시키는 복수개의 구멍들을 가지는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제 1 재배선 기판은:
    상기 최하위 제1 재배선 절연막 위에 배치되며 상기 제1 보강 패턴과 이격되는 제2 보강 패턴; 및
    상기 제1 보강 패턴과 상기 제2 보강 패턴 사이에 배치되는 신호 패턴을 더 포함하되,
    상기 제1 보강 패턴과 상기 제2 보강 패턴에는 접지 전압이 인가되는 반도체 패키지.
  18. 제 1 재배선 기판 상에 배치되며 반도체 장치; 및
    상기 반도체 장치와 상기 제1 재배선 기판을 덮는 몰드막을 포함하되,
    상기 제1 재배선 기판은:
    제1 재배선 절연막;
    상기 제1 재배선 절연막 상에 배치되며 서로 이격되는 제1 보강 패턴과 제2 보강 패턴; 및
    상기 제1 재배선 절연막 상에서 상기 제1 보강 패턴과 상기 제2 보강 패턴 사이의 신호 배선을 포함하되,
    상기 제1 보강 패턴과 상기 제2 보강 패턴 각각은 상기 반도체 장치 및 상기 몰드막과 동시에 중첩되고,
    상기 제1 보강 패턴과 상기 제2 보강 패턴에는 접지 전압이 인가되는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 반도체 장치는 제1 측벽을 가지고,
    상기 제1 보강 패턴, 상기 제2 보강 패턴 및 상기 신호 배선은 상기 제1 측벽을 가로지르며,
    상기 제1 보강 패턴과 상기 제2 보강 패턴의 면적들은 각각 상기 신호 배선의 면적보다 큰 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 반도체 장치는 제 1 측벽과 제 1 모서리를 가지고,
    상기 제1 보강 패턴은 상기 제1 모서리와 중첩되고,
    상기 제2 보강 패턴은 상기 제1 모서리와 이격되고,
    상기 제1 보강 패턴의 면적은 상기 제2 보강 패턴의 면적보다 큰 반도체 패키지.
KR1020210076837A 2021-06-14 2021-06-14 보강 패턴을 포함하는 반도체 패키지 KR20220167625A (ko)

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