KR20200143885A - 서포팅 기판을 포함한 스택 패키지 - Google Patents

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KR20200143885A
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die
semiconductor
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Abstract

스택 패키지는 제1 및 제2반도체 다이들을 지지하는 서포팅 기판을 포함한다. 서포팅 기판은 제1 및 제2접속 범프들에 의해 패키지 기판에 지지된다. 제1반도체 다이를 제1 및 제2접속 범프들에 전기적으로 연결시키는 재배선 패턴들이 서포팅 기판에 구비된다. 복수의 제2반도체 다이들은 본딩 와이어들에 의해 패키지 기판에 연결된다.

Description

서포팅 기판을 포함한 스택 패키지{Stack package including supporting substrate}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 반도체 다이들을 지지하는 서포팅 기판을 포함한 스택 패키지에 관한 것이다.
복수 개의 반도체 다이(semiconductor die)들을 내장시킨 반도체 패키지들이 시도되고 있다. 반도체 다이들이 서로 스택(stack)되어 반도체 패키지를 형성할 수 있다. 반도체 다이들과 패키지 기판을 전기적으로 연결하는 데 와이어 본딩(wire bonding) 방식이 사용되고 있다. 반도체 다이의 데이터 처리 양이 증가하면서, 보다 빠른 데이터 처리를 위해서 인풋아웃풋(I/O) 단자의 수량을 증가시키는 것이 요구되고 있다. 증가된 인풋아웃풋(I/O) 단자들을 패키지 기판과 연결하기 위한 다양한 시도들이 이루어지고 있다.
본 출원은 반도체 다이들을 지지하는 서포팅 기판(supporting substrate)을 포함한 스택 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판에 제1 및 제2접속 범프들에 의해 지지되는 서포팅 기판; 상기 서포팅 기판의 상기 패키지 기판에 마주보는 제1표면 아래에 배치된 제1반도체 다이; 상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제1접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제1재배선 패턴들; 상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제2접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제2재배선 패턴들; 상기 서포팅 기판의 상기 제1표면에 반대되는 제2표면 상에 스택된 제2반도체 다이들; 상기 제2반도체 다이들 상에 스택된 제3반도체 다이들; 상기 제2반도체 다이들에 연결된 제1본딩 와이어들; 및 상기 제3반도체 다이들에 연결된 제2본딩 와이어들;을 포함한 스택 패키지를 제시한다.
상기 패키지 기판은 상기 제1본딩 와이어들이 연결되는 제1와이어 본드 핑거들; 상기 제2본딩 와이어들이 연결되는 제2와이어 본드 핑거들; 상기 제1접속 범프들이 접속되는 제1범프 본드 핑거들; 및 상기 제2접속 범프들이 접속되는 제2범프 본드 핑거들;을 포함한다.
본 출원의 일 관점은, 패키지 기판; 상기 패키지 기판에 제1 및 제2접속 범프들에 의해 지지되는 서포팅 기판; 상기 서포팅 기판의 상기 패키지 기판에 마주보는 제1표면 아래에 배치된 제1반도체 다이; 상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제1접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제1재배선 패턴들; 상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제2접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제2재배선 패턴들; 상기 서포팅 기판의 상기 제1표면에 반대되는 제2표면 상에 스택된 제2반도체 다이들; 및 상기 제2반도체 다이들과 상기 패키지 기판을 연결하는 본딩 와이어들;을 포함하는 스택 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 다이들을 지지하는 서포팅 기판을 포함한 스택 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 스택 패키지의 단면 구조를 보여주는 개략적인 단면도이다.
도 2 및 도 3은 도 1의 스택 패키지의 일부 부분들을 확대 도시한 개략적인 단면도들이다.
도 4는 도 1의 스택 패키지의 와이어 본드 핑거, 접속 범프 및 다이 패드들의 배치를 개념적으로 보여주는 개략적인 평면도이다.
도 5는 도 4의 다이 패드들의 배치를 확대하여 보여주는 개략적인 평면도이다.
도 6은 도 4의 접속 범프 및 다이 패드들의 배치를 개념적으로 보여주는 개략적인 평면도이다.
도 7은 일 예에 따른 스택 패키지의 서포팅 기판의 에지 부분을 확대 도시한 개략적인 단면도이다.
도 8은 일 예에 따른 스택 패키지의 단면 구조를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 스택 패키지(10)의 단면 구조를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 일 실시예에 따른 스택 패키지(10)는 패키지 기판(100), 서포팅 기판(500), 제1반도체 다이(200), 및 복수의 제2반도체 다이(711)들을 포함하여 구성될 수 있다. 스택 패키지(10)는 서포팅 기판(500)에 배치된 제1 및 제2재배선 패턴들(401, 402)을 더 포함하여 구성될 수 있다. 스택 패키지(10)는 복수의 제1본딩 와이어(801)들 및 복수의 제2본딩 와이어(802)들을 더 포함할 수 있다.
제2반도체 다이(711)들이 서로 스택되어 제1스택(701)을 구성할 수 있다. 제1스택(701) 상에 복수의 제3반도체 다이(712)들이 더 스택될 수 있다. 제3반도체 다이(712)들이 서로 스택되어 제2스택(702)을 구성할 수 있다. 제2스택(702)은 제1스택(701) 상에 적층될 수 있다.
서포팅 기판(500)은 복수의 제1접속 범프(bump: 601)들 및 복수의 제2접속 범프(602)들에 의해서 패키지 기판(100)에 실장될 수 있다. 서포팅 기판(500)은 제1 및 제2접속 범프들(601, 602)에 의해서 지지될 수 있다. 복수의 제1 및 제2접속 범프(601, 602)들은 제1반도체 다이(200)와 수평 방향으로 각각 이격되도록 위치한다. 서포팅 기판(500)은 제1표면(501)과 이에 반대되는 제2표면(502)을 가지는 기판 형태의 부재일 수 있다. 서포팅 기판(500)은 제2반도체 다이(711)들 및 제3반도체 다이(712)들을 지지하는 지지 부재일 수 있다. 서포팅 기판(500)은 제1반도체 다이(200)가 부착되는 부재일 수 있다. 서포팅 기판(500)은 그 내부에 별도의 인터커넥트 구조 또는 도전 패턴들, 집적 회로 소자들이 배치되지 않은 기판일 수 있다. 서포팅 기판(500)은 실리콘 재질의 기판이거나 반도체 물질 또는 절연 물질의 기판일 수 있다. 서포팅 기판(500)은 그 상에 제2 및 제3반도체 다이들(711, 712)을 지지하기 위해서, 단단한(rigid) 재질의 기판으로 도입될 수 있다.
스택 패키지(10)는 패키지 기판(100)을 덮고, 서포팅 기판(500), 제1스택(701), 및 제2스택을 덮어 보호하는 밀봉층(encapsulating layer: 900)을 더 포함할 수 있다. 밀봉층(900)은 다양한 밀봉 물질로 형성될 수 있다. 예컨대, 밀봉층(900)은 에폭시몰딩재(EMC: Epoxy Molding Compound)와 같은 패키지 몰딩재로 형성될 수 있다.
패키지 기판(100)은 스택 패키지(10)를 외부 기기와 전기적으로 연결시키는 인터커넥트 구조(interconnect structure)를 포함할 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 구비될 수 있다. 패키지 기판(100)의 제1표면(101) 상에 서포팅 기판(500)이 배치되고, 제1표면(101)의 반대측 제2표면(102)에 외측 커넥터(outer connector: 109)들이 배치될 수 있다. 외측 커넥터(109)들은 외부 기기에 접속될 수 있는 부재, 예컨대 솔더 볼(solder ball)들을 포함할 수 있다.
패키지 기판(100)의 제1표면(101)에 제1와이어 본드 핑거(wire bond finger: 140)들과 제2와이어 본드 핑거(170)들이 배치될 수 있다. 제1와이어 본드 핑거(140)들과 제2와이어 본드 핑거(170)들은 패키지 기판(100)의 제1표면(101)에서 서로 반대측에 위치할 수 있다. 제1와이어 본드 핑거(140)들과 제2와이어 본드 핑거(170)들은 패키지 기판(100)의 양측 에지(edge) 부분에 각각 배치될 수 있다. 제1와이어 본드 핑거(140)들과 제2와이어 본드 핑거(170)들은 서포팅 기판(500)을 사이에 두고, 서로 반대측의 패키지 기판(100) 부분들에 각각 위치할 수 있다. 제1와이어 본드 핑거(140)들과 제2와이어 본드 핑거(170)들은, 서포팅 기판(500)에 중첩된 패키지 기판(100) 부분을 그들 사이에 두고, 서로 이격되도록 패키지 기판(100)의 제1표면(101)에 배치될 수 있다.
복수의 제1본딩 와이어(bonding wire: 801)들이 패키지 기판(100)의 제1와이어 본드 핑거(140)들 각각에 전기적으로 연결된다. 복수의 제2본딩 와이어(802)들이 패키지 기판(100)의 제2와이어 본드 핑거(170)들 각각에 전기적으로 연결된다. 제1본딩 와이어(801)들은 제1와이어 본드 핑거(140)들에 제1스택(701)의 제2반도체 다이(711)들을 전기적으로 연결시킨다. 제2본딩 와이어(802)들은 제2와이어 본드 핑거(170)들에 제2스택(702)의 제3반도체 다이(712)들을 전기적으로 연결시킨다. 제1본딩 와이어(801)들은 제2반도체 다이(711)들의 제1스택(701)을 사이에 두고 제2본딩 와이어(802)들과 서로 반대되는 위치에 배치된다.
제2반도체 다이(711)들은 제1계단 형상(701S)을 이루도록 서로 제1오프셋(offset) 스택된다. 예컨대, 제2반도체 다이(711)들은 제2와이어 본드 핑거(170)들이 배치된 위치를 향하는 제1오프셋 방향으로 일정 간격 오프셋되며 순차적으로 스택된다. 제2반도체 다이(711)들은 각각 제1본딩 와이어(801)가 접속 연결될 에지 부분들이 드러나도록 스택된다. 제2반도체 다이(711)는 서포팅 기판(500)에 제1접착층(721)에 의해 부착될 수 있다. 제2반도체 다이(711)들 사이에 또 다른 제1접착층들이 각각 도입될 수 있다.
제3반도체 다이(712)들은 제2계단 형상(702S)을 이루도록 서로 제2오프셋 스택된다. 예컨대, 제3반도체 다이(712)들은 제1와이어 본드 핑거(140)들이 배치된 위치를 향하는 제2오프셋 방향으로 일정 간격 오프셋되며 순차적으로 스택된다. 제2오프셋 방향은 제1오프셋 방향의 반대방향을 향할 수 있다. 제3반도체 다이(712)들은 각각 제2본딩 와이어(802)가 접속 연결될 에지 부분들이 드러나도록 스택된다. 제3반도체 다이(712)는 제2반도체 다이(711) 상에 제2접착층(722)에 의해 부착될 수 있다. 제3반도체 다이(712)들 사이에 또 다른 제2접착층들이 각각 도입될 수 있다.
제1본딩 와이어(801)는 제1서브 본딩 와이어(811)를 포함할 수 있다. 제1서브 본딩 와이어(811)는 패키지 기판(100)의 제1와이어 본드 핑거(140)를 제1스택(701)의 최하단의 제2반도체 다이(711B)와 전기적으로 연결시킬 수 있다. 최하단의 제2반도체 다이(711B)는 제1스택(701)의 제2반도체 다이(711)들 중 서포팅 기판(500)의 제2표면(502) 상에 최근하게 스택된 제2반도체 다이일 수 있다. 서포팅 기판(500)의 제2표면은 패키지 기판(100)에 마주보는 서포팅 기판(500)의 제1표면에 반대되는 표면이다. 제1본딩 와이어(801)는 제2반도체 다이(711)들을 서로 전기적으로 연결시키는 제2서브 본딩 와이어(821)들을 더 포함할 수 있다. 제1서브 본딩 와이어(811)는 제2서브 본딩 와이어(821)에 연결될 수 있다.
제2본딩 와이어(802)는 패키지 기판(100)의 제2와이어 본드 핑거(170)를 제3반도체 다이(712)들의 제2스택(702)에 전기적으로 연결시키고, 제3반도체 다이(712)들을 서로 전기적으로 연결시키도록 연장될 수 있다.
복수의 제1범프 본드 핑거(150)들 및 복수의 제2범프 본드 핑거(180)들이 패키지 기판(100)의 제1표면(101)에 배치된다. 제1범프 본드 핑거(150)들은 제1와이어 본드 핑거(140)들에 전기적으로 연결된다. 제1연결 배선(160)들이 패키지 기판(100)의 제1표면(101)에 배치된다. 제1연결 배선(160)들은 제1범프 본드 핑거(150)들을 각각 제1와이어 본드 핑거(140)들에 연결시킨다. 제2연결 배선(190)들이 패키지 기판(100)의 제1표면(101)에 배치된다. 제2연결 배선(190)들이 제2범프 본드 핑거(180)들을 각각 제2와이어 본드 핑거(170)들에 연결시킨다.
제1접속 범프(601)들이 제1범프 본드 핑거(150)들 각각에 전기적으로 접속되고 물리적 및 기계적으로 본딩(bonding)된다. 제2접속 범프(602)들이 제2범프 본드 핑거(180)들 각각에 전기적으로 접속되고 물리적 및 기계적으로 본딩된다. 제1접속 범프(601)들 및 제2접속 범프(602)들은 실질적으로 동일한 형태의 접속 부재로 형성될 수 있다. 예컨대, 제1 및 제2접속 범프(601, 602)는 범프 바디(bump body: 611)와 도전성 접착층(612)을 포함하여 구성될 수 있다. 범프 바디(611)는 구리(Cu)와 같은 금속 물질로 형성될 수 있고, 도전성 접착층(612)은 솔더층을 포함할 수 있다. 범프 바디(611)는 서포팅 기판(500)에 접속되고, 도전성 접착층(612)들은 패키지 기판(100)의 제1 및 제2범프 본드 핑거들(150, 180)에 연결된다.
제1접속 범프(601)들 및 제2접속 범프(602)들은 서포팅 기판(500)을 지지하고, 서포팅 기판(500)이 패키지 기판(100)의 제1표면(101)으로부터 일정 간격 이격되도록 한다. 제1반도체 다이(200)는 서포팅 기판(500)의 제1표면(501) 상에 배치된다. 제1반도체 다이(200)의 제2표면(202)이 패키지 기판(100)의 제1표면(101)을 마주보도록 제1반도체 다이(200)가 배치된다. 제1반도체 다이(200)의 제2표면(202)은 제1표면(201)에 반대되는 표면일 수 있다. 제1접속 범프(601)들 및 제2접속 범프(602)들은 서포팅 기판(500)을 리프팅(lifting)시켜, 서포팅 기판(500)과 패키지 기판(100) 사이의 공간에 제1반도체 다이(200)이 위치할 수 있도록 한다.
제1반도체 다이(200)의 제1표면(201)에 복수의 제1다이 패드(210)들 및 복수의 제2다이 패드(220)들이 배치된다. 제1 및 제2다이 패드들(210, 220)은 제1반도체 다이(200)에 전기적으로 접속하기 위한 접속 단자들일 수 있다. 제1반도체 다이(200)는 패키지 기판(100)의 제1와이어 본드 핑거(140)들과 제2와이어 본드 핑거(170)들 사이의 중앙 부분 상에 배치된다.
제1반도체 다이(200)는 제1스택(701)의 제2반도체 다이(711)들 및 제2스택(702)의 제3반도체 다이(712)들과 전기적으로 연결될 수 있다. 제1반도체 다이(200)는 제1스택(701)의 제2반도체 다이(711)들 및 제2스택(702)의 제3반도체 다이(712)들을 제어하는 콘트롤러(controller)를 포함하여 구비될 수 있다. 제1스택(701)의 제2반도체 다이(711)들 및 제2스택(702)의 제3반도체 다이(712)들은 데이터(data)를 저장하는 메모리 반도체 다이들일 수 있다. 제1스택(701)의 제2반도체 다이(711)들 및 제2스택(702)의 제3반도체 다이(712)들은 제1반도체 다이(200)에 데이터를 제공하거나 또는 제1반도체 다이(200)의 제어에 의해서 데이터를 저장하는 메모리 반도체 다이들일 수 있다. 제2반도체 다이(711)들 및 제3반도체 다이(712)들은 낸드 메모리(NAND memory) 다이일 수 있다.
도 2 및 도 3은 도 1의 스택 패키지(10)의 서포팅 기판(500)의 일부 부분들을 확대 도시한 개략적인 단면도들이다.
도 2 및 도 1을 함께 참조하면, 제1반도체 다이(200)의 제1다이 패드(210)들, 제1내측 범프(251)들, 제1재배선 패턴(401)들, 제1접속 범프(601)들, 패키지 기판(100)의 제1범프 본드 핑거(150)들, 제1연결 배선(160)들, 제1와이어 본드 핑거(140)들 및 제1본딩 와이어(801)들에 의해서, 제1반도체 다이(200)는 제1스택(701)의 제2반도체 다이(711)들과 전기적으로 연결될 수 있다. 이와 같이 제1재배선 패턴(401)들에서 제1본딩 와이어(801)들로 이어지는 신호 경로들은, 제2반도체 다이(711)들이 제1반도체 다이(200)와 신호를 교환하는 제1채널(channel)을 제공할 수 있다.
도 3 및 도 1을 함께 참조하면, 제1반도체 다이(200)의 제2다이 패드(220)들, 제2내측 범프(252)들, 제2재배선 패턴(402)들, 제2접속 범프(602)들, 패키지 기판(100)의 제2범프 본드 핑거(180)들, 제2연결 배선(190)들, 제2와이어 본드 핑거(170)들 및 제2본딩 와이어(802)들에 의해서, 제1반도체 다이(200)는 제2스택(701)의 제3반도체 다이(712)들과 전기적으로 연결될 수 있다. 이와 같이 제2재배선 패턴(402)들에서 제2본딩 와이어(802)들로 이어지는 신호 경로들은, 제3반도체 다이(712)들이 제1반도체 다이(200)와 신호를 교환하는 제2채널을 제공할 수 있다. 제1반도체 다이(200)는 제1 및 제2채널을 포함하는 복수의 채널들을 이용하여, 제2 및 제3반도체 다이들(711, 712)과 데이터 신호들을 교환할 수 있어, 스택 패키지(10)의 동작 속도를 향상시킬 수 있다.
도 2 및 도 1을 다시 참조하면, 제1재배선 패턴(401)들은 제1반도체 다이(200)를 제1접속 범프(601)들에 전기적으로 연결시킨다. 제1재배선 패턴(401)들은 서포팅 기판(500)의 제1표면(501) 아래에 배치된다. 제1재배선 패턴(401)들은 제1반도체 다이(200)에 일부 중첩되는 부분으로부터 연장되어 서포팅 기판(500) 아래에 배치된 제1접속 범프(601)들에 연결된다. 제1재배선 패턴(401)들은 금속으로 형성될 수 있다. 제1재배선 패턴(401)들은 구리나 알루미늄과 같은 금속으로 이루어진 층을 포함할 수 있다. 각각의 제1재배선 패턴(401)은 제1부분(411), 제1연장부(412) 및 제2부분(413)을 포함하는 도전 패턴으로 구성될 수 있다. 제1재배선 패턴(401)의 제1부분(411)은 제1접속 범프(601)가 접속되는 랜드(land)로 형성된다. 제1재배선 패턴(401)의 제1부분(411)은 서포팅 기판(500)의 제1표면(501)에 배치되고, 제1반도체 다이(200)와는 수평방향으로 일정 간격 이격되도록 위치한다. 제1재배선 패턴(401)의 제2부분(413)은 제1반도체 다이(200)의 제1다이 패드(210) 상에 중첩되며, 제1내측 범프(251)에 의해서 제1다이 패드(210)의 제1다이 패드(210)에 전기적으로 연결된다. 제1재배선 패턴(401)의 제1연장부(412)는 제1부분(411)을 제2부분(413)에 전기적으로 연결시키며, 라인(line) 형상을 갖는다.
도 3 및 도 1을 다시 참조하면, 제2재배선 패턴(402)들은 제1재배선 패턴(401)들과 반대 방향으로 연장된다. 제2재배선 패턴(402)들은 서포팅 기판(500)의 제1표면(501) 아래에 배치되고, 제1접속 범프(601)들과 반대 방향에 배치된 제2접속 범프(602)들을 향해 연장된다. 제2재배선 패턴(402)들은 제1반도체 다이(200)를 제2접속 범프(602)들에 전기적으로 연결시킨다. 각각의 제2재배선 패턴(402)은 제3부분(415), 제2연장부(416) 및 제4부분(417)을 포함하는 도전 패턴으로 구성될 수 있다. 제2재배선 패턴(402)의 제3부분(415)은 제2접속 범프(602)가 접속되는 랜드로 형성된다. 제2재배선 패턴(402)의 제3부분(415)은 서포팅 기판(500)의 제1표면(501) 아래에 배치되고, 제1반도체 다이(200)와는 수평방향으로 일정 간격 이격되도록 위치한다. 제2재배선 패턴(402)의 제4부분(417)은 제1반도체 다이(200)의 제2다이 패드(220) 상에 중첩되며, 제2다이 패드(220)에 제2내측 범프(252)에 의해서 전기적으로 연결된다. 제2재배선 패턴(402)의 제2연장부(416)는 제3부분(415)을 제4부분(417)에 전기적으로 연결시키며, 라인 형상을 갖는다.
도 2 및 도 3을 참조하면, 각각의 제1 및 제2재배선 패턴(401, 402)들을 서로 전기적으로 격리(isolation)하는 유전층(350)이 서포팅 기판(500)의 제1표면(501)을 덮도록 형성될 수 있다. 유전층(350)은 솔더 레지스트층(solder resist layer)을 포함할 수 있다. 제1반도체 다이(200)의 제1표면(201)과 유전층(350) 사이에 내측 접착층(290)이 더 도입될 수 있다. 내측 접착층(290)은 제1반도체 다이(200)를 서포팅 기판(500)에 부착하는 접착층일 수 있다. 내측 접착층(290)은 언더필(underfill) 물질 또는 비전도성 필름(NCF: Non-Conductive Film)과 같은 유전 물질을 포함할 수 있다.
제1 및 제2내측 범프들(251, 252)는 제1반도체 다이(200)를 제1 및 제2재배선 패턴들(401, 402)에 전기적으로 연결시키는 연결 부재일 수 있다. 제1 및 제2내측 범프들(251, 252)은 상대적으로 작은 단면 크기(D1)를 가지는 제1 및 제2다이 패드들(210, 220)에 접속하기 위해서, 상대적으로 작은 직경을 가지는 범프들일 수 있다. 제1 및 제2내측 범프들(251, 252)은 제1 및 제2접속 범프들(601, 602))의 직경(D2) 보다 작은 크기의 직경(D3)를 가질 수 있다.
도 2를 참조하면, 제1전기적 경로(P1)들이 제1반도체 다이(200)의 제1다이 패드 (210)들, 제1내측 범프(251)들, 제1재배선 패턴(401)들, 제1접속 범프(601)들, 제1범프 본드 핑거(150)들, 제1연결 배선(160)들 및 제1와이어 본드 핑거(140)들을 포함하여 이루어질 수 있다. 도 3을 참조하면, 제2전기적 경로(P2)들이 제1반도체 다이(200)의 제2다이 패드(220)들, 제2내측 범프(252)들, 제2재배선 패턴(402)들, 제2접속 범프(602)들, 제2범프 본드 핑거(180)들, 제2연결 배선(190)들 및 제2와이어 본드 핑거(170)들을 포함하여 이루어질 수 있다. 제1전기적 경로(P1)들 중 어느 하나의 제1전기적 경로는 제2전기적 경로(P2)들 중 어느 하나의 제2전기적 경로와 실질적으로 동일한 전기적 경로 길이를 가지도록 배치될 수 있다.
예컨대, 어느 하나의 제1재배선 패턴(401)은 어느 하나의 제2재배선 패턴(402)과 실질적으로 동일한 전기적 경로 길이의 패턴들로 형성될 수 있다. 제1재배선 패턴(401)들과 제2재배선 패턴(402)들은 제1반도체 다이(200)를 사이에 두고 서로 대칭되도록 배치될 수 있다. 이때, 제1반도체 다이(200)의 제1다이 패드(210)들과 제2다이 패드(220)들은 서로 대칭되도록 배치될 수 있다.
제1범프 본드 핑거(150)들, 제1연결 배선(160)들 및 제1와이어 본드 핑거(140)들은 제2범프 본드 핑거(180)들, 제2연결 배선(190)들 및 제2와이어 본드 핑거(170)들과 실질적으로 동일한 길이 및 동일한 형태의 패턴들로 형성될 수 있다. 제1범프 본드 핑거(150)들, 제1연결 배선(160)들 및 제1와이어 본드 핑거(140)들과, 제2범프 본드 핑거(180)들, 제2연결 배선(190)들 및 제2와이어 본드 핑거(170)들은, 제1반도체 다이(200)를 사이에 두고 서로 대칭되도록 배치될 수 있다.
이에 따라, 제1반도체 다이(200)와 제1스택(701)의 제2반도체 다이(711)들과 연결되는 경로와, 제1반도체 다이(200)와 제2스택(도 1의 702)의 제3반도체 다이(도 1의 712)들과 연결되는 경로 사이의 길이 차이를 유효하게 줄일 수 있다. 제1반도체 다이(200)와 제2반도체 다이(711)들이 서로 접속되는 경로 길이와, 제1반도체 다이(200)와 제3반도체 다이(712)들이 서로 접속되는 경로 길이가 실질적으로 동등한 수준으로 구축될 수 있다. 이에 따라, 제1반도체 다이(200)는 제2반도체 다이(711)들 및 제3반도체 다이(712)들에 실질적으로 동일하거나 극히 유사한 신호 라우팅(routing) 길이를 가지며 접근할 수 있어, 스택 패키지(10)의 동작에서 신호 무결성(signal integrity)을 향상시킬 수 있다.
도 4는 도 1의 스택 패키지(10)의 와이어 본드 핑거(140, 170), 접속 범프(601, 602) 및 다이 패드(210, 220)들의 배치를 개념적으로 보여주는 개략적인 평면도이다. 도 5는 도 4에 도시된 제1반도체 다이(200)의 제1표면(201)에서의 다이 패드(210, 220)들의 배치를 확대하여 보여주는 개략적인 평면도이다. 도 6은 도 4의 접속 범프(601, 602) 및 다이 패드(210, 220)들의 배치를 개념적으로 보여주는 개략적인 평면도이다.
도 4 및 도 1을 참조하면, 제1반도체 다이(200)는 제2반도체 다이(711) 및 제3반도체 다이(712)에 비해 상대적으로 작은 크기를 가진다. 상대적으로 작은 크기의 제1반도체 다이(200)가 제2반도체 다이(711)들의 제1스택(701) 아래에 배치되기 위해서, 제1반도체 다이(200)는 서포팅 기판(500) 아래에 부착된 형태로 배치된다. 서포팅 기판(500)이 실장되는 패키지 기판(100)에 제1와이어 본드 핑거(140)들이 열을 이루며 배치된다. 제2와이어 본드 핑거(170)들은 패키지 기판(100)에서 제1와이어 본드 핑거(140)들이 배치된 반대측에 열을 이루며 배치된다. 제2와이어 본드 핑거(170)들의 열과 제1와이어 본드 핑거(140)들의 열은, 제1반도체 다이(200)를 사이에 두고 실질적으로 서로 대칭되도록 배치될 수 있다.
제1접속 범프(601)들 및 제2접속 범프(602)들에 의해서, 서포팅 기판(500)이 패키지 기판(100)에 실장된다. 제1접속 범프(601)들 및 제2접속 범프(602)들에 의해서 서포팅 기판(500)은 지지된다. 제1접속 범프(601)들 및 제2접속 범프(602)들은 제1반도체 다이(200)를 사이에 두고 서로 대칭되도록 배치될 수 있다.
제1접속 범프(601)들과 제1반도체 다이(200)의 제1다이 패드(210)들을 서로 전기적으로 연결하는 제1재배선 패턴(401)들이 서포팅 기판(500)에 배치된다. 제2접속 범프(602)들과 제2다이 패드(220)들을 서로 연결하는 제2재배선 패턴(402)들이 서포팅 기판(500)에 배치된다.
제1접속 범프(601)들과 제1와이어 본드 핑거(140)들을 서로 연결하는 제1연결 배선(160)들이 패키지 기판(100)에 배치된다. 제2접속 범프(602)들과 제2와이어 본드 핑거(170)들을 서로 연결하는 제2연결 배선(190)들이 패키지 기판(100)에 배치된다.
반도체 다이의 I/O 단자는 반도체 다이에서 소자가 형성된 쪽의 표면에 배치된다. 제1반도체 다이(200)의 제1표면(201)의 면적에 따라, I/O 단자를 배치할 수 있는 면적이 제한된다. 제1반도체 다이(200)가 제2반도체 다이(711)들 및 제3반도체 다이(712)들을 제어하는 콘트롤러의 기능을 수행하기 위해서는, 제1반도체 다이(200)가 제2반도체 다이(711)들 및 제3반도체 다이(712)들과 각각 전기적으로 접속되어야 한다.
도 5 및 도 4, 도 1을 함께 참조하면, 제1반도체 다이(200)는 제2반도체 다이(711) 및 제3반도체 다이(712)에 비해 상대적으로 작은 크기를 가진다. 제1반도체 다이(200)가 상대적으로 작은 크기를 가져 I/O 단자를 배치할 수 있는 공간이 제한됨에도 불구하고, 제2반도체 다이(711) 및 제3반도체 다이(712)들과 접속하기 위해 필요한 I/O 단자들의 수는 증가되고 있다. 제2반도체 다이(711)들이 제1반도체 다이(200)에 접속하는 경로들과, 제3반도체 다이(712)들이 제1반도체 다이(200)에 접속하는 경로들이, 서로 독립적으로 구비되어 복수 채널이 구축될 있다. 또는, 제2반도체 다이(711)들과 제3반도체 다이(712)들이 각각 2개 이상의 채널로 구성될 수도 있다. 이렇게 복수 채널이 구축되면, 제1반도체 다이(200)에 구비되도록 요구되는 I/O 단자의 수는 크게 증가한다.
제1반도체 다이(200)에 요구되는 I/O 단자들의 수가 증가하므로, I/O 단자들인 다이 패드(210, 220)들의 수량이 많아지게 된다. 한편, 반도체 소자 기술의 발전에 따라, 동일한 기능을 갖거나 심지어 더 많은 기능을 수행할 수 있는 반도체 다이조차, 점점 더 작게 만들어지고 있다. 이러한 경향에 따라 제1반도체 다이(200)의 크기가 작아지면서, 다이 패드(210, 220)들이 배치될 제1표면(201)의 면적 또한 작아지고 있다. 제한된 면적 내에 보다 많은 수의 제1 및 제2다이 패드(210, 220)들을 배치시키기 위해서, 제1 및 제2다이 패드(210, 220)들은 제1반도체 다이(200)의 4개의 에지(edge)들을 따라 루프(loop) 형상을 이루며 배치될 수 있다. 일 실시예에서 제1 및 제2다이 패드(210, 220)들 또는 제1 및 제2다이 패드(210, 220)들의 일부는 제1반도체 다이(200)의 에지를 따라 2열 또는 그 이상의 복수의 열로 배치될 수 있다. 제1 및 제2다이 패드(210, 220)들의 일부는 지그재그(zigzag) 형태의 2열로 배치될 수 있다.
예컨대, 제1반도체 다이(200)의 제1에지(291)에 인근하는 에지 영역에, 제1열의 제1다이 패드(210-1)들이 배치된다. 제1열의 제1다이 패드(210-1)들 안쪽에 제2열의 제1다이 패드(210-2)들이 배치된다. 제1반도체 다이(200)의 제1에지(291)에 반대되는 측의 제2에지(292)에 인근하는 에지 영역에, 제1열의 제2다이 패드(220-1)들이 배치된다. 제1열의 제2다이 패드(220-1)들 안쪽에 제2열의 제2다이 패드(220-2)들이 배치된다. 제1반도체 다이(200)의 제1에지(291)와 제2에지(292)를 이어주는 제3에지(293) 및 제4에지(294)에 인근하는 에지 영역들에, 추가의 제1다이 패드(210-3) 및 추가의 제2다이 패드(220-3)들이 배치될 수 있다. 추가의 제1다이 패드(210-3) 및 추가의 제2다이 패드(220-3)들은 상술한 제1열 및 제2열에 포함되지 않으나, 각각 제3에지(293) 및 제4에지(294)를 따라 배치되어 루프 형상을 구성할 수 있다.
이와 같이 제1 및 제2다이 패드(210, 220)들이 2열로 배치되고, 제1반도체 다이(200)의 에지들을 따라 루프 형상 또는 링(ring) 형상을 이루며 배치될 수 있다. 이에 따라, 제1반도체 다이(200)가 작은 크기로 형성되더라도, 요구되는 수량만큼 I/O 단자들을 구비하는 것이 가능하다. 따라서, 제2반도체 다이(711)들과 제3반도체 다이(712)들이 복수 채널로 제1반도체 다이(200)에 접속되더라도, 요구되는 수량으로 I/O단자들이 배치되는 것이 가능하다. 스택 패키지(10)와 같은 멀티 칩 패키지의 아키텍처(architecture)가 복수 채널로 구성되는 경우, 단일 채널 아키텍처와 비교하여 성능이 향상될 수 있다.
도 6 및 도 5를 도 4와 함께 참조하면, 제1다이 패드(210)들은 제1접속 범프(601)들에 제1재배선 패턴(401)들을 통해서 전기적으로 접속된다. 제2다이 패드(220)들은 제2접속 범프(602)들에 제2재배선 패턴(402)들을 통해서 전기적으로 접속된다. 제1반도체 다이(200)의 제1 및 제2다이 패드들(210, 220)의 크기(D1)는 제1 및 제2접속 범프들(601, 602)의 직경(D2) 보다 상대적으로 작은 크기를 가진다. 앞서 설명한 바와 같이, 제1반도체 다이(200)는 다이 크기가 작은 반면 요구되는 I/O 수량이 많으므로, 다이 패드들의 크기를 크게 형성하기 어렵다. 한편, 서포팅 기판(500)를 패키지 기판(100)에 실장하기 위해서는, 패키지 제작 공정 과정에서 서포팅 기판(500) 및 패키지 기판(100)에 변형이 일어나더라도 전기적 연결을 안정적으로 유지해야 한다. 따라서, 접속 범프들의 크기는 일정 수준 이상으로 형성되어야 한다. 이러한 조건을 감안하면, 제1 및 제2다이 패드들(210, 220)의 크기(D1)는 수 um에서 수십 um의 크기를 갖고, 제1 및 제2접속 범프들(601, 602)의 직경(D2)은 수십 um에서 수백 um의 크기를 가질 수 있다. 제1 및 제2다이 패드들(210, 220)의 크기(D1)가 작으므로, 제1 및 제2다이 패드들(210, 220)에 상대적으로 큰 직경(D2)을 갖는 제1 및 제2접속 범프들(601, 602)이 직접적으로 연결되기 어렵다. 이에 따라, 제1 및 제2접속 범프들(601, 602)은 제1 및 제2재배선 패턴들(401, 402)을 통해 제1 및 제2다이 패드들(210, 220)에 연결된다.
제1접속 범프(601)들은 제1다이 패드(210)들 각각에 대응되도록 제1와이어 본드 핑거(140)들에 인접한 서포팅 기판(500)의 에지(edge)를 따라 배치될 수 있다. 제1접속 범프(601)들은 제1다이 패드(210)들이 2열로 배치된 경우, 각각의 제1다이 패드(210)들에 대응되도록 2열을 이루며 배치될 수 있다. 제1접속 범프(601)들은 제1열의 제1접속 범프(601-1)들과 제2열의 제1접속 범프(601-2)들을 포함할 수 있다. 제1접속 범프(601)들은 지그재그 형태의 2열을 이루며 배치될 수 있다. 이에 따라, 제1열의 제1접속 범프(601-1)들과 제2열의 제1접속 범프(601-2)들 사이의 이격 간격을 보다 크게 확보할 수 있다. 제2접속 범프(602)들은 2열로 배치된 제2다이 패드(220)들 각각에 대응되도록 2열을 이루며 배치된다. 제2접속 범프(602)들은 지그재그 형태의 2열을 이루며 배치될 수 있다. 제2접속 범프(602)들은 제1열의 제2접속 범프(602-1)들과 제2열의 제2접속 범프(602-2)들을 포함한다.
도 6, 도 5 및 도 4를 참조하면, 제1접속 범프(601)들은 제1다이 패드(210)들의 제1피치(pitch: W1) 보다 큰 제2피치(W2)를 가진다. 제1와이어 본드 핑거(140)들은 제1접속 범프(601)들의 제2피치(W2) 보다 작은 제3피치(W3)를 가질 수 있다. 제1와이어 본드 핑거(140)들 중 하나인 제1서브 와이어 본드 핑거(141)와 이에 이웃하여 열을 이루는 제2서브 와이어 본드 핑거(142)는 제3피치(W3)로 배치될 수 있다. 제1서브 와이어 본드 핑거(141)와 제2서브 와이어 본드 핑거(142)는 제1와이어 본드 핑거(141)들 중 최소의 이격 간격으로 배치된 제1와이어 본드 핑거들이다. 따라서, 제3피치(W3)는 제1와이어 본드 핑거들의 피치 중 최소값을 의미할 수 있다.
제1다이 패드(210)들이 제한된 면적 내에서 제1피치(W1)를 가지며 배치되기 위해서, 제1다이 패드(210)들은 2열을 이루며 배치될 수 있다. 제1다이 패드(210)들이 2열로 배치되면, 동일한 수량의 제1다이 패드(210)들이 1열로 배치될 때 보다 큰 값의 제1피치(W1)로 배치될 수 있다. 이에 따라, 제1다이 패드(210)들에 연결되는 제1재배선 패턴(401)들을 형성할 때, 제1재배선 패턴들이 서로 이격된 패턴들로 형성되기 위한 피치 간격을 확보할 수 있다.
제1와이어 본드 핑거(140)들은 제1다이 패드(210)들의 제1피치(W1) 보다 큰 제3피치(W3)를 가지며 배치된다. 제1와이어 본드 핑거(140)들과 제1다이 패드(210)들이 서로 다른 스케일(scale)을 가지며 형성되므로, 제1와이어 본드 핑거(140)들과 제1다이 패드(210)들을 직접 연결하기 어려울 수 있다. 따라서, 제1다이 패드(210)들과 제1와이어 본드 핑거(140)들을 전기적으로 연결하기 위한 중간 연결 구조가 요구된다. 제1와이어 본드 핑거(140)와 제1다이 패드(210)를 전기적으로 연결하기 위해서, 제1재배선 패턴(401)과 제1접속 범프(601), 및 제1연결 배선(160)을 포함하는 구조가 도입된다.
도 4와 도 1을 참조하면, 제1접속 범프(601)들은 도전성 접착층(612)의 솔더층의 솔더링(soldering)에 의해서 제1범프 본드 핑거(150)들에 본딩된다. 이때, 서로 이웃하는 제1접속 범프(601)들이 솔더링에 의해 원하지 않게 연결되는 솔더링 불량을 방지하기 위해서, 제1접속 범프(601)들은 제1와이어 본드 핑거(140)들의 제3피치(W3) 보다 더 큰 제2피치(W2)를 가지며 배치될 수 있다. 제1접속 범프(601)들이 상대적으로 큰 제2피치(W2)를 가지며 배치되기 위해서, 제1접속 범프(601)들 중 제1열의 제1접속 범프(601-1)들과 제2열의 제1접속 범프(601-2)들은 서로 지그재그 형태를 이루는 2열 구조로 배치될 수 있다.
도 1을 다시 참조하면, 서포팅 기판(500)은 제1스택(701)의 최하단의 제2반도체 다이(711B) 보다 더 큰 크기를 가질 수 있다. 일 실시예에서 서포팅 기판(500)은 제1스택(701)의 최하단의 제2반도체 다이(711B)와 실질적으로 동일한 크기를 가질 수 있다. 최하단의 제2반도체 다이(711B)는 제1스택(701)의 제2반도체 다이(711)들 중 서포팅 기판(500)에 최근하게 스택된 제2반도체 다이일 수 있다. 서포팅 기판(500)이 최하단의 제2반도체 다이(711B)와 동일하거나 또는 더 큰 크기를 가지므로, 최하단의 제2반도체 다이(711B)가 오버행(overhang) 구조로 배치될 필요가 없다. 오버행 구조는 최하단의 제2반도체 다이(711B)의 가장자리 부분이 서포팅 기판(500) 바깥으로 일정 부분 돌출된 구조를 의미한다. 이에 따라, 최하단의 제2반도체 다이(711B)는 서포팅 기판(500)에 전체적으로 중첩되도록 배치될 수 있다. 또한, 그 위에 배치되는 나머지 제2반도체 다이(711)들도 오버행 구조로 배치될 필요가 없어, 안정적인 적층 구조 형성이 가능하다.
도 7은 일 실시예에 따른 서포팅 기판(500)의 에지 영역(500E) 부분을 확대 도시한 개략적인 단면도이다.
도 7을 참조하면, 서포팅 기판(500)은 제2반도체 다이(711)들의 제1스택(701) 바깥으로 돌출된 돌출 부분(500P)를 가지도록 패키지 기판(100) 상에 배치될 수 있다. 제1스택(701)의 최하단의 제2반도체 다이(711B) 바깥으로 서포팅 기판(500)의 돌출 부분(500P)이 돌출될 수 있다. 최하단의 제2반도체 다이(711B)는 서포팅 기판(500)의 에지 부분(500E)의 일부가 바깥으로 돌출되도록, 서포팅 기판(500) 상에 배치될 수 있다.
제1접속 범프(601)들 중 어느 하나인 제1열의 제1접속 범프(601-1)는 서포팅 기판(500)의 돌출 부분(500P)에 중첩되도록 위치할 수 있다. 이에 따라, 제1열의 제1접속 범프(601-1)는 서포팅 기판(500)의 돌출 부분(500P)을 보다 안정적으로 지지할 수 있다.
제1접속 범프들 중 다른 어느 하나인 제2열의 제1접속 범프(601-2)는, 제1본딩 와이어(801)들 중 어느 하나가 제2반도체 다이(711)들 중 서포팅 기판(500)에 최근하게 스택된 최하단의 제2반도체 다이(711B)에 접속되는 부분(811A)에 중첩되도록 위치할 수 있다.
제2열의 제1접속 범프(601-2)는 최하단의 제2반도체 다이(711B)의 에지 부분(711E)에 중첩되도록 배치될 수 있다. 제1본딩 와이어(801)의 제1서브 본딩 와이어(811)의 일 단부인 접속 부분(811A)은, 제2반도체 다이(711B)의 에지 부분(711E)에 본딩된다. 제2열의 제1접속 범프(601-2)는 제1본딩 와이어(801)의 접속 부분(811A)에 일부 또는 전부가 중첩되도록 위치할 수 있다. 이에 따라, 제1본딩 와이어(801)가 제2반도체 다이(711B)에 본딩될 때, 제2열의 제1접속 범프(601-2)가 본딩 압력을 지탱할 수 있다. 이에 따라, 제1본딩 와이어(801)는 보다 안정적으로 제2반도체 다이(711B)에 본딩될 수 있다.
제2열의 제1접속 범프(601-2)가 제1본딩 와이어(801)의 접속 부분(811A)에 중첩되도록 위치하기 위해서, 서포팅 기판(500)의 에지 부분(500E)은 제1본딩 와이어(801)의 접속 부분(811A)에 중첩되도록 확장될 수 있다.
도 8은 일 예에 따른 스택 패키지(11)의 단면 구조를 보여주는 개략적인 단면도이다. 도 8에서 도 1과 동일한 도면 부호들은 동일한 부재를 제시하는 것으로 이해될 수 있다.
도 8을 참조하면, 일 실시예에 따른 스택 패키지(11)는 패키지 기판(100), 서포팅 기판(500), 제1반도체 다이(200), 복수의 제2반도체 다이(711)들의 제1스택(701), 복수의 제3반도체 다이(712)들의 제2스택(702), 제1 및 제2본딩 와이어들(801, 802)들, 복수의 제1 및 제2접속 범프(601, 602)들 및 밀봉층(900)을 포함할 수 있다. 제2반도체 다이(711)들은 제1계단 형상(701S)을 이루며 서포팅 기판(500) 상에 스택되고, 제3반도체 다이(712)들은 제2계단 형상(702S)을 이루며 스택된다. 서포팅 기판(500)에 제1 및 제2재배선 패턴들(401, 402)들이 배치된다.
제1접속 범프(601)들이 배치된 위치와 제2접속 범프(602)들이 배치된 위치 사이에 더미 범프(dummy bump: 604)들이배치될 수 있다. 더미 범프(604)들은 서포팅 기판(500)을 추가로 지지하도록 복수 개가 배치될 수 있다. 더미 범프(604)들은 유전층(350) 표면에 부착될 수 있다. 더미 범프(604)들이 유전층(350)에 접속되므로, 제1 및 제2재배선 패턴들(401, 402)은 더미 범프(604)들과 전기적으로 격리될 수 있다. 패키지 기판(100)은 더미 범프(604)들이 본딩되는 더미 핑거(120)들을 더 포함할 수 있다. 더미 핑거(120)는 제1와이어 본드 핑거(140)와 같이 도전 패턴들로 구비될 수 있다. 더미 범프(604)들은 제1접속 범프(601)들과 유사하거나 실질적으로 동일한 형태로 형성될 수 있다.
더미 범프(604)들은 서포팅 기판(500)의 일부 부분에 중첩되고, 제1반도체 다이(200)와는 수평방향으로 일정 간격 이격된 위치에 배치될 수 있다. 더미 범프(604)들은 제1 및 제2접속 범프들(601, 602)에 가까운 위치에 배치될 수 있다. 예컨대, 일부 더미 범프(604)는 제2열의 제1접속 범프(601-2)의 안쪽에 근접하여 배치될 수 있다. 이와 같이 배치된 더미 범프(604)는 제1본딩 와이어(801)들이 제2반도체 다이(711)들에 본딩될 때, 본딩 압력을 추가적으로 지탱하는 역할을 할 수 있다. 이에 따라, 본딩 압력에 의해서 서포팅 기판(500)에 손상이 유발되거나 또는 제2본딩 다이(711)들이 본딩 압력에 의해 휘어져 원하지 않은 본딩 불량이 유발되는 것을 유효하게 방지하거나 억제할 수 있다.
더미 범프(604)들은 제1접속 범프(601)들이 배치된 위치와 제2접속 범프(602)들이 배치된 위치 사이에 복수 개로 배치될 수 있다. 이러한 더미 범프들(604)은, 서포팅 기판(500)과 패키지 기판(100)의 사이 공간에 몰딩층(900)이 상대적으로 원활하게 충진될 수 있도록 유도하는 부재로 역할할 수 있다. 몰딩층(900)을 형성하는 몰딩 과정에서, 몰딩재는 서포팅 기판(500)과 패키지 기판(100)의 사이 공간을 채우게 된다. 더미 범프들(604)은 몰딩재의 흐름을 분산시켜 보다 더 균일한 흐름을 유도하는 역할을 할 수 있다. 이에 따라, 더미 범프들(604)은 서포팅 기판(500)과 패키지 기판(100)의 사이 공간에 보이드(void)와 같은 채움 불량을 야기되는 것을 방지하거나 억제하는 역할을 할 수 있다.
일 실시예에서, 서포팅 기판(500)과 패키지 기판(100)의 사이 공간에 언더필(underfill) 물질이 흘러들어 채워질 수 있다. 더미 범프들(604)은 언더필 물질의 흐름성을 개선하여 보이드 등이 유발되는 것을 방지할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
200, 711, 712: 반도체 다이,
500: 서포팅 기판,
601, 602: 접속 범프,
801, 802: 본딩 와이어.

Claims (29)

  1. 패키지 기판;
    상기 패키지 기판에 제1 및 제2접속 범프들에 의해 지지되는 서포팅 기판;
    상기 서포팅 기판의 상기 패키지 기판에 마주보는 제1표면 아래에 배치된 제1반도체 다이;
    상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제1접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제1재배선 패턴들;
    상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제2접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제2재배선 패턴들;
    상기 서포팅 기판의 상기 제1표면에 반대되는 제2표면 상에 스택된 제2반도체 다이들;
    상기 제2반도체 다이들 상에 스택된 제3반도체 다이들;
    상기 제2반도체 다이들에 연결된 제1본딩 와이어들; 및
    상기 제3반도체 다이들에 연결된 제2본딩 와이어들;을 포함하고,
    상기 패키지 기판은
    상기 제1본딩 와이어들이 연결되는 제1와이어 본드 핑거들;
    상기 제2본딩 와이어들이 연결되는 제2와이어 본드 핑거들;
    상기 제1접속 범프들이 접속되는 제1범프 본드 핑거들; 및
    상기 제2접속 범프들이 접속되는 제2범프 본드 핑거들;을 더 포함하는 스택 패키지.
  2. 제1항에 있어서,
    상기 제2반도체 다이들은
    상기 제2와이어 본드 핑거들이 배치된 위치를 향하는 제1오프셋 방향으로 서로 제1오프셋 스택되어 제1계단 형상을 이루고,
    상기 제3반도체 다이들은
    상기 제1와이어 본드 핑거들이 배치된 위치를 향하는 제2오프셋 방향으로 서로 제2오프셋 스택되어 제2계단 형상을 이루고,
    상기 제2오프셋 방향은 상기 제1오프셋 방향에 반대되는 방향인 스택 패키지.
  3. 제1항에 있어서,
    상기 제1와이어 본드 핑거들과 상기 제2와이어 본드 핑거들은
    상기 서포팅 기판 및 상기 제1반도체 다이을 사이에 두고 서로 반대측에 각각 위치하는 스택 패키지.
  4. 제1항에 있어서,
    상기 제1반도체 다이는
    상기 제1와이어 본드 핑거들과 상기 제2와이어 본드 핑거들 사이의 상기 패키지 기판의 중앙 부분 상에 위치하는 스택 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2접속 범프들은
    상기 제1반도체 다이와 수평 방향으로 이격되도록 위치하는 스택 패키지.
  6. 제1항에 있어서,
    상기 패키지 기판은
    상기 제1와이어 본드 핑거들을 상기 제1범프 본드 핑거들에 각각 연결시키는 제1연결 배선들; 및
    상기 제2와이어 본드 핑거들을 상기 제2범프 본드 핑거들에 각각 연결시키는 제2연결 배선들;을 더 포함하는 스택 패키지.
  7. 제6항에 있어서,
    상기 제1반도체 다이는
    상기 제1재배선 패턴들에 각각 전기적으로 연결되는 제1다이 패드들; 및
    상기 제2재배선 패턴들에 각각 전기적으로 연결되는 제2다이 패드들; 을 포함하고,
    상기 제1 및 제2다이 패드들은 상기 제1 및 제2접속 범프들의 직경 보다 작은 크기를 가지는 스택 패키지.
  8. 제7항에 있어서,
    상기 제1다이 패드들과 상기 제1재배선 패턴들을 서로 전기적으로 접속시키는 제1내측 범프들; 및
    상기 제2다이 패드들과 상기 제2재배선 패턴들을 서로 전기적으로 접속시키는 제2내측 범프들,
    상기 제1 및 제2내측 범프들은 상기 제1반도체 다이와 상기 서포팅 기판의 제1표면 사이에 도입되고,
    상기 제1 및 제2접속 범프들의 직경 보다 작은 직경을 가지는 스택 패키지.
  9. 제8항에 있어서,
    상기 제1반도체 다이의 제1다이 패드, 상기 제1내측 범프, 상기 제1재배선 패턴, 상기 제1접속 범프, 상기 제1범프 본드 핑거, 상기 제1연결 배선 및 상기 제1와이어 본드 핑거는 제1전기적 경로를 제공하고,
    상기 제1반도체 다이의 제2다이 패드, 상기 제2내측 범프, 상기 제2재배선 패턴, 상기 제2접속 범프, 상기 제2범프 본드 핑거, 상기 제2연결 배선 및 상기 제2와이어 본드 핑거는 상기 제1전기적 경로와 다른 제2전기적 경로를 제공하는 스택 패키지.
  10. 제9항에 있어서,
    상기 제1전기적 경로는
    상기 제2전기적 경로와 동일한 전기적 경로 길이를 가지는 스택 패키지.
  11. 제7항에 있어서,
    상기 제1반도체 다이의 상기 제1다이 패드들은
    상기 제1반도체 다이의 에지(edge)를 따라 지그재그(zigzag) 형태의 2열로 배치된 스택 패키지.
  12. 제11항에 있어서,
    상기 제1접속 범프들은
    상기 2열로 배치된 상기 제1다이 패드들 각각에 대응되도록
    지그재그 형태의 2열을 이루며 배치된 스택 패키지.
  13. 제7항에 있어서,
    상기 제1접속 범프들은 상기 제1접속 패드들의 피치 보다 큰 피치를 가지며 배치된 스택 패키지 스택 패키지.
  14. 제13항에 있어서,
    상기 제1와이어 본드 핑거들은
    상기 제1접속 범프들의 피치 보다 작은 피치를 가지며 배치된 스택 패키지.
  15. 제7항에 있어서,
    상기 제1반도체 다이의 상기 제1 및 제2다이 패드들은
    상기 제1반도체 다이의 에지들을 따라 루프 형상을 이루며 배치된 스택 패키지.
  16. 제7항에 있어서,
    상기 제1반도체 다이의 상기 제1 및 제2다이 패드들은
    상기 제1반도체 다이에 서로 대칭되도록 배치되고,
    상기 제1 및 제2접속 범프들은
    상기 제1반도체 다이를 사이에 두고 서로 대칭되도록 배치되고,
    상기 제1 및 제2와이어 본드 핑거들은
    상기 제1반도체 다이를 사이에 두고 서로 대칭되도록 배치된 스택 패키지.
  17. 제1항에 있어서,
    상기 제1반도체 다이는
    상기 제2반도체 다이 보다 작은 크기를 가지는 스택 패키지.
  18. 제1항에 있어서,
    상기 서포팅 기판은
    상기 제2반도체 다이들 중 상기 서포팅 기판의 상기 제2표면에 최근하게 스택된 최하단의 제2반도체 다이와 실질적으로 동일한 크기를 가지거나 또는 상기 최하단의 제2반도체 다이 보다 큰 크기를 가지는 스택 패키지.
  19. 제18항에 있어서,
    상기 최하단의 제2반도체 다이는
    상기 서포팅 기판에 전체적으로 중첩되도록 배치된 스택 패키지.
  20. 제1항에 있어서,
    상기 서포팅 기판은
    상기 제2반도체 다이 바깥으로 돌출된 돌출 부분을 가지는 스택 패키지.
  21. 제20항에 있어서,
    상기 제1접속 범프들 중 어느 하나는
    상기 서포팅 기판의 상기 돌출 부분에 중첩되도록 위치하는 스택 패키지.
  22. 제1항에 있어서,
    상기 제1접속 범프들 중 어느 하나는
    상기 제1본딩 와이어들 중 어느 하나가
    상기 제2반도체 다이들 중 상기 서포팅 기판에 최근하게 스택된 최하단의 제2반도체 다이에 접속되는 부분에 중첩되도록 위치하는 스택 패키지.
  23. 제1항에 있어서,
    상기 서포팅 기판은
    상기 제1본딩 와이어들 중 어느 하나가 상기 제2반도체 다이들 중 상기 서포팅 기판에 최근하게 스택된 최하단의 제2반도체 다이에 접속되는 부분에 중첩되도록 확장된 스택 패키지.
  24. 제1항에 있어서,
    상기 서포팅 기판은
    상기 제1접속 범프들이 배치된 위치와 상기 제2접속 범프들이 배치된 위치 사이에 위치하고 상기 서포팅 기판을 지지하는 더미 범프들을 더 포함하는 스택 패키지.
  25. 제24항에 있어서,
    상기 서포팅 기판의 상기 제1표면 아래에서 상기 제1 및 제2재배선 패턴들을 덮어 상기 제1 및 제2재배선 패턴들을 서로 전기적으로 격리하는 유전층을 더 포함하고,
    상기 더미 범프들은
    상기 유전층 표면에 부착된 스택 패키지.
  26. 제1항에 있어서,
    상기 서포팅 기판은
    실리콘 재질의 기판을 포함하는 스택 패키지.
  27. 패키지 기판;
    상기 패키지 기판에 제1 및 제2접속 범프들에 의해 지지되는 서포팅 기판;
    상기 서포팅 기판의 상기 패키지 기판에 마주보는 제1표면 아래에 배치된 제1반도체 다이;
    상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제1접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제1재배선 패턴들;
    상기 서포팅 기판의 상기 제1표면 아래에 배치되고 상기 제2접속 범프들을 상기 제1반도체 다이에 전기적으로 연결시키는 제2재배선 패턴들;
    상기 서포팅 기판의 상기 제1표면에 반대되는 제2표면 상에 스택된 제2반도체 다이들; 및
    상기 제2반도체 다이들과 상기 패키지 기판을 연결하는 본딩 와이어들;을 포함하는 스택 패키지.
  28. 제27항에 있어서,
    상기 제1접속 범프들이 배치된 위치와 상기 제2접속 범프들이 배치된 위치 사이에 위치하고 상기 서포팅 기판을 지지하는 더미 범프들을 더 포함하는 스택 패키지.
  29. 제28항에 있어서,
    상기 서포팅 기판의 상기 제1표면 아래에서 상기 제1 및 제2재배선 패턴들을 덮어 상기 제1 및 제2재배선 패턴들을 서로 전기적으로 격리하는 유전층을 더 포함하고,
    상기 더미 범프들은
    상기 유전층 표면에 부착된 스택 패키지.
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