JP2011222807A

JP2011222807A - 半導体装置

Info

Publication number: JP2011222807A
Application number: JP2010091333A
Authority: JP
Inventors: Mitsuaki Katagiri; 光昭片桐; Masaru Sasaki; 大佐々木
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-04-12
Filing date: 2010-04-12
Publication date: 2011-11-04

Abstract

【課題】外形の小型化と信号伝送の高速化を可能にした半導体装置を提供する。
【解決手段】第１のＣＡ系パッドが第１のエッジに沿って第１の面の上に設けられた第１のメモリチップと、第１の面の上に積層され、第２のＣＡ系パッドが第２のエッジに沿って設けられた第２のメモリチップと、第１および第２のメモリチップを含む積層体が第３の面の上に設けられ、複数の外部端子が第３の面の反対側の面に設けられた基板と、を有する。積層体において第１エッジの向きと第２のエッジの向きとが同じであり、第１のＣＡ系パッドと第２のＣＡ系パッドが、複数の外部端子のうち、共通の複数の外部端子に接続されている構成である。
【選択図】図４

Description

本発明は、積層された複数のメモリチップを有する半導体装置に関する。

複数のチップを搭載するマルチチップパッケージ（ＭＣＰ）の構成について簡単に説明する。図１０は関連するＭＣＰの一構成例を示す断面図である。

図１０に示すＭＣＰは、パッケージの上にパッケージが搭載された構成であり、ＰｏＰ(Package On Package)と呼ばれている。ＰｏＰでは、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリ系のパッケージが上側（Top-PoP）に設けられ、ロジック系のパッケージが下側（Bottom-PoP）に設けられることが多い。上側のパッケージは２つのメモリチップ２１３、２１５および基板２０３を含む構成であり、基板２０３の上にメモリチップ２１３、２１５が積層されている。下側のパッケージはロジックチップ２１１および基板２０１を含む構成であり、基板２０１の上にロジックチップ２１１が搭載されている。

図１０に示すＭＣＰでは、メモリチップ２１３とメモリチップ２１５の間にダイスボンド材が設けられている。ダイスボンド材は、メモリチップ２１５の上にメモリチップ２１３を固定させる第１の役目と、メモリチップ２１５のパッドにワイヤを接続するための空間を生むための第２の役目がある。ただし、２枚のメモリチップを重ねたとき、下層のメモリチップのパッドが上層のチップに覆われないのであれば、第２の役目は必要ないので、ダイスボンド材の厚みは薄い方が望ましい。

基板２０３の下面には、基板２０１および基板２０３を電気的に接続するための端子となるボール２２１が複数設けられている。基板２０１の下面には、ＭＣＰの外部と電気的に接続するための外部端子となるボール２２０が複数設けられている。このように、複数のハンダボールが格子状に配置された構造はＢＧＡ（Ball Grid Array）と呼ばれている。

メモリチップ２１３、２１５のそれぞれには端子に相当するパッドが複数設けられている。基板２０３の上面にはワイヤボンド用端子と、このワイヤボンド用端子に接続された配線（以下では、基板配線と称する）が基板２０３の上面に設けられている。メモリチップ２１３、２１５のパッドとワイヤボンド用端子とがワイヤ２２２で接続されている。

基板２０３の上面側の基板配線は、基板２０３を貫通するビア（不図示）を介して、基板２０３の下面側の基板配線に接続されている。さらに、基板２０３の下面側の基板配線がボール２２１と接続されている。基板２０１にも、基板２０３と同様に、ワイヤボンド用端子、基板配線およびビアが設けられている。

ロジックチップ２１１は、基板２０１側のワイヤ２２２および基板配線と、基板２０３を貫通するビアと、基板２０３側のボール２２１、基板配線およびワイヤ２２２とを介して、メモリチップ２１３、２１５のそれぞれと接続されている。ロジックチップ２１１は、これらのメモリチップと外部との間でデータの送受信を制御するインタフェースチップとして機能する。

図１１は図１０に示したメモリチップの一構成例を示す平面図である。ただし、この図では、内部回路を図に示すことを省略し、内部回路と信号およびデータを送受信するための端子となるパッドのみを示している。メモリチップ２１３、２１５のそれぞれは、同様な構成であるため、ここでは、メモリチップ２１５の構成について説明する。

メモリチップ２１５は、コマンド信号およびアドレス信号をロジックチップ２１１から受信するための複数のパッドを含むＣＡ（Command/Address）系パッド２３６と、ロジックチップ２１１を介してデータを入出力するための複数のパッドを含むＤＱ系パッド２３５とを有する。ＣＡ系パッド２３６とＤＱ系パッド２３５のそれぞれのパッド列のパッド数は、図に示すパッドの数に限らない。また、一部のパッドを図に示すことを省略している。

図１１に示すメモリチップ２１５の平面形状は、図を見てわかるように長方形である。メモリチップ２１５におけるＣＡ系パッド２３６およびＤＱ系パッド２３５のレイアウトは、２つの長辺のうち、一方の長辺の近くに、辺に沿ってＤＱ系パッド２３５が配置され、他方の長辺の近くに、辺に沿ってＣＡ系パッド２３６が配置されている。

ＭＣＰに用いられるメモリチップおいては、図１１に示すように、複数のパッドを含むパッド列は、チップの中央よりもエッジ近くに配置されることが多く、パッド列は１列よりも２列であることが多い。ワイヤ２２２の材料が主に金であり、パッドがチップ中央よりもエッジ近くに配置されることで、パッドと基板とを接続するワイヤ２２２の長さが短くてすみ、ワイヤ２２２の材料にかかるコストを抑制できるからである。また、図１０に示すようにメモリチップを積層する場合、パッドがチップのエッジ近くに配置されていることで、上層と下層のチップのそれぞれのパッドをワイヤで接続しやすくなり、複数のチップを搭載するのに適しているからである。

図１２は図１０に示したＭＣＰの上側パッケージを上から見たときの透視図である。メモリチップ２１５の上にメモリチップ２１３が積層されている。図１２に示すメモリチップ２１３は、図１１に示したメモリチップ２１５の重心を中心にしてメモリチップ２１５を反時計回りに９０度回転させたものに相当する。

メモリチップ２１３の２列のパッド列のそれぞれをＤＱ系パッド２３３、ＣＡ系パッド２３４とする。メモリチップ２１５の２列のパッド列のそれぞれをＤＱ系パッド２３５、ＣＡ系パッド２３６とする。基板２０３の下面には、基板２０３のエッジにそって、複数のボールが一定の間隔で２列に配置されている。２列に配置された複数のボールを、複数のグループに区分けし、１つのグループをボールアレイと称する。

ボールアレイ２４３はＤＱ系パッド２３３に対応しており、ＤＱ系パッド２３３の各パッドは、ＤＱ系パッド２３３に対応するボールアレイ２４３内のボールとワイヤ、ワイヤボンド用端子および基板配線を介して接続されている。ただし、図１２では、ワイヤ、ワイヤボンド用端子、および基板配線を図に示すことを省略している。

ボールアレイ２４５はＤＱ系パッド２３５に対応し、ボールアレイ２４４はＣＡ系パッド２３４に対応し、ボールアレイ２４６はＣＡ系パッド２３６に対応しており、各ボールアレイにおけるボールとパッドの接続は、ボールアレイ２４３のボールとＤＱ系パッド２３３のパッドの接続と同様である。

このようなボール配置およびパッドレイアウトは、ＰｏＰが実装される基板（Printed Circuit Board：ＰＣＢ）に設けられた配線の条件やＰｏＰ内の基板２０３に設けられた基板配線の特性に応じて決定される。

特許文献１には、２つのＤＲＡＭチップのうち、一方のチップを基準にして、他方のチップを裏返して９０度回転させ、一方のチップの上に他方のチップを重ねて配置した半導体装置の一例が開示されている。

特開２００５−２８６１２６号公報

近年、メモリ製品では、特にモバイル系メモリ製品やデジタルコンシューマ系メモリ製品において、インタフェースの高速伝送化が進んでおり、また、パッケージの高密度化の需要が強くなっている。インタフェースの高速伝送化に関しては、ＬＶＤＤＲ２の規格に対応した、１Ｇｂｐｓ仕様のチップが試作されている。パッケージの高密度化に関しては、例えば、ＭＣＰの高さ条件が１．２ｍｍＭａｘであり、面積条件が１４×１４ｍｍ□または１２×１２ｍｍ□である。

パッケージの高密度化の需要による市場要求に対して、構造的な実装組立技術開発で対応してボールピッチを狭くようとしても限界に達していた。

図１０から図１２を参照して説明したＭＣＰについて、パッドのレイアウトに伴う問題を説明する。図１３は図１２に示したメモリチップのパッドとボールとの接続を示す透視図である。

図１３に示すように、ＤＱ系パッド２３５のうち、左端のパッド２６１がワイヤを介してワイヤボンド用端子２５１に接続され、ワイヤボンド用端子２５１は基板配線を介してボール２５５に接続されている。この図では、基板配線の経路を太線矢印で模式的に示している。また、ＤＱ系パッド２３５のうち、右端のパッド２６２はワイヤを介してワイヤボンド用端子２５２に接続され、ワイヤボンド用端子２５２は基板配線を介してボール２５６に接続されている。ＤＱ系パッド２３５のうち、パッド２６１とパッド２６２の間の他のパッドについても、パッド２６１およびパッド２６２と同様に、ワイヤ、ワイヤボンド用端子および基板配線を介して、ボールアレイ２４５内のボールと接続されている。

ＤＱ系パッド２３３に関しては、上端のパッド２６３がワイヤ、ワイヤボンド用端子および基板配線を介してボール２５７に接続され、下端のパッド２６４がワイヤ、ワイヤボンド用端子および基板配線を介してボール２５８に接続されている。ＤＱ系パッド２３３のうち、パッド２６３とパッド２６４の間の他のパッドについても、パッド２６３およびパッド２６４と同様に、ワイヤ、ワイヤボンド用端子および基板配線を介して、ボールアレイ２４３内のボールと接続されている。

ＤＱ系パッド２３３のパッドの多くが基板２０３の左側エッジ近くに配置されたボールアレイ２４３のボールと接続され、ＤＱ系パッド２３５のパッドの約半分は基板２０３の上側エッジ近くに配置されたボールに接続されているが、ＤＱ系パッド２３５のパッドの残り約半分は、基板２０３の右側エッジ近くに配置されたボールと接続されている。ＤＱ系パッド２３５の左端のパッド２６１の基板配線の経路と右端のパッド２６２の基板配線の経路とを比較すると、パッド２６２の基板配線の経路の方がパッド２６１の経路の約３倍の長さになっている。

次に、ＣＡ系パッドとボールとの接続について注目する。

ＣＡ系パッド２３６のうち、左端のパッド２６５がワイヤ、ワイヤボンド用端子および基板配線を介してボール２７１に接続され、右端のパッド２６６がワイヤ、ワイヤボンド用端子および基板配線を介してボール２７２に接続されている。基板配線の経路を破線矢印で模式的に示している。ＣＡ系パッド２３４のうち、パッド２６５とパッド２６６の間の他のパッドについても、パッド２６５およびパッド２６６と同様に、ワイヤ、ワイヤボンド用端子および基板配線を介して、ボールアレイ２４４内のボールと接続されている。

ＣＡ系パッド２３４のうち、上端のパッド２６７がワイヤ、ワイヤボンド用端子および基板配線を介してボール２７４に接続され、下端のパッド２６８がワイヤ、ワイヤボンド用端子および基板配線を介してボール２７３に接続されている。ＣＡ系パッド２３４のうち、パッド２６７とパッド２６８の間の他のパッドについても、パッド２６７およびパッド２６８と同様に、ワイヤ、ワイヤボンド用端子および基板配線を介して、ボールアレイ２４６内のボールと接続されている。なお、太線矢印で示す基板配線の経路と破線矢印で示す基板配線の経路は、図１３に示す透視図では同一層で交差しているように見えるが、異なる配線層でそれぞれ形成されている。

ＣＡ系パッドの基板配線とＤＱ系パッドの基板配線とを比較すると、ＣＡ系パッドの基板配線の経路は、ＤＱ系パッドよりもさらに長くなっている。特に、ＣＡ系パッド２３４の基板配線の経路は、ＣＡ系パッド２３６の基板配線を迂回しなければならないため、他のパッドと比較して最も長くなっている。パッド２６７の基板配線の経路は、ＤＱ系パッド２３５のパッド２６２の基板配線の経路の約２倍になっており、パッド２６１の基板配線の経路の約６倍になっている。

図１１に示したパッドレイアウトと図１２に示したボール配置では、図１３を参照して説明したように、パッドとボールとを接続するための基板配線が長くなり、信号伝送の高速化を妨げてしまうという問題がある。

一方、特許文献１に開示された方法では、２つのＤＲＡＭチップのうち、一方のチップは主面が上向きなのでパッドとパッケージ基板の配線とをワイヤボンディングで接続することが可能だが、他方のチップは主面が下向きになるため、パッドとパッケージ基板の配線とを直接接続するフリップチップ接続を行う必要がある。フリップチップ接続の場合、チップのパッドと同じサイズの電極をパッドの間隔に合うようにパッケージ基板の主面に設ける必要があるだけでなく、チップとパッケージ基板との位置合わせに要求される精度はワイヤボンディング接続の場合に比べて高い。そのため、フリップチップ接続はワイヤボンディング接続に比べて製造コストが高くなるという問題がある。

本発明の半導体装置は、
コマンド信号およびアドレス信号を受信するための複数の端子を含む第１のＣＡ系パッドが第１のエッジに沿って第１の面の上に設けられた第１のメモリチップと、
前記第１の面の上に積層され、前記第１の面と同じ向きの第２の面の上に第２のＣＡ系パッドが第２のエッジに沿って設けられた第２のメモリチップと、
前記第１および前記第２のメモリチップが積層された積層体が第３の面の上に設けられ、外部と電気的に接続するための端子である複数の外部端子が前記第３の面の反対側の面に設けられた基板と、を有し、
前記積層体において前記第１エッジの向きと前記第２のエッジの向きとが同じであり、
前記第１のＣＡ系パッドと前記第２のＣＡ系パッドが、前記複数の外部端子のうち、共通の複数の外部端子に接続されている。

本発明によれば、積層された２つのメモリチップにおいて、第１のメモリチップの第１のＣＡ系パッドと第２のメモリチップの第２のＣＡ系パッドのそれぞれが各チップの同じ向きのエッジに沿って配置されており、また、第１および第２のＣＡ系パッドが外部端子を共有している。そのため、ボール数を削減できるだけでなく、第１および第２のＣＡ系パッドに共通の外部端子に各パッドを接続しやすくなり、パッドと外部端子を結ぶ配線が短くなる。

本発明によれば、基板に設けられる外部端子の削減により半導体装置を小型化でき、パッドと外部端子とを接続する配線が短くなることで信号伝送を高速化できる。

第１の実施形態の半導体装置に用いられるメモリチップの一構成例を示すブロック図である。第１の実施形態の半導体装置に用いられるメモリチップの構成例を示す平面図である。第１の実施形態の半導体装置に用いられるメモリチップの構成例を示す平面図である。第１の実施形態における２つのメモリチップのパッド配置の対称性を示す図である。第１の実施形態のパッケージを上から見たときの透視図である。第２の実施形態の半導体装置に用いられるメモリチップの構成例を示す平面図である。第２の実施形態の半導体装置に用いられるメモリチップの構成例を示す平面図である。第２の実施形態における２つのメモリチップのパッド配置の対称性を示す図である。第２の実施形態のパッケージを上から見たときの透視図である。第３の実施形態の半導体装置に用いられるメモリチップの構成例を示す平面図である。第３の実施形態の半導体装置に用いられるメモリチップの構成例を示す平面図である。第３の実施形態のパッケージを上から見たときの透視図である。関連するＭＣＰの一構成例を示す断面図である。図１０に示したメモリチップの一構成例を示す平面図である。図１０に示したＭＣＰの上側パッケージを上から見たときの透視図である。図１２に示したメモリチップのパッドとボールとの接続を示す透視図である。

（第１の実施形態）
本実施形態の半導体装置の構成を説明する。なお、本実施形態における半導体装置は、図１０に示したＭＣＰと同様に、２つのメモリチップが上側パッケージに設けられ、ロジックチップが下側パッケージに設けられた構成とする。本実施形態では、２つのメモリチップが搭載された上側パッケージについて詳しく説明し、下側パッケージの構成についての詳細な説明を省略する。

図１は本実施形態の半導体装置に用いられるメモリチップの一構成例を示すブロック図である。ここでは、メモリチップがＤＲＡＭチップの場合とする。

図１に示すように、メモリチップ１０は、格子状に配置された複数のメモリセルを含むメモリブロック３０−１〜３０−ｎ（ｎは１以上の整数）と、ロウデコーダ３１およびカラムデコーダ３２と、センスアンプ３３と、データ入出力制御回路３４と、ＣＡ系パッド４１と、ＤＱ系パッド４２とを有する。

図１０に示したロジックチップ２１１からメモリチップ１０に入力されるアドレス信号は、ＣＡ系パッド４１を介してロウデコーダ３１およびカラムデコーダ３２に入力される。また、ロジックチップ２１１からメモリチップ１０に入力されるコマンド信号は、ＣＡ系パッド４１を介してデータ入出力制御回路３４に入力される。

ロジックチップ２１１からメモリチップ１０に入力されるデータは、ＤＱ系パッド４２を介してデータ入出力制御回路３４に入力される。データ入出力制御回路３４から出力されるデータは、ＤＱ系パッド４２を介してロジックチップ２１１に入力される。

ロウデコーダ３１およびカラムデコーダ３２は、データ読み出し動作の際、メモリブロック３０−１〜３０−ｎ内のメモリセルのうち、アドレス信号で特定されるメモリセルに蓄積された電荷を所定のビット線に出力する。センスアンプ３３は、所定のビット線に出力された電荷による信号を検出すると、検出した信号を増幅する。データ入出力制御回路３４は、データ読み出し動作の際、センスアンプ３３で増幅された信号をＤＱ系パッド４２を介してロジックチップ２１１に送信する。データ入出力制御回路３４は、データ書き込み動作の際、ロジックチップ２１１からＤＱ系パッド４２を介してデータが入力されると、カラムデコーダ３２を駆動し、メモリブロック３０−１〜３０−ｎ内のメモリセルのキャパシタを充電させ、またはキャパシタから放電させる。

次に、図１に示したメモリチップ１０において、パッド配置を示すパッドレイアウトについて説明する。図２Ａおよび図２Ｂは本実施形態の半導体装置に用いられる２つのメモリチップの構成例を示す平面図である。

積層される２つのメモリチップのうち、図２Ａは上側のメモリチップの一構成例を示し、図２Ｂは下側のメモリチップの一構成例を示す。ただし、図２Ａおよび図２Ｂでは、図１に示した内部回路の構成を図に示すことを省略し、内部回路と信号およびデータを送受信するためのパッドのみを示している。また、下層側のメモリチップ１１に設けられた内部回路は、図１に示したブロック図の構成と同様であるため、その詳細な説明を省略する。

さらに、ＣＡ系パッド４１、４３とＤＱ系パッド４２、４４のそれぞれのパッド列のパッド数は、図に示すパッドの数に限らない。また、一部のパッドを図に示すことを省略している。図に示すパッドの数やパッドの一部を省略することは、後述する他の実施形態におけるチップのパッドについても同様である。

図２Ａに示すように、メモリチップ１０では、上側エッジに沿ってＤＱ系パッド４２が配置され、図２Ａの右下の頂点を基準にして両側にＣＡ系パッド４１が配置されている。図２Ｂに示すように、メモリチップ１１では、左側エッジに沿ってＤＱ系パッド４４が配置され、図２Ｂの右下の頂点を基準にして両側にＣＡ系パッド４３が配置されている。

次に、メモリチップ１０とメモリチップ１１のパッドレイアウトの対称性について説明する。図３は本実施形態における２つのメモリチップのパッド配置の対称性を示す図である。

図３では、図２Ａに示したメモリチップ１０の重心を中心にして、メモリチップ１０を時計回りに９０度回転させたものを、図２Ｂに示したメモリチップ１１の横に並べて配置している。

メモリチップ１０とメモリチップ１１の間に軸１０１を置くと、ＤＱ系パッド４２とＤＱ系パッド４４の配置が軸１０１で線対称になり、ＣＡ系パッド４１とＣＡ系パッド４３の配置が軸１０１で線対称になっている。ここでは、メモリチップ１０、１１を軸１０１から離して配置しているが、メモリチップ１０とメモリチップ１１のそれぞれの辺が重なるようにメモリチップを配置してもよい。この場合、２つのメモリチップの重なった辺が線対称の軸となる。

また、図２Ｂに示したメモリチップ１１の重心を中心にして、メモリチップ１１を反時計回りに９０度回転させても、それぞれのパッドレイアウトが線対称になる。

次に、図２Ａに示したメモリチップ１０と図２Ｂに示したメモリチップ１１を基板上に搭載したパッケージ構造について説明する。図４は本実施形態のパッケージを上から見たときの透視図である。

図４に示すように、基板１００の中央にメモリチップ１０およびメモリチップ１１が積層している。以下では、２つのメモリチップが積層された構成を積層体と称する。基板１００の外周内側にエッジに沿って、ボールが２列で配置されている。ＤＱ系パッド４２とＤＱ系パッド４４のパッドはボールアレイ５１内のボールと接続されている。図２Ａおよび図２Ｂに示したＣＡ系パッド４１とＣＡ系パッド４３のパッドはボールアレイ５２内のボールと接続されている。図４では、ワイヤ、ワイヤボンド用端子、および基板配線の経路について、一部を除いて図に示すことを省略している。図４では、ＣＡ系パッド４１とＣＡ系パッド４３がぴったり重なっている。

ＣＡ系パッド４１のパッド６３およびＣＡ系パッド４３のパッド７３のそれぞれは、ワイヤを介して共通のワイヤボンド用端子９１に接続され、ワイヤボンド用端子９１および基板配線を介して共通のボール８５に接続されている。

また、ＣＡ系パッド４１のパッド６４およびＣＡ系パッド４３のパッド７４のそれぞれは、ワイヤを介して共通のワイヤボンド用端子９２に接続され、ワイヤボンド用端子９２および基板配線を介して共通のボール８６に接続されている。ＣＡ系パッド４１のその他のパッドについても、ＣＡ系パッド４３のパッドとボールを共用している。

ＣＡ系パッド４１はメモリチップ１０の第１のエッジに沿って配置され、ＣＡ系パッド４３はメモリチップ１１の第２のエッジに沿って配置され、第１のエッジと第２のエッジは同じ向きである。第１のエッジは、メモリチップ１０において、図４の右下の頂点とその頂点を挟む両側の辺を含む。第２のエッジは、メモリチップ１１において、図４の右下の頂点とその頂点を挟む両側の辺を含む。第１のエッジと第２のエッジが同じ向きであるため、これらのエッジが異なる向きの場合に比べて、ＣＡ系パッド４１とＣＡ系パッド４３の距離が近くなり、ＣＡ系パッド４１とＣＡ系パッド４３の両方のパッドを共通のボールに接続しやすくなる。

ＤＱ系パッド４２のパッド６１はワイヤ、ワイヤボンド用端子および基板配線を介してボール８１に接続され、パッド６２はワイヤ、ワイヤボンド用端子および基板配線を介してボール８２に接続されている。ＤＱ系パッド４４のパッド７１はワイヤ、ワイヤボンド用端子および基板配線を介してボール８３と接続され、パッド７２はワイヤ、ワイヤボンド用端子および基板配線を介してボール８４と接続されている。ＤＱ系パッド４２およびＤＱ系パッド４４のその他のパッドもボールアレイ５１内のボールに接続されている。

ＤＱ系パッド４２はメモリチップ１０の第３のエッジに沿って配置され、ＤＱ系パッド４４はメモリチップ１１の第４のエッジに沿って配置され、第３のエッジと第４のエッジは異なる向きである。第３のエッジは、メモリチップ１０において、図４の上側の辺に相当する。第４のエッジは、メモリチップ１１において、図４の左側の辺に相当する。第３のエッジと第４のエッジが異なる向きであるため、これらのエッジが同じ向きの場合に比べて、ＤＱ系パッド４２とＤＱ系パッド４４の距離が遠くなり、ＤＱ系パッド４２とＤＱ系パッド４４の各パッドを分散して異なるボールに接続しやすくなる。

図４に示す積層体において、メモリチップ１０の重心を軸にして、ＤＱ系パッド４２を反時計回りに９０度回転させると、ＤＱ系パッド４２はＤＱ系パッド４４に重なる。これは、２つのメモリチップが積層された状態で、ＤＱ系パッド４２とＤＱ系パッド４４のそれぞれを、基板１００に対して異なる辺に沿って配置することで、ＤＱ系パッドの各パッドが分散されるようになる。ＤＱ系パッド４２とＤＱ系パッド４４の配置関係は、ＤＱ系パッド４４を時計回りに９０度回転させても同じである。

図３に示したような線対称のパッド配置を持つ２つのメモリチップを搭載してワイヤボンディング（ＷＢ）を行う際、ＤＱ系パッドには、パッドとワイヤボンド用端子とを通常のＷＢで接続する。ＣＡ系パッドのＷＢには、高低差をつけたダブルボンディングを用いる。

図４において、基板１００の外周に沿って設けられたボールのうち、白抜きのボールは削減可能なボールを示す。図４に示す基板１００では、１２個のボールを削減することが可能となる。

また、ＣＡ系パッドに接続されるボールは、基板１００の４つの頂点のうち、図４の右下の頂点を基準にして両側に外周に沿って配置されている。ＤＱ系パッドに接続されるボールは、基板１００の４つの頂点のうち、図４の左上の頂点を基準にして両側に外周に沿って配置されている。

このように、メモリチップ１０、１１において、ＣＡ系パッド４１、４３が図４の右下の頂点を基準にして両側に配置され、その頂点に対応する基板１００の頂点の近傍にＣＡ系パッドのボールが配置されている。また、メモリチップ１０、１１において、ＤＱ系パッド４２、４４が図４の左上の頂点を基準にして両側の辺に沿って配置され、その頂点に対応する基板１００の頂点の両側の辺に沿ってＤＱ系パッドのボールが配置されている。そのため、パッドとボールを接続するためのワイヤおよび基板配線の長さが短くて済む。

次に、本実施形態のメモリチップ１０およびメモリチップ１１の製造方法を説明する。

メモリチップ１０のパッドレイアウトと内部回路および配線の配置を決定した後、メモリチップ１１の設計段階で、パッドレイアウトがメモリチップ１０と線対称となるようにメモリチップ１１のＤＱ系パッドおよびＣＡ系パッドの配置を決める。そして、図４に示したようにメモリチップ１０およびメモリチップ１１を積層したとき、メモリチップ１１のＣＡ系パッドのそれぞれのパッドについて、メモリチップ１０のＣＡ系パッドで同じ位置に対応するパッドと役割が同じになるように、メモリチップ１１の内部回路および配線の配置を決定する。「役割が同じ」とは、コマンド信号およびアドレス信号の複数種の信号のうち、どの信号を受信するか同じという意味である。

上述のようにしてメモリチップ１０およびメモリチップ１１を設計した後、通常の半導体製造技術による前工程により、それぞれのメモリチップを半導体基板に作製すればよい。

本実施形態のメモリチップについて他の製造方法を説明する。同じメモリチップを複数作製した後、ＲＤＬ（Re-Distributed Layer）のような再配線技術を用いる方法である。４つの辺のそれぞれに沿って一定間隔でパッドを配置したメモリチップを半導体基板に複数作製する前工程の後、チップの上面が保護膜で覆われた状態で、作製した複数のメモリチップのうち、１つのメモリチップに対してメモリチップ１０のパッドレイアウトに対応する再配線をパッドと内部回路に行う。パッドはチップの外周に沿って一定間隔で配置されているため、メモリチップ１０のパッドレイアウトに合ったパッドだけを抽出して内部回路と接続すればよい。メモリチップ１０と同様にして、複数のメモリチップのうち、他の１つのメモリチップに対してメモリチップ１１のパッドレイアウトに対応する再配線をパッドと内部回路に行う。このようにして、メモリチップ１０とメモリチップ１１が作製される。

この方法によれば、内部回路の配置が異なるメモリチップを２種類作製する必要がなく、１種類のメモリチップを前工程で作製しても、パッドレイアウトが線対称な２種類のメモリチップを作製することができる。

本実施形態によれば、積層された２つのメモリチップにおいて、ＣＡ系パッドに接続されるボールを共有化することで、ボール数を低減することが可能となる。そのため、パッケージの外形を維持した場合、ボールピッチを広げることができ、構造的信頼性の特性が向上する。また、ボールピッチを維持した場合、ボール数の低減により、パッケージの外形寸法を小さくすることができ、より小型化および高密度な実装が可能となる。

また、２つのメモリチップのそれぞれのＣＡ系パッドが各チップの同じ向きのエッジに沿って配置され、そのエッジに対応する、基板のエッジ近傍にＣＡ系パッドのボールが配置されているため、ＣＡ系パッドに共通の外部端子にＣＡ系パッドを接続しやすくなり、パッドと外部端子を結ぶワイヤおよび基板配線が短くてすみ、伝送特性が向上し、信号伝送の高速化の需要に対応できるようになる。

さらに、ＰｏＰの上側パッケージのメモリチップにおけるＤＱ系パッドに接続されるボールアレイとＣＡ系パッドに接続されるボールアレイのそれぞれがより狭いエリアに固まって配置されることにより、これらのボールアレイのボールが下側のパッケージを介して接続されるＰＣＢについて、配線のレイアウトなどを決めるボード設計が容易になる。

（第２の実施形態）
本実施形態の半導体装置は、図２Ａまたは図２Ｂに示したメモリチップよりも長辺と短辺の比を大きくしたメモリチップを用いた構成である。図２Ａまたは図２Ｂに示したメモリチップの四角形状において、長辺が短辺の約１．０６倍であったのに対し、本実施形態におけるメモリチップでは、長辺が短辺の約１．３倍としている。

本実施形態の半導体装置の構成を説明する。なお、本実施形態の半導体装置も、図１０に示したＭＣＰと同様に、２つのメモリチップが上側パッケージに設けられ、ロジックチップが下側パッケージに設けられた構成とする。また、２つのメモリチップが搭載された上側パッケージについて説明し、下側パッケージの構成についての詳細な説明を省略する。また、本実施形態の半導体装置に用いられるメモリチップも、図１に示したブロック図の構成を有するものであり、その詳細な説明を省略する。

図５Ａおよび図５Ｂは本実施形態の半導体装置に用いられる２つのメモリチップの構成例を示す平面図である。

積層される２つのメモリチップのうち、図５Ａは下側のメモリチップの一構成例を示し、図５Ｂは上側のメモリチップの一構成例を示す。ただし、図５Ａおよび図５Ｂでは、図１に示した内部回路の構成を図に示すことを省略し、内部回路と信号およびデータを送受信するためのパッドのみを示している。

図５Ａに示すように、メモリチップ１１０では、上側エッジに沿ってＤＱ系パッド１２１が配置され、図５Ａの右下の頂点を基準にして両側にＣＡ系パッド１２２が配置されている。図５Ｂに示すように、メモリチップ１１１では、左側エッジに沿ってＤＱ系パッド１２３が配置され、図５Ｂの右下の頂点を基準にして両側にＣＡ系パッド１２４が配置されている。

次に、メモリチップ１１０とメモリチップ１１１のパッドレイアウトの対称性について説明する。図６は本実施形態における２つのメモリチップのパッド配置の対称性を示す図である。

図６では、図５Ａに示したメモリチップ１１０の重心を中心にして、メモリチップ１１０を時計回りに９０度回転させたものを、図５Ｂに示したメモリチップ１１１の横に並べて配置している。

メモリチップ１１０とメモリチップ１１１の間に軸１０２を置くと、ＤＱ系パッド１２１とＤＱ系パッド１２３の配置が軸１０２で線対称になり、ＣＡ系パッド１２２とＣＡ系パッド１２４の配置が軸１０２で線対称になっている。

次に、図５Ａに示したメモリチップ１１０と図５Ｂに示したメモリチップ１１１を基板上に搭載したパッケージ構造について説明する。図７は本実施形態のパッケージを上から見たときの透視図である。

図７に示すように、基板１１３の中央にメモリチップ１１０およびメモリチップ１１１が積層している。基板１１３の外周内側にエッジに沿って、ボールが２列で配置されている。ＤＱ系パッド１２１とＤＱ系パッド１２３のパッドはボールアレイ１２６内のボールと接続されている。ＣＡ系パッド１２２とＣＡ系パッド１２４のパッドはボールアレイ１２８内のボールと接続されている。図７では、ワイヤ、ワイヤボンド用端子、および基板配線の経路について、一部を除いて図に示すことを省略している。

ＣＡ系パッド１２２のパッド１３３およびＣＡ系パッド１２４のパッド１４３のそれぞれは、ワイヤを介して共通のワイヤボンド用端子１４７に接続され、ワイヤボンド用端子１４７および基板配線を介して共通のボール１５５に接続されている。なお、ＣＡ系パッドのＷＢに、高低差をつけたダブルボンディングを用いることは第１の実施形態と同様である。

また、ＣＡ系パッド１２２のパッド１３４およびＣＡ系パッド１２４のパッド１４４のそれぞれは、ワイヤを介して共通のワイヤボンド用端子１４８に接続され、ワイヤボンド用端子１４８および基板配線を介して共通のボール１５６に接続されている。ＣＡ系パッド１２２のその他のパッドについても、ＣＡ系パッド１２４のパッドとボールを共用している。

ＣＡ系パッド１２２はメモリチップ１１０の第１のエッジに沿って配置され、ＣＡ系パッド１２４はメモリチップ１１１の第２のエッジに沿って配置され、第１のエッジと第２のエッジは同じ向きである。第１のエッジは、メモリチップ１１０において、図７の右下の頂点とその頂点を挟む両側の辺を含む。第２のエッジは、メモリチップ１１１において、図７の右下の頂点とその頂点を挟む両側の辺を含む。第１のエッジと第２のエッジが同じ向きであるため、これらのエッジが異なる向きの場合に比べて、ＣＡ系パッド１２２とＣＡ系パッド１２３の距離が近くなり、ＣＡ系パッド１２２とＣＡ系パッド１２４の両方のパッドを共通のボールに接続しやすくなる。

ＤＱ系パッド１２１のパッド１３１はワイヤ、ワイヤボンド用端子および基板配線を介してボール１５１に接続され、パッド１３２はワイヤ、ワイヤボンド用端子および基板配線を介してボール１５２に接続されている。ＤＱ系パッド１２３のパッド１４１はワイヤ、ワイヤボンド用端子および基板配線を介してボール１５３と接続され、パッド１４２はワイヤ、ワイヤボンド用端子および基板配線を介してボール１５４と接続されている。ＤＱ系パッド１２１およびＤＱ系パッド１２３のその他のパッドもボールアレイ１２６内のボールに接続されている。

ＤＱ系パッド１２１はメモリチップ１１０の第３のエッジに沿って配置され、ＤＱ系パッド１２３はメモリチップ１１１の第４のエッジに沿って配置され、第３のエッジと第４のエッジは異なる向きである。第３のエッジは、メモリチップ１１０において、図７の上側の辺に相当する。第４のエッジは、メモリチップ１１１において、図７の左側の辺に相当する。第３のエッジと第４のエッジが異なる向きであるため、これらのエッジが同じ向きの場合に比べて、ＤＱ系パッド１２１とＤＱ系パッド１２３の距離が遠くなり、ＤＱ系パッド１２１とＤＱ系パッド１２３の各パッドを分散して異なるボールに接続しやすくなる。

図７に示す積層体において、メモリチップ１１０の重心を軸にして、ＤＱ系パッド１２１を反時計回りに９０度回転させると、ＤＱ系パッド１２１がＤＱ系パッド１２３に重なるのは、第１の実施形態で説明したのと同様である。

図７において、基板１１３の外周に沿って設けられたボールのうち、白抜きのボールは削減可能なボールを示す。図７に示す基板１１３では、１２個のボールを削減することが可能となる。

また、ＣＡ系パッドに接続されるボールは、基板１１３の４つの頂点のうち、図７の右下の頂点を基準にして両側に外周に沿って配置されている。ＤＱ系パッドに接続されるボールは、基板１１３の４つの頂点のうち、図７の左上の頂点を基準にして両側に外周に沿って配置されている。

このように、メモリチップ１１０、１１１において、ＣＡ系パッド１２２、１２４が図７の右下の頂点を基準にして両側に配置され、その頂点に対応する基板１１３の頂点の近傍にＣＡ系パッドのボールが配置されている。また、メモリチップ１１０、１１１において、ＤＱ系パッド１２１、１２３が図７の左上の頂点を基準にして両側の辺に沿って配置され、その頂点に対応する基板１００の頂点の両側の辺に沿ってＤＱ系パッドのボールが配置されている。そのため、パッドとボールを接続するためのワイヤおよび基板配線の長さが短くて済む。

本実施形態によれば、積層する２つのメモリチップのＣＡ系パッドがぴったり重ならなくても、第１の実施形態と同様な効果が得られる。

（第３の実施形態）
本実施形態の半導体装置は、メモリチップにおけるＤＱ系パッドとＣＡ系パッドの配置を第１および第２の実施形態とは異なるパッド配置にした構成である。

図８Ａおよび図８Ｂは本実施形態の半導体装置に用いられる２つのメモリチップの構成例を示す平面図である。

積層される２つのメモリチップのうち、図８Ａは下側のメモリチップの一構成例を示し、図８Ｂは上側のメモリチップの一構成例を示す。ただし、図８Ａおよび図８Ｂでは、図１に示した内部回路の構成を図に示すことを省略し、内部回路と信号およびデータを送受信するためのパッドのみを示している。

図８Ａに示すように、メモリチップ１６０では、図８Ａの左上の頂点を基準にして両側にＤＱ系パッド１７１が配置され、下側エッジに沿ってＣＡ系パッド１７２が配置されている。図８Ｂに示すように、メモリチップ１６１では、図８Ｂの右上の頂点を基準にして両側にＤＱ系パッド１７３が配置され、下側エッジに沿ってＣＡ系パッド１７４が配置されている。図に示さないが、ＤＱ系パッド１７１およびＣＡ系パッド１７２の距離とＤＱ系パッド１７３およびＣＡ系パッド１７４の距離が異なっているが、メモリチップ１６０とメモリチップ１６１もパッドレイアウトが線対称になっている。

次に、図８Ａに示したメモリチップ１６０と図８Ｂに示したメモリチップ１６１を基板上に搭載したパッケージ構造について説明する。図９は本実施形態のパッケージを上から見たときの透視図である。

図９に示すように、基板１６３の中央にメモリチップ１６０およびメモリチップ１６１が積層している。基板１６３の外周内側にエッジに沿って、ボールが２列で配置されている。ＤＱ系パッド１７１とＤＱ系パッド１７３のパッドはボールアレイ１７６内のボールと接続されている。ＣＡ系パッド１７２とＣＡ系パッド１７４のパッドはボールアレイ１７８内のボールと接続されている。図９では、ワイヤ、ワイヤボンド用端子、および基板配線の経路について、一部を除いて図に示すことを省略している。

ＣＡ系パッド１７２のパッド１８７およびＣＡ系パッド１７４のパッド１８３のそれぞれは、ワイヤを介して共通のワイヤボンド用端子１６５に接続され、ワイヤボンド用端子１６５および基板配線を介して共通のボール１９５に接続されている。なお、ＣＡ系パッドのＷＢに、高低差をつけたダブルボンディングを用いることは第１の実施形態と同様である。

また、ＣＡ系パッド１７２のパッド１８８およびＣＡ系パッド１７４のパッド１８４のそれぞれは、ワイヤを介して共通のワイヤボンド用端子１６７に接続され、ワイヤボンド用端子１６７および基板配線を介して共通のボール１９６に接続されている。ＣＡ系パッド１７２のその他のパッドについても、ＣＡ系パッド１７４のパッドとボールを共用している。

ＣＡ系パッド１７２はメモリチップ１６０の第１のエッジに沿って配置され、ＣＡ系パッド１７４はメモリチップ１６１の第２のエッジに沿って配置され、第１のエッジと第２のエッジは同じ向きである。第１のエッジは、メモリチップ１６０において、図９の下側の辺に相当する。第２のエッジは、メモリチップ１６１において、図９の下側の辺に相当する。第１のエッジと第２のエッジが同じ向きであるため、これらのエッジが異なる向きの場合に比べて、ＣＡ系パッド１７２とＣＡ系パッド１７４の距離が近くなり、ＣＡ系パッド１７２とＣＡ系パッド１７４の両方のパッドを共通のボールに接続しやすくなる。

ＤＱ系パッド１７１のパッド１８５はワイヤ、ワイヤボンド用端子および基板配線を介してボール１９１に接続され、パッド１８６はワイヤ、ワイヤボンド用端子および基板配線を介してボール１９２に接続されている。ＤＱ系パッド１７３のパッド１８１はワイヤ、ワイヤボンド用端子および基板配線を介してボール１９３と接続され、パッド１８２はワイヤ、ワイヤボンド用端子および基板配線を介してボール１９４と接続されている。ＤＱ系パッド１７１およびＤＱ系パッド１７３のその他のパッドもボールアレイ１７６内のボールに接続されている。

ＤＱ系パッド１７１はメモリチップ１６０の第３のエッジに沿って配置され、ＤＱ系パッド１７３はメモリチップ１６１の第４のエッジに沿って配置され、第３のエッジと第４のエッジは異なる向きである。第３のエッジは、メモリチップ１６０において、図９の左上の頂点とその頂点を挟む両側の辺を含む。第４のエッジは、メモリチップ１６１において、図９の右上の頂点とその頂点を挟む両側の辺を含む。第３のエッジと第４のエッジが異なる向きであるため、これらのエッジが同じ向きの場合に比べて、ＤＱ系パッド１７１とＤＱ系パッド１７３の距離が遠くなり、ＤＱ系パッド１７１とＤＱ系パッド１７３の各パッドを分散して異なるボールに接続しやすくなる。

図９において、基板１６３の外周に沿って設けられたボールのうち、白抜きのボールは削減可能なボールを示す。図９に示す基板１６３では、１６個のボールを削減することが可能となる。

また、ＣＡ系パッドに接続されるボールは、基板１６３の４つの辺のうち、図４の下側の辺の中心を基準にして両側に外周に沿って配置されている。ＤＱ系パッドに接続されるボールは、基板１６３の４つの辺のうち、図４の上側の辺の中心を基準にして両側に外周に沿って配置されている。

このように、メモリチップ１６０、１６１において、ＣＡ系パッド１７２、１７４が図９の下側の辺の中心を基準にして両側に配置され、その辺に対応する基板１１３の辺の中心を基準にした両側にＣＡ系パッドのボールが配置されている。また、メモリチップ１６０、１６１において、ＤＱ系パッド１７１、１７３が図９の上側のそれぞれの辺の中心を基準にして両側に沿って配置され、上側の辺に対応する基板１００の辺の中心を基準にして両側にＤＱ系パッドのボールが配置されている。そのため、パッドとボールを接続するためのワイヤおよび基板配線の長さが短くて済む。

本実施形態によれば、ＣＡ系パッドがチップの辺に沿って配置され、ＤＱ系パッドがチップの頂点を基準にしてその両側の辺に沿って配置された構成であっても、第１の実施形態と同様な効果が得られる。

１０、１１、１１０、１１１、１６０、１６１メモリチップ
４１、４３、１２２、１２４、１７２、１７４ＣＡ系パッド
４２、４４、１２１、１２３、１７１、１７３ＤＱ系パッド

Claims

コマンド信号およびアドレス信号を受信するための複数の端子を含む第１のＣＡ系パッドが第１のエッジに沿って第１の面の上に設けられた第１のメモリチップと、
前記第１の面の上に積層され、前記第１の面と同じ向きの第２の面の上に第２のＣＡ系パッドが第２のエッジに沿って設けられた第２のメモリチップと、
前記第１および前記第２のメモリチップが積層された積層体が第３の面の上に設けられ、外部と電気的に接続するための端子である複数の外部端子が前記第３の面の反対側の面に設けられた基板と、を有し、
前記積層体において前記第１エッジの向きと前記第２のエッジの向きとが同じであり、
前記第１のＣＡ系パッドと前記第２のＣＡ系パッドが、前記複数の外部端子のうち、共通の複数の外部端子に接続されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
データ入出力のための複数の端子を含む第１のＤＱ系パッドが前記第１のメモリチップの第３のエッジに沿って前記第１の面の上に設けられ、
第２のＤＱ系パッドが前記第２のメモリチップの第４のエッジに沿って前記第２の面の上に設けられ、
前記積層体において前記第３のエッジの向きと前記第４のエッジの向きが異なっていることを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記積層体における前記第１および前記第２のＤＱパッドの配置は、
前記積層体において前記第１および前記第２のメモリチップの重心を軸にして、前記第１のＤＱパッドを時計回りまたは反時計回りに９０度回転させたとき、該第１のＤＱ系パッドと前記第２のＤＱ系パッドが重なる関係にあることを特徴とする半導体装置。
請求項２または３記載の半導体装置において、
前記第１および前記第２のメモリチップのそれぞれが四角形状であり、
前記積層体において前記第１または前記第２のメモリチップを時計回りまたは反時計回りに９０度回転させ、該第１または該第２のメモリチップを並行移動させ、前記第３のエッジと前記第４のエッジを重ねたとき、前記第１のＤＱ系パッドと前記第２のＤＱ系パッドが線対称の位置にあり、前記第１のＣＡ系パッドと前記第２のＣＡ系パッドが線対称の位置にあることを特徴とする半導体装置。
請求項１から４のいずれか１項記載の半導体装置において、
前記基板が四角形状であり、
前記第１および前記第２のＣＡ系パッドと接続される複数の外部端子は、前記基板の４つの頂点のうち、いずれか１つの頂点を基準にして両側に配置され、
前記第１および前記第２のＤＱ系パッドと接続される複数の外部端子は、前記１つの頂点の対角にある頂点を基準にして両側に配置されていることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記基板が四角形状であり、
前記第１および前記第２のＣＡ系パッドと接続される複数の外部端子は、前記基板の４つの辺のうち、いずれか１つの辺の中心を基準にして両側に該辺に沿って配置され、
前記第１および前記第２のＤＱ系パッドと接続される複数の外部端子は、前記１つの辺に対向する辺の中心を基準にして両側に該辺に沿って配置されていることを特徴とする半導体装置。