KR20070019475A - 인쇄회로보드, 및 이를 이용한 반도체 패키지 및 멀티스택반도체 패키지 - Google Patents

인쇄회로보드, 및 이를 이용한 반도체 패키지 및 멀티스택반도체 패키지 Download PDF

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KR20070019475A
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황성욱
안상호
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삼성전자주식회사
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Abstract

보다 높은 솔더볼 랜드의 밀도를 갖고 동시에 노출된 솔더볼 랜드들 사이의 보다 큰 간격을 갖는 인쇄회로보드, 및 보다 높은 솔더볼의 밀도를 갖고 동시에 솔더볼들 사이의 보다 큰 간격을 갖는 반도체 패키지 및 멀티스택 반도체 패키지가 제공된다. 본 발명에 따른 인쇄회로보드는 패키지 기판의 뒷면 상에 형성되고, 타원형 모양의 개구에 의해 레지스트층으로부터 타원형 모양으로 노출된 복수의 솔더볼 랜드들을 포함한다. 본 발명에 따른 반도체 패키지는 전술한 인쇄회로보드 상에 반도체 칩을 탑재한다.

Description

인쇄회로보드, 및 이를 이용한 반도체 패키지 및 멀티스택 반도체 패키지{Printed circuit board, and semiconductor package and multi-stacked semiconductor package using the same}
도 1은 종래 인쇄회로보드를 보여주는 저면도이고;
도 2는 도 1의 인쇄회로보드를 이용한 종래 반도체 패키지의 저면도이고;
도 3은 본 발명의 일 실시예에 따른 인쇄회로보드를 보여주는 단면도이고;
도 4는 도 3의 인쇄회로보드의 저면도이고;
도 5는 본 발명의 다른 실시예에 따른 인쇄회로보드를 보여주는 단면도이고;
도 6은 도 5의 인쇄회로보드의 평면도이고;
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 8은 도 7의 반도체 패키지의 저면도이고;
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고; 그리고
도 10은 본 발명의 일 실시예에 따른 멀티스택 반도체 패키지를 보여주는 단면도이다.
본 발명은 반도체 패키지에 관한 것으로서, 특히 인쇄회로보드(printed circuit board; PCB), 반도체 패키지 및 복수의 반도체 패키지들이 적층된 멀티스택 반도체 패키지(MSP)에 관한 것이다.
반도체 제품에 대한 소형화 추세가 날로 가속화되고 있다. 이에 따라, 반도체 칩의 고집적화와 더불어, 패키지 모듈의 축소에 대한 요구가 증가하고 있다. 따라서, 최근에는 복수의 반도체 패키지를 적층하여 하나의 패키지 모듈로 형성하는 MSP 기술이 이용되고 있다.
MSP는 동종의 메모리 칩 패키지들을 적층하여 형성하는 경우와, 이종의 반도체 칩 패키지들, 예컨대 메모리 칩 패키지와 로직 칩 패키지를 적층하여 형성하는 경우를 포함할 수 있다. 이종의 반도체 칩 패키지들이 적층된 MSP는 POP(package on package)로 불릴 수도 있다. 즉, 여기에서 MSP는 POP를 포함하는 개념으로 이용될 수 있다.
MSP는 여러 가지 형태로 구현이 가능하다. 일례로, 반도체 칩 패키지들을 적층한 후 다단의 와이어 본딩을 통해서 서로 연결함으로써 MSP가 구현될 수 있다. 다른 예로는, 반도체 칩 패키지들을 도전성 솔더볼(solder ball)을 이용하여 서로 연결하는 볼 격자 어레이(ball grid array; BGA)형 MSP가 구현될 수 있다. 예를 들어, 장상재 등에 의한 대한민국공개특허공보 2005-0000960호에는 제 1 유닛패키지와 제 2 유닛패키지가 솔더볼을 이용하여 적층된 반도체 패키지가 개시되어 있다.
반도체 칩들이 고집적화됨에 따라 반도체 칩의 금속 패드의 수가 증가하고, 그 결과 금속 패드와 연결되는 BGA형 MSP의 솔더볼들의 수가 증가하고 있다. 특히, POP 구조에서, 상부의 반도체 패키지는 그 하부의 반도체 패키지의 반도체 칩 영역 외측에 연결되기 때문에 보다 밀접하게 배치된 솔더볼들을 포함한다. 더구나, 상부의 반도체 패키지의 솔더볼들은 하부의 반도체 패키지의 반도체 칩보다 큰 높이, 즉 보다 큰 크기를 가져야 한다. 이와 같은 솔더볼들의 수의 증가 및 밀접 배치는 솔더볼들 사이의 단선(short) 문제를 유발할 수 있다.
도 1을 참조하면, MSP용 인쇄회로보드(50)의 뒷면 또는 하면에는 복수의 솔더볼 랜드(54)들이 레지스트층(52)에 형성된 개구(58)들에 의해 노출되어 있다. 이 경우, 솔더볼 랜드(54)들 및 개구(58)들은 원형으로 형성된다.
도 2를 참조하면, 개구(58)들에 의해 노출된 솔더볼 랜드(54)들 상에 솔더볼(56)들이 접착된다. 통상적으로 구형의 솔더볼(56)들을 솔더볼 랜드(54) 상에 배치하고, 그 결과물을 리플로우 함으로써 솔더볼(56)들을 솔더볼 랜드(54)에 접착시킬 수 있다. 하지만, 이러한 리플로우 단계에서 인접한 솔더볼들(56')이 서로 연결되어 단선을 유발할 수 있다.
예를 들어, 솔더볼(56)의 직경을 0.32 mm, 솔더볼(56)들 간의 피치(W1)를 0.65 mm라고 가정한 경우, 솔더볼(56)들 사이의 이격 거리(W2)는 0.15mm로 매우 작게된다. 따라서, 미세한 피치(W1)를 갖는 솔더볼(56)들 사이의 단선을 막을 수 있는 구조의 MSP가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전술한 문제들을 극복하기 위한 것으로서, 보다 높은 솔더볼 랜드의 밀도를 갖고 동시에 노출된 솔더볼 랜드들 사이의 보다 큰 간격을 갖는 인쇄회로보드를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 보다 높은 솔더볼의 밀도를 갖고 동시에 솔더볼들 사이의 보다 큰 간격을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 전술한 반도체 패키지들이 적층된 멀티스택 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 그 앞면 상에 반도체 칩의 마운팅영역이 한정된 패키지 기판; 상기 패키지 기판의 적어도 앞면 상에 배치되어 회로 패턴을 형성하는 금속 배선; 상기 패키지 기판의 뒷면 상에 형성되고, 상기 금속 배선에 전기적으로 연결된 복수의 솔더볼 랜드들; 상기 패키지 기판의 뒷면 상에 형성되고, 상기 솔더볼 랜드들의 일부분을 각각 노출하는 복수의 타원형 모양의 개구들을 포함하는 레지스트층을 포함하는 인쇄회로보드가 제공된다.
상기 본 발명의 일 측면에 따르면, 상기 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치될 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 솔더볼 랜드들은 상기 패키지 기판의 가장자리를 따라서 배치되고, 상기 개구들의 장축은 상기 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 그 앞면 상에 반도체 칩을 탑재하고 있는 패키지 기판; 상기 패키지 기판의 뒷면 상에 형성되고, 적어도 그 일부가 상기 반도체 칩에 전기적으로 연결된 복수의 솔더볼 랜드들; 상기 패키지 기판의 뒷면 상에 형성되고, 상기 솔더볼 랜드들의 일부분을 각각 노출하는 복수의 타원형 모양의 개구들을 포함하는 레지스트층; 및 상기 개구들에 의해 노출된 상기 솔더볼 랜드들에 각각 연결된 복수의 솔더볼들을 포함하는 반도체 패키지가 제공된다.
상기 본 발명의 일 측면에 따르면, 상기 솔더볼들은 달걀 모양으로 형성될 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 적어도 한 쌍의 제 1 및 제 2 반도체 패키지들이 적층된 멀티스택 반도체 패키지가 제공된다. 상기 제 1 반도체 패키지는, 그 앞면 상에 제 1 반도체 칩을 탑재하고 있는 제 1 패키지 기판; 상기 제 1 패키지 기판의 뒷면 상에 형성되고, 적어도 그 일부가 상기 제 1 반도체 칩에 전기적으로 연결된 복수의 제 1 솔더볼 랜드들; 상기 제 1 반도체 칩 외측의 상기 제 1 패키지 기판의 앞면 상에 형성되고 상기 제 1 솔더볼 랜드들의 일부에 각각 연결된 제 2 솔더볼 랜드; 상기 제 1 패키지 기판의 뒷면 상에 형성되고, 상기 제 1 솔더볼 랜드들의 적어도 일부분을 각각 노출하는 복수의 제 1 개구들을 포함하는 제 1 레지스트층; 상기 제 1 패키지 기판의 앞면 상에 형성되고, 상기 제 2 솔더볼 랜드들의 일부분을 각각 노출하는 타원형 모양의 복수의 제 2 개구들을 갖는 제 2 레지스트층; 및 상기 제 1 개구들에 의해 노출된 상기 제 1 솔더볼 랜드들에 각각 연결된 복수의 제 1 솔더볼들을 포함한다. 상기 제 2 반도체 패키지는, 그 앞면에 제 2 반도체 칩을 탑재하고 있는 제 2 패키지 기판; 상기 제 1 패키지 기판의 상기 제 2 솔더볼 랜드들에 대향하는 상기 제 2 패키지 기판의 뒷면 상의 외측에 형성되고, 적어도 그 일부가 상기 제 2 반도체 칩에 전기적으로 연결된 복수의 제 3 솔더볼 랜드들; 상기 제 2 패키지 기판의 뒷면 상에 형성되고, 상기 제 3 솔더볼 랜드들의 일부분을 각각 노출하는 타원형 모양의 복수의 제 3 개구들을 포함하는 제 3 레지스트층; 및 상기 제 3 개구들에 의해 노출된 상기 제 3 솔더볼 랜드들에 각각 연결된 복수의 제 2 솔더볼들을 포함한다. 상기 제 2 반도체 패키지의 상기 제 2 솔더볼들은 상기 제 1 반도체 패키지의 제 2 개구들에 의해 노출된 상기 제 2 솔더볼 랜드들에 전기적으로 연결된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
인쇄회로보드(PCB)
도 3은 본 발명의 일 실시예에 따른 인쇄회로보드(100)를 보여주는 단면도이고, 도 4는 인쇄회로보드(100)의 저면도이다.
도 3을 참조하면, 인쇄회로보드(100)는 반도체 칩의 마운팅영역(107)이 한정된 패키지 기판(105)을 포함한다. 패키지 기판(105)의 적어도 앞면 상에는 회로 패턴(미도시)을 형성하기 위한 금속 배선(110)이 제공된다. 패키지 기판(105)의 뒷면 상에는 금속 배선(110)에 전기적으로 연결된 복수의 솔더볼 랜드(solder ball land, 120)들이 제공된다. 패지지 기판(105)의 뒷면 상에는 제 1 레지스트층(130)이 제공된다. 부가적으로, 패키지 기판(105)의 앞면 상에는 제 2 레지스트층(135)이 제공될 수 있다.
보다 구체적으로 보면, 패키지 기판(105)은 절연성 수지층으로 형성될 수 있다. 패키지 기판(105)은 앞면과 뒷면을 갖는 판형으로 형성될 수 있다. 여기에서, 앞면과 뒷면은 편의상의 구분일 뿐, 서로 바꾸어 불릴 수도 있다. 마운팅영역(107)은 패키지 기판(105)의 앞면 가운데 부근에 한정될 수 있다. 나아가, 마운팅영역(107) 상에는 패드(미도시)가 더 형성될 수도 있다.
금속 배선(110)은 마운팅영역(107) 주변에 형성될 수 있다. 금속 배선(110)은 반도체 칩(미도시)의 외부 단자들을 솔더볼 랜드(120)들에 연결하기 위한 회로 패턴을 구성할 수 있다. 금속 배선(110)은 패키지 기판(105)의 앞면에 주로 형성되나 뒷면에도 형성될 수 있다. 금속 배선(110)은 솔더볼 랜드(120)들과 연결을 위한 복수의 비어플러그(115)들을 포함할 수 있다. 도면에서, 솔더볼 랜드(120)들과 연 결된 비어플러그(115)들의 일부는 도시되지 않았다. 예를 들어, 금속 배선(110)은 Cu, Al, Ag 또는 Au 라인으로 형성될 수 있다.
제 1 및 제 2 레지스트층(130, 135)은 포토 솔더 레지스트층(photo solder resist layer; PSR)으로 불릴 수도 있다. 비록 도면에서 제 2 포토레지스트층(135)이 배선 금속(110)을 덮고 있지만, 패키지 기판(105)의 앞면 소정 부분에서 배선 금속(120)은 제 2 포토레지스트층(135)으로부터 노출될 수 있다.
도 3 및 도 4를 같이 참조하면, 솔더볼 랜드(120)들은 패키지 기판(105)의 가장자리들을 따라서 배치될 수 있다. 예를 들어, 솔더볼 랜드(120)들은 X1 및 X2 축 방향을 따라서 두 줄로 배치될 수 있다. 솔더볼 랜드(120)들의 수 및 그 열 수는 탑재하려는 반도체 칩의 집적도에 따라서 선택될 수 있으며, 본 발명의 범위를 제한하지는 않는다. 솔더볼 랜드(120)들은 일정한 표면적을 갖든 다양한 모양으로 형성될 수 있으며, 예컨대 원판형으로 형성될 수 있다. 솔더볼 랜드(120)들은 도전성 금속, 예컨대 Cu, Al, Au 또는 Ag로 형성될 수 있다.
인쇄회로보드(100)가 멀티스택 패키지(MSP)에 이용되는 경우, 솔더볼 랜드(120)들의 배치는 제약될 수 있다. 예를 들어, 소정의 수의 솔더볼 랜드(120)들이 패키지 기판(105)의 가장자리에 형성될 필요가 있을 수 있다. 이 경우, 솔더볼 랜드(120)들의 배치 밀도를 높이기 위해서, 솔더볼 랜드(120)들 사이의 최단 피치(L1)가 감소해야 할 것이다. 이에 따라, 솔더볼 랜드(120)들 사이의 최단 이격 거리(L3)도 감소한다.
제 1 레지스트층(130)은 솔더볼 랜드(120)들의 일부분을 각각 노출하는 타원형 모양의 개구(125)들을 포함한다. 이에 따라, 솔더볼 랜드(120)들의 일부분이 타원형 모양으로 제 1 레지스트층(130)으로부터 노출될 수 있다. 타원형으로 노출된 솔더볼 랜드(120)의 노출 면적, 즉 개구(125)의 면적은 도 1에 도시된 종래의 원형으로 노출된 솔더볼 랜드(54)의 면적, 즉 개구(58)의 면적과 동일하게 유지할 수 있다. 이 경우, 타원형 모양의 개구(125)의 곡률 또는 장축(122)의 길이가 조정될 수 있다.
개구(125)들은 장축(122)이 솔더볼 랜드(120)들이 배치된 방향, 예컨대 X1축 방향 또는 X2축 방향과 일정 각도의 편각을 갖도록 배치될 수 있다. 예를 들어, 개구(125)들의 장축(122)과 X1축이 이루는 편각(θ1)은 30 ~ 60o 일 수 있다. 다른 예로, 개구(125)들의 장축(122)은 패키지 기판(105)의 가장자리와 30 ~ 60o의 편각을 갖도록 배치될 수 있다. 가장 바람직하게는 개구(125)들의 장축(122)은 솔더볼 랜드(120)들의 대각선 방향과 일치하도록 배치될 수 있다. 왜냐하면, 솔더볼 랜드(120)들의 대각선 거리(L2)가 솔더볼 랜드(120)들 사이의 가장 큰 이격 거리가 될 수 있기 때문이다.
그 결과, 노출된 솔더볼 랜드(120)들 사이의 최단 이격 거리(L4)는 솔더볼 랜드(120)들 사이의 최단 이격 거리(L3)보다 증가하게 된다(L4 > L3). 최단 이격 거리(L4)의 증가는 후술하는 바와 같이 반도체 패키지의 솔더볼(미도시) 사이의 이격 거리를 증가시켜, 솔더볼 사이의 단선 발생을 감소시킬 수 있다. 따라서, 인쇄회로보드(100)는 보다 높은 밀도의 솔더볼 랜드(120)들을 포함할 수 있고, 이에 따라 보다 고집적 반도체 칩을 탑재할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 인쇄회로보드(200)를 보여주는 단면도이고, 도 6은 인쇄회로보드(200)의 평면도이다. 다른 실시예는 일 실시예의 변형된 예이다. 따라서, 인쇄회로보드(200)는 일 실시예에 따른 인쇄회로보드(도 3의 100)의 설명을 참조할 수 있다. 실시예들에서 백의 자리만을 달리하는 참조부호들은 서로 유사한 구성 요소를 나타낸다.
도 5를 참조하면, 인쇄회로보드(200)는 반도체 칩의 마운팅영역(207)이 한정된 패키지 기판(205)을 포함한다. 패키지 기판(205)의 적어도 앞면 상에는 회로 패턴(미도시)을 형성하기 위한 금속 배선(210)이 제공된다. 패키지 기판(205)의 뒷면 상에는 금속 배선(210)에 전기적으로 연결된 복수의 제 1 솔더볼 랜드(220)들이 제공되고, 패키지 기판(205)의 앞면 상에는 제 2 솔더볼 랜드(240)들이 제공될 수 있다. 패지지 기판(205)의 뒷면 상에는 제 1 개구(225)를 갖는 제 1 레지스트층(230)이 제공되고, 패키지 기판(205)의 앞면 상에는 제 2 개구(245)를 갖는 제 2 레지스트층(235)이 제공될 수 있다.
금속 배선(210)은 비어플러그(215)를 포함할 수 있고, 금속 배선(210)은 비어플러그(215)에 의해 제 1 솔더볼 랜드(220)들의 일부와 연결될 수 있다. 게다가, 제 1 솔더볼 랜드(220)들의 다른 일부는 비어플러그(215)에 의해서 제 2 솔더볼 랜드(240)와 연결될 수 있다. 도면에서 비어플러그(215)는 예시적으로 도시되었다.
제 1 솔더볼 랜드(220)들은 도 4에 도시된 일 실시예의 솔더볼 랜드(120)들을 참조할 수 있다. 다만, 도 4에 도시된 일 실시예의 솔더볼 랜드들(120)이 두 줄로 배치되었다면, 제 1 솔더볼 랜드(220)들은 네 줄로 배치될 수 있다. 제 1 솔더볼 랜드(220)들의 배치는 도 4에 도시된 일 실시예의 솔더볼 랜드(120)의 배치를 참조할 수 있다. 즉, 제 1 레지스트층(230)은 타원형 모양의 제 1 개구(225)를 포함할 수 있고, 제 1 솔더볼 랜드(220)의 일부는 제 1 개구(225)에 의해 제 1 레지스트층(230)으로부터 노출될 수 있다.
다른 변형된 실시예에서, 예컨대 인쇄회로보드(200)가 MSP의 하층 반도체 패키지에 이용될 때, 제 1 개구(225)는 도 1에 도시된 바와 같이 원형 모양으로 형성될 수 있다. 왜냐하면, 하층 반도체 패키지에 이용되는 인쇄회로보드(200)는 패키지 기판(205)의 뒷면 전체에 솔더볼 랜드(220)들을 형성할 수 있기 때문이다.
도 5 및 도 6을 같이 참조하면, 제 2 솔더볼 랜드(240)들은 반도체 칩의 마운팅영역(207) 외측의 패키지 기판(205)의 앞면 가장자리들을 따라서 배치될 수 있다. 예를 들어, 제 2 솔더볼 랜드(240)들은 X1 및 X2 축 방향을 따라서 두 줄로 배치될 수 있다. 제 2 솔더볼 랜드(240)들의 수 및 배치 밀도는 마운팅영역(207)의 크기에 따라서 제한될 수 있다.
제 2 레지스트층(235)은 타원형 모양의 제 2 개구(245)를 포함하고, 제 2 솔더볼 랜드(240)들의 일부분이 제 2 개구(245)에 의해 타원형 모양으로 제 2 레지스트층(235)으로부터 노출될 수 있다. 제 2 개구(245)들은 장축(242)이 제 2 솔더볼 랜드(240)들이 배치된 방향, 예컨대 X1축 방향 또는 X2축 방향과 일정 각도의 편각 을 갖도록 배치될 수 있다. 예를 들어, 제 2 개구(245)들의 장축(242)과 X1축이 이루는 편각(θ2)은 30 ~ 60o 일 수 있다. 다른 예로, 제 2 개구(245)들의 장축(242)은 패키지 기판(205)의 가장자리와 30 ~ 60o의 편각을 갖도록 배치될 수 있다. 가장 바람직하게는 개구(245)들의 장축(242)은 제 2 솔더볼 랜드(240)들의 대각선 방향과 일치하도록 배치될 수 있다.
그 결과, 도 4에서 설명된 바와 같이, 노출된 제 2 솔더볼 랜드(240)들 사이의 최단 이격 거리는 제 2 솔더볼 랜드(240)들 사이의 최단 이격 거리보다 증가하게 된다. 제 2 솔더볼 랜드(240)들 사이의 최단 이격 거리의 증가는 후술하는 바와 같이 반도체 패키지의 솔더볼(미도시) 사이의 이격 거리를 증가시켜, 솔더볼 사이의 단선 발생을 감소시킬 수 있다. 따라서, 인쇄회로보드(200)는 보다 높은 밀도의 제 2 솔더볼 랜드(240)들을 포함할 수 있고, 이에 따라 고집적 반도체 칩(미도시)을 탑재하는 MSP의 하층 반도체 패키지(미도시)에 이용될 수 있다.
반도체 패키지
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(300)를 보여주는 단면도이고, 도 8은 반도체 패키지(300)의 저면도이다. 반도체 패키지(300)는 일 실시예에 따른 인쇄회로보드(100)를 이용할 수 있다. 따라서, 인쇄회로보드(100)에 대한 설명은 도 3, 도 4 및 해당 설명을 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 7을 참조하면, 반도체 패키지(300)는 패키지 기판(105)의 앞면 상에 반도 체 칩(150)을 탑재하고 있다. 예를 들어, 반도체 칩(150)은 패키지 기판(105)의 마운팅영역(도 3의 107) 상에 탑재될 수 있다. 반도체 칩(150)은 금속 배선(110)에 전기적으로 연결될 수 있다. 예를 들어, 도전성 와이어(155)를 이용하여 반도체 칩(150)의 금속 패드(미도시)가 금속 배선(110)에 연결될 수 있다.
반도체 패키지(300)는 반도체 칩(150), 와이어(155)를 덮는 몰딩재(160)를 더 포함할 수 있다. 몰딩재(160)는 외부의 물리적인 충격 또는 습기 등으로부터 반도체 칩(150)을 보호하는 역할을 수행할 수 있다. 몰딩재(160)는 도면에 도시된 바와 같이 패키지 기판(105)의 앞면을 모두 덮을 수도 있고, 반도체 칩(150)을 포함하는 패키지 기판(105)의 앞면의 일부분만을 덮을 수도 있다.
도 7 및 도 8을 같이 참조하면, 반도체 패키지(300)는 개구(도 3의 125)에 의해 노출된 솔더볼 랜드(120)들에 각각 연결된 복수의 솔더볼(165)들을 더 포함한다. 즉, 반도체 패키지(300)는 BGA형 구조를 갖는다. 솔더볼(165)들은 달걀 모양으로 형성될 수 있다. 솔더볼(165)들은 원래 구형이지만, 리플로우 단계에서 타원형으로 노출된 솔더볼 랜드(120)들의 모양을 따라서 변형되어 달걀 모양으로 변화될 수 있다. 따라서, 솔더볼(165)들의 배치 모양은 개구(도 3의 125)의 모양과 거의 일치할 것이다.
이에 따라, 솔더볼(165)들의 최단 피치(L1)가 종래 도 1에 도시된 솔더볼(56)들의 최단 피치(W1)와 동일한 경우에도, 솔더볼(165)들의 최단 이격 거리(L5)는 도 1에 도시된 솔더볼(56)들의 최단 이격 거리(W2)보다 크게 된다(L5 > W2). 예를 들어, 예를 들어, 솔더볼(165)의 직경을 0.32mm, 솔더볼(165)들 간의 최단 피치(L1)를 0.65mm, 솔더볼(165)의 타원 단면의 단축과 장축의 비를 1:2라고 가정하면, 솔더볼(165)들 사이의 최단 이격 거리(L5)는 0.19mm가 될 수 있다. 동일한 조건에서, 도 1에 도시된 솔더볼(56)들 사이의 이격 거리(W2)는 0.15mm이다.
따라서, 솔더볼(165)들 사이의 이격 거리(L5)는 종래에 비해서 30% 이상 증가될 수 있다. 더욱이, 타원형 개구(도 3의 125)의 장축과 단축의 비를 조절함으로써, 솔더볼(165)들 사이의 이격 거리(L5)는 더 증가될 수 있다. 따라서, 리플로우 단계에서 솔더볼(165)들 사이의 단선 발생을 감소시킬 수 있다. 그 결과, 반도체 패키지(300)는 보다 고집적의 반도체 칩(150)을 탑재할 수 있고, 반도체 패키지(300)의 신뢰성이 향상될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지(400)를 보여주는 단면도이다. 다른 실시예는 일 실시예의 변형된 예일 수 있다. 반도체 패키지(400)는 다른 실시예에 따른 인쇄회로보드(200)를 이용할 수 있다. 따라서, 반도체 패키지(400)는 도 3 내지 도 8 및 해당 설명을 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 9를 참조하면, 반도체 패키지(400)는 인쇄회로보드(200)의 패키지 기판(205)의 앞면 상에 반도체 칩(250)을 탑재하고 있다. 예를 들어, 반도체 칩(250)은 패키지 기판(205)의 마운팅영역(도 5의 207) 상에 탑재될 수 있다. 반도체 칩(250) 은 금속 배선(210)에 전기적으로 연결될 수 있다. 예를 들어, 도전성 와이어(255)를 이용하여 반도체 칩(250)의 금속 패드(미도시)가 금속 배선(210)에 연결될 수 있다. 반도체 패키지(400)는 반도체 칩(250) 및 와이어(255)를 덮는 몰딩재(260)를 더 포함할 수 있다. 몰딩재(260)는 반도체 칩(250)을 포함하는 패키지 기판(205)의 앞면의 일부분만을 덮을 수 있다.
반도체 패키지(400)는 제 1 개구(도 5의 325)에 의해 노출된 제 1 솔더볼 랜드(320)들에 각각 연결된 복수의 솔더볼(265)들을 더 포함한다. 즉, 반도체 패키지(400)는 BGA형 구조를 갖는다. 솔더볼(265)들은 구형 또는 달걀 모양으로 형성될 수 있다. 솔더볼(265)은 제 1 개구(도 5의 325)의 모양을 따라서 형성될 수 있다. 따라서, 제 1 개구(도 5의 325)가 원형으로 형성된 경우, 솔더볼(265)은 구형에 가깝게 형성되고, 제 1 개구(도 5의 325)가 타원형으로 형성된 경우, 솔더볼(265)은 달걀 모양에 가까울 것이다. 반도체 패키지(400)는 MSP의 최하층에 위치될 수 있고, 이 경우 제 1 개구(도 5의 325)는 원형으로 형성되고 솔더볼(265)은 구형에 가깝게 형성될 수 있다.
도 10은 본 발명의 일 실시예에 따른 멀티스택 반도체 패키지(MSP, 500)를 보여주는 단면도이다. MSP(500)는 복수의 반도체 패키지들을 탑재할 수 있으나, 도면에는 예시적으로 두 개의 반도체 패키지들(300, 400)을 적층한 경우를 예로써 설명하였다. 하층 반도체 패키지(300)는 도 9에 도시된 다른 실시예를 참조할 수 있고, 상층 반도체 패키지(400)는 도 7에 도시된 일 실시예를 참조할 수 있다. 동일한 참조부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 10을 참조하면, 하층 반도체 패키지(300)의 제 2 솔더볼 랜드(240)들에 상층 반도체 패키지(400)의 솔더볼(165)이 전기적으로 연결된다. 솔더볼(165)은 타원형 모양으로 노출된 솔더볼 랜드들(210, 120)에 각각 연결되기 때문에, 달걀 모양으로 형성될 수 있다. 예를 들어, 원래 구형의 솔더볼(165)이 노출된 솔더볼 랜드들(210, 120) 사이에 배치되고, 이어서 리플로우 단계에서 달걀 모양으로 변화되면서 솔더볼 랜드들(210, 120)에 접착될 수 있다.
이에 따르면, 두 반도체 패키지들(300, 400)을 연결하는 솔더볼(165)들의 이격 거리가 증가하여, 솔더볼(165)들 사이의 단선 발생이 감소될 수 있다. 특히, 하층 반도체 칩(250)의 높이가 높아지면 솔더볼(165)들의 크기가 커져야 하고, 이에 따라 솔더볼(165)들의 이격 간격이 감소하여 더욱 솔더볼(165)들 사이의 단선 발생이 문제가 될 수 있다.
따라서, 본 발명에 따른 MSP(500)에 따르면, 두 반도체 패키지들(300, 400)을 연결하는 솔더볼(165)들의 이격 거리가 유지되면서 솔더볼(165)들의 밀도, 즉 솔더볼(165)들의 수가 증가될 수 있다. 즉, 본 발명에 따른 MSP(500)는 고집적 반도체 칩들(150, 25)을 탑재한 반도체 패키지들(300, 400)을 신뢰성 있게 적층할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 인쇄회로보드에 따르면, 타원형 개구에 의해 레지스트층으로부터 노출된 솔더볼 랜드들 사이의 최단 이격 거리가 종래보다 크게 될 수 있다. 따라서, 인쇄회로보드는 보다 높은 밀도의 솔더볼 랜드들을 포함할 수 있고, 이에 따라 보다 고집적 반도체 칩을 탑재할 수 있다.
본 발명에 따른 반도체 패키지에 따르면, 달걀 모양의 솔더볼들 사이의 이격 거리가 종래의 구형의 솔더볼들 사이의 이격 거리에 비해서 30% 이상 증가될 수 있다. 더욱이, 타원형 개구의 장축과 단축의 비를 조절함으로써, 솔더볼들 사이의 이격 거리는 더욱 증가될 수 있다. 따라서, 리플로우 단계에서 솔더볼들 사이의 단선 발생이 감소될 수 있다. 그 결과, 반도체 패키지는 보다 고집적의 반도체 칩을 탑재할 수 있고, 반도체 패키지의 신뢰성이 향상될 수 있다.
본 발명에 따른 MSP에 따르면, 두 반도체 패키지들을 연결하는 솔더볼들의 이격 거리가 유지되면서 솔더볼들의 밀도, 즉 솔더볼들의 수가 증가될 수 있다. 따라서, 본 발명에 따른 MSP는 고집적 반도체 칩들을 탑재한 반도체 패키지들을 신뢰성 있게 적층할 수 있다.

Claims (22)

  1. 그 앞면 상에 반도체 칩의 마운팅영역이 한정된 패키지 기판;
    상기 패키지 기판의 적어도 앞면 상에 배치되어 회로 패턴을 형성하는 금속 배선;
    상기 패키지 기판의 뒷면 상에 형성되고, 상기 금속 배선에 전기적으로 연결된 복수의 솔더볼 랜드들;
    상기 패키지 기판의 뒷면 상에 형성되고, 상기 솔더볼 랜드들의 일부분을 각각 노출하는 복수의 타원형 모양의 개구들을 포함하는 레지스트층을 포함하는 것을 특징으로 하는 인쇄회로보드.
  2. 제 1 항에 있어서, 상기 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 인쇄회로보드.
  3. 제 1 항에 있어서, 상기 개구들의 장축은 모두 동일한 방향을 향하도록 배치된 것을 특징으로 하는 인쇄회로보드.
  4. 제 1 항에 있어서, 상기 솔더볼 랜드들은 상기 패키지 기판의 가장자리를 따 라서 배치되고, 상기 개구들의 장축은 상기 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 인쇄회로보드.
  5. 제 1 항에 있어서,
    상기 마운팅영역의 외측 상기 패키지 기판의 앞면 상에 형성된 복수의 다른 솔더볼 랜드들;
    상기 패키지 기판의 앞면 상에 형성되고, 상기 다른 솔더볼 랜드들의 일부분을 각각 노출하는 복수의 타원형 모양의 다른 개구들을 포함하는 다른 레지스트층을 더 포함하는 것을 특징으로 하는 인쇄회로보드.
  6. 제 5 항에 있어서, 상기 다른 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 다른 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 인쇄회로보드.
  7. 제 5 항에 있어서, 상기 다른 솔더볼 랜드들은 상기 패키지 기판의 가장자리를 따라서 배치되고, 상기 다른 개구들의 장축은 상기 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 인쇄회로보드.
  8. 그 앞면 상에 반도체 칩을 탑재하고 있는 패키지 기판;
    상기 패키지 기판의 뒷면 상에 형성되고, 적어도 그 일부가 상기 반도체 칩에 전기적으로 연결된 복수의 솔더볼 랜드들;
    상기 패키지 기판의 뒷면 상에 형성되고, 상기 솔더볼 랜드들의 일부분을 각각 노출하는 복수의 타원형 모양의 개구들을 포함하는 레지스트층; 및
    상기 개구들에 의해 노출된 상기 솔더볼 랜드들에 각각 연결된 복수의 솔더볼들을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 개구들의 장축은 모두 동일한 방향을 향하도록 배치된 것을 특징으로 하는 반도체 패키지.
  11. 제 8 항에 있어서, 상기 솔더볼 랜드들은 상기 패키지 기판의 가장자리를 따라서 배치되고, 상기 개구들의 장축은 상기 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 반도체 패키지.
  12. 제 8 항에 있어서,
    상기 반도체 기판의 외측의 상기 패키지 기판의 앞면 상에 형성된 복수의 다른 솔더볼 랜드들; 및
    상기 패키지 기판의 앞면 상에 형성되고, 상기 다른 솔더볼 랜드들의 일부분을 각각 노출하는 복수의 타원형 모양의 다른 개구들을 포함하는 다른 레지스트층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 다른 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 다른 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서, 상기 다른 솔더볼 랜드들은 상기 패키지 기판의 가장자리를 따라서 배치되고, 상기 다른 개구들의 장축은 상기 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 반도체 패키지.
  15. 제 8 항에 있어서, 상기 솔더볼들은 달걀 모양으로 형성된 것을 특징으로 하는 반도체 패키지.
  16. 적어도 한 쌍의 제 1 및 제 2 반도체 패키지들이 적층된 것으로서,
    상기 제 1 반도체 패키지는,
    그 앞면 상에 제 1 반도체 칩을 탑재하고 있는 제 1 패키지 기판;
    상기 제 1 패키지 기판의 뒷면 상에 형성되고, 적어도 그 일부가 상기 제 1 반도체 칩에 전기적으로 연결된 복수의 제 1 솔더볼 랜드들;
    상기 제 1 반도체 칩 외측의 상기 제 1 패키지 기판의 앞면 상에 형성되고 상기 제 1 솔더볼 랜드들의 일부에 각각 연결된 제 2 솔더볼 랜드;
    상기 제 1 패키지 기판의 뒷면 상에 형성되고, 상기 제 1 솔더볼 랜드들의 적어도 일부분을 각각 노출하는 복수의 제 1 개구들을 포함하는 제 1 레지스트층;
    상기 제 1 패키지 기판의 앞면 상에 형성되고, 상기 제 2 솔더볼 랜드들의 일부분을 각각 노출하는 타원형 모양의 복수의 제 2 개구들을 갖는 제 2 레지스트층; 및
    상기 제 1 개구들에 의해 노출된 상기 제 1 솔더볼 랜드들에 각각 연결된 복수의 제 1 솔더볼들을 포함하고,
    상기 제 2 반도체 패키지는,
    그 앞면 상에 제 2 반도체 칩을 탑재하고 있는 제 2 패키지 기판;
    상기 제 1 패키지 기판의 상기 제 2 솔더볼 랜드들에 대향하는 상기 제 2 패키지 기판의 뒷면 상의 외측에 형성되고, 적어도 그 일부가 상기 제 2 반도체 칩에 전기적으로 연결된 복수의 제 3 솔더볼 랜드들;
    상기 제 2 패키지 기판의 뒷면 상에 형성되고, 상기 제 3 솔더볼 랜드들의 일부분을 각각 노출하는 타원형 모양의 복수의 제 3 개구들을 포함하는 제 3 레지스트층; 및
    상기 제 3 개구들에 의해 노출된 상기 제 3 솔더볼 랜드들에 각각 연결된 복수의 제 2 솔더볼들을 포함하고,
    상기 제 2 반도체 패키지의 상기 제 2 솔더볼들이 상기 제 1 반도체 패키지의 제 2 개구들에 의해 노출된 상기 제 2 솔더볼 랜드들에 전기적으로 연결된 것을 특징으로 하는 멀티스택 반도체 패키지.
  17. 제 15 항에 있어서, 상기 제 2 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 제 2 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 멀티스택 반도체 패키지.
  18. 제 15 항에 있어서, 상기 제 3 솔더볼 랜드들은 적어도 일 방향을 따라서 배치되고, 상기 제 3 개구들의 장축은 상기 일 방향과 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 멀티스택 반도체 패키지.
  19. 제 15 항에 있어서, 상기 제 2 및 제 3 개구들의 장축은 모두 동일한 방향을 향하도록 배치된 것을 특징으로 하는 멀티스택 반도체 패키지.
  20. 제 15 항에 있어서, 상기 제 2 솔더볼 랜드들은 상기 제 1 패키지 기판의 가장자리를 따라서 배치되고, 상기 제 2 개구들의 장축은 상기 제 1 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 멀티스택 반도체 패키지.
  21. 제 15 항에 있어서, 상기 제 3 솔더볼 랜드들은 상기 제 2 패키지 기판의 가장자리를 따라서 배치되고, 상기 제 3 개구들의 장축은 상기 제 2 패키지 기판의 가장자리와 30 ~ 60o의 편각을 갖도록 각각 배치된 것을 특징으로 하는 멀티스택 반도체 패키지.
  22. 제 15 항에 있어서, 상기 제 2 솔더볼은 달걀 모양으로 형성된 것을 특징으로 하는 멀티스택 반도체 패키지.
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