KR20230006687A - 외부 도전판을 포함하는 반도체 패키지 - Google Patents

외부 도전판을 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20230006687A
KR20230006687A KR1020210086666A KR20210086666A KR20230006687A KR 20230006687 A KR20230006687 A KR 20230006687A KR 1020210086666 A KR1020210086666 A KR 1020210086666A KR 20210086666 A KR20210086666 A KR 20210086666A KR 20230006687 A KR20230006687 A KR 20230006687A
Authority
KR
South Korea
Prior art keywords
semiconductor device
conductive plate
conductive
thickness
insulating layer
Prior art date
Application number
KR1020210086666A
Other languages
English (en)
Inventor
김민정
김동규
김종윤
이석현
장재권
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210086666A priority Critical patent/KR20230006687A/ko
Priority to TW111111281A priority patent/TW202303898A/zh
Priority to US17/828,799 priority patent/US20230005842A1/en
Priority to CN202210712336.5A priority patent/CN115568096A/zh
Publication of KR20230006687A publication Critical patent/KR20230006687A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는, 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되, 상기 제1 기판은: 제1 절연막과 이 위에 적층된 제2 절연막; 상기 제1 절연막과 상기 제2 절연막 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및 상기 제2 절연막 상에 위치하는 도전 패드와 도전판을 포함하되, 상기 도전 패드는 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 중첩되고, 상기 도전판은 상기 신호라인들과 중첩된다.

Description

외부 도전판을 포함하는 반도체 패키지{Semiconductor package comprising outer conductive plane}
본 발명은 반도체 패키지에 관한 것으로 더욱 상세하게는 외부 도전판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 다이를 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는, 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되, 상기 제1 기판은: 제1 절연막과 이 위에 적층된 제2 절연막; 상기 제1 절연막과 상기 제2 절연막 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및 상기 제2 절연막 상에 위치하는 도전 패드와 도전판을 포함하되, 상기 도전 패드는 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 중첩되고, 상기 도전판은 상기 신호라인들과 중첩된다.
본 발명의 일 양태에 따른 반도체 패키지는, 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치; 상기 제1 기판과 상기 제1 반도체 장치를 연결시키는 제1 연결부재; 및 상기 제1 기판과 상기 제2 반도체 장치를 연결시키는 제2 연결 부재를 포함하되, 상기 제1 기판은: 차례로 적층된 제1 절연막, 제2 절연막 및 제3 절연막; 상기 제1 절연막과 상기 제2 절연막 사이에 제1 재배선 패턴; 상기 제2 절연막과 상기 제3 절연막 사이에 개재되며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결시키는 신호 라인들; 상기 제3 절연막의 상부면과 접하는 도전판; 상기 제3 절연막의 상부면과 접하며 상기 제1 연결 부재와 접하는 제1 도전 패드; 및 상기 제3 절연막의 상부면과 접하며 상기 제2 연결 부재와 접하는 제2 도전 패드를 포함하되, 상기 도전 패드의 상면은 상기 도전판의 상면보다 높고, 상기 도전판은 상기 제1 도전 패드와 제1 거리로 이격되고, 상기 제1 거리는 5㎛~50㎛이다.
본 발명의 다른 양태에 따른 반도체 패키지는 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되, 상기 제1 기판은: 차례로 적층된 다층의 절연막들; 상기 다층의 절연막들 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및 상기 다층의 절연막들 중에 최상위 절연막 상에 위치하는 도전 패드와 도전판을 포함하되, 상기 도전 패드는 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 중첩되고, 상기 도전판은 상기 최상위 절연막의 상면을 노출시키며 상기 신호 라인들과 중첩되는 적어도 하나의 구멍을 포함한다.
본 발명의 또 다른 양태에 따른 반도체 패키지는 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되, 상기 제1 기판은: 제1 절연막과 이 위에 적층된 제2 절연막; 상기 제1 절연막과 상기 제2 절연막 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및 상기 제2 절연막 상에 위치하는 도전 패드와 도전판을 포함하되, 상기 도전 패드는 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 연결되고, 상기 도전판의 하부면은 요철구조를 가지고, 상기 도전판은 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 연결되지 않는다.
본 발명의 또 다른 양태에 따른 반도체 패키지는 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되, 상기 제1 기판은: 제1 절연막과 이 위에 적층된 제2 절연막; 상기 제1 절연막과 상기 제2 절연막 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및 상기 제2 절연막 상에 위치하는 도전 패드와 도전판을 포함하되, 상기 도전 패드는 중심부와 가장자리부, 그리고 이들 사이에서 이들을 연결하는 연결부를 포함하되, 상기 중심부는 상기 도전 패드의 상면으로부터 제1 두께를 가지고, 상기 가장자리부는 상기 도전 패드의 상면으로부터 제2 두께를 가지고, 상기 연결부는 상기 도전 패드의 상면으로부터 제3 두께를 가지고, 상기 제2 두께는 상기 제3 두께보다 크고 상기 제1 두께보다 작다.
본 발명에 따른 반도체 패키지는 신호 라인들과 중첩되는 외부 도전판을 가지고 상기 외부 도전판에 접지 전압을 인가할 수 있다. 이로써 상기 외부 도전판이 신호 라인들에 대한 전기적 차폐 역할을 할 수 있다. 이로써 신호 라인들을 통한 전기적 신호의 노이즈나 속도 저하를 방지할 수 있다. 이로써 반도체 패키지의 전기적 성능 측면에서 Signal Integrity 향상이 가능해진다.
또한 외부 도전판과 도전 패드의 하부면들이 요철구조를 가져, 외부 도전판과 도전 패드이 최상위 절연막의 상부면으로부터 박리되는 것이 방지될 수 있다. 이로써 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한 외부 도전판이 최상위 절연막의 상부면을 노출시키는 복수개의 홀들을 포함하며, 이 홀들을 통해 절연막들로부터 발생될 수 있는 가스들을 외부로 방출시킬 수 있다. 이로써 절연막들이나 외부 도전판의 박리를 방지하고 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한 외부 도전판의 상부면이 도전 패드의 상부면 보다 낮아, 내부 연결 부재를 본딩할 때, 공정 불량을 방지하기 용이하며, 도전 패드들과 외부 도전판 간의 쇼트를 방지할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 1b는 도 1a의 ‘P1’ 부분을 확대한 도면이다.
도 2a는 본 발명의 실시예들에 따라 도 1a를 A-A’선으로 자른 단면도이다.
도 2b 및 도 2c는 도 2a의 ‘P2’ 부분을 확대한 도면들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 외부 도전판의 사시도들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 도전 패드의 사시도들이다.
도 5a 내지 도 5h는 도 2a 및 도 2b의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따라 도 1a의 ‘P1’ 부분을 확대한 도면들이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 9는 도 8을 A-A’선으로 자른 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 본 명세서에서 제1, 제2 등과 같은 순서를 나타내는 용어는 동일/유사한 기능들을 하는 구성들을 서로 구분하기 위해 사용되었으며, 언급되는 순서에 따라 그 번호가 바뀔 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 1b는 도 1a의 'P1' 부분을 확대한 도면이다. 도 2a는 본 발명의 실시예들에 따라 도 1a를 A-A'선으로 자른 단면도이다. 도 2b 및 도 2c는 도 2a의 'P2' 부분을 확대한 도면들이다.
도 1a, 1b, 2a 내지 2c를 참조하면, 본 예에 따른 반도체 패키지(1000)에서는 제1 재배선 기판(RD1) 상에 제1 반도체 장치(CH1)와 제2 반도체 장치들(CH2)이 실장된다. 상기 제2 반도체 장치들(CH2)은 제1 방향(X1)으로 상기 제1 반도체 장치(CH1)의 옆에 배치될 수 있다. 상기 제2 반도체 장치들(CH2)은 제2 방향(X2)으로 서로 이격될 수 있다. 상기 제1 반도체 장치(CH1), 상기 제2 반도체 장치들(CH2) 및 상기 제1 재배선 기판(RD1)은 장치 몰드막(MDT)으로 덮일 수 있다.
상기 제1 재배선 기판(RD1)은 차례로 적층된 제1 내지 제5 절연막들(IL1~IL5)을 포함할 수 있다. 상기 제1 내지 제5 절연막들(IL1~IL5)은 각각 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg) 또는 FR4(Fire resist-4)), 광경화성 수지 및/또는 PID(Photo-Imageable Dielectric) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 상기 제5 절연막(IL5)은 '최상위 절연막'으로도 명명될 수 있다. 상기 제1 절연막(IL1) 내에는 언더 범프들(UBM)이 배치될 수 있다. 언더 범프들(UBM)은 각각, 도전성 물질을, 예를 들면, 티타늄, 구리, 주석, 납, 은, 알루미늄, 금, 니켈과 같은 금속을 포함할 수 있다. 상기 언더 범프들(UBM)에는 외부 연결 단자들(OSB)이 각각 본딩될 수 있다. 외부 연결 단자들(OSB)는 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나를 포함할 수 있다. 상기 외부 연결 단자들(OSB)는 각각, 도전성 물질을, 예를 들면, 주석, 납, 은, 구리, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제1 절연막(IL1)과 제2 절연막(IL2) 사이에는 제1 재배선 패턴들(RP1)과 제1 내부 접지 패턴들(IGP1)이 배치될 수 있다. 상기 제2 절연막(IL2)과 제3 절연막(IL3) 사이에는 제2 재배선 패턴들(RP2)이 배치될 수 있다. 상기 제3 절연막(IL3)과 제4 절연막(IL4) 사이에는 제3 재배선 패턴들(RP3)과 제2 내부 접지 패턴들(IGP2)이 배치될 수 있다. 상기 제4 절연막(IL4)과 제5 절연막(IL5) 사이에는 제4 재배선 패턴들(RP4)이 배치될 수 있다. 제4 재배선 패턴들(RP4) 중 일부는 상기 제1 반도체 장치(CH1)와 상기 제2 반도체 장치들(CH2)을 연결시키는 신호 라인들(SL)일 수 있다. 상기 제1 내지 제4 절연막들(IL1~IL4) 내에는 각각 비아 패턴들(VP)이 배치될 수 있다. 상기 비아 패턴들(VP)의 측벽은 경사질 수 있다. 제4 재배선 패턴들(RP4)과 신호 라인들(SL)은 제5 절연막(IL5)으로 덮일 수 있다.
상기 제1 내지 제4 재배선 패턴들(RP1~RP4)과 상기 제1 및 제2 내부 접지 패턴들(IGP1, IGP2)은 각각 도전성 물질을, 예를 들면, 티타늄, 구리, 주석, 납, 은, 알루미늄, 금, 니켈과 같은 금속을 포함할 수 있다.
상기 제5 절연막(IL5) 상에는 도전 패드들(PA)과 외부 도전판(OGP)이 배치될 수 있다. 상기 도전 패드들(PA)과 외부 도전판(OGP)은 각각 도전성 물질을, 예를 들면, 티타늄, 구리, 주석, 납, 은, 알루미늄, 금, 니켈과 같은 금속을 포함할 수 있다. 상기 도전 패드들(PA)의 일부는 상기 제5 절연막(IL5)을 관통하여 신호 라인들(SL)과 접하고 상기 도전 패드들(PA)의 다른 일부는 상기 제5 절연막(IL5)을 관통하여 제4 재배선 패턴들(RP4)과 접한다. 도전 패드들(PA)은 제1 반도체 장치(CH1)과 중첩되는 제1 도전 패드들(PA(1))과 제2 반도체 장치들(CH2)과 중첩되는 제2 도전 패드들(PA(2))을 포함할 수 있다. 상기 제5 절연막(IL5) 상에는 도전 패드들(PA)과 외부 도전판(OGP)이 배치될 수 있다. 도전 패드들(PA)은 제1 및 제2 반도체 장치들(CH1, CH2)과 전기적으로 연결될 수 있다. 상기 외부 도전판(OGP)은 제1 및 제2 반도체 장치들(CH1, CH2)과 전기적으로 연결되지 않을 수 있다. 외부 도전판(OGP)의 평면 면적은 도전 패드(PA)의 평면 면적 보다 클 수 있다. 제1 방향(X1) 또는 제2 방향(X2)으로 외부 도전판(OGP)의 폭은 도전 패드(PA)의 폭 보다 클 수 있다.
도 2b를 참조하면, 상기 재배선 패턴들(RP1~RP4)의 측벽들과 하부면들은 제1 베리어막들(BM1)로 각각 덮일 수 있다. 제1 내부 접지 패턴들(IGP1)과 제2 내부 접지 패턴들(IGP2)의 측벽들과 하부면들도 제1 베리어막들(BM1)로 각각 덮일 수 있다. 상기 비아 패턴들(VP)의 측벽들과 하부면들도 제1 베리어막들(BM1)로 각각 덮일 수 있다. 상기 제1 베리어막들(BM1)은 각각 예를 들면 티타늄, 탄탈륨, 티타늄질화막 중 적어도 하나를 포함할 수 있다. 상기 재배선 패턴들(RP1~RP4), 상기 내부 접지 패턴들(IGP1, IGP2) 및 상기 비아 패턴들(VP)은 서로 동일한 금속, 예를 들면 구리를 포함할 수 있다.
도 2c를 참조하면, 상기 비아 패턴들(VP)은 각각 바로 위에 위치하는 상기 재배선 패턴들(RP1~RP4) 및 상기 내부 접지 패턴들(IGP1, IGP2) 중 어느 하나와 일체형으로 이루어질 수 있다. 이렇게 일체형으로 이루어지는 경우, 제1 베리어막(BM1)은 상기 재배선 패턴(RP1~RP4) 또는 상기 내부 접지 패턴(IGP1, IGP2)과 상기 비아 패턴(VP) 사이에 개재되지 않는다. 또한 도 2c에서 제1 베리어막들(BM1)은 상기 재배선 패턴들(RP1~RP4) 및 상기 내부 접지 패턴들(IGP1, IGP2)의 측벽들을 덮지 않는다.
평면적 관점에서, 재배선 패턴들(RP1~RP4) 중 일부는 도 1b에 개시된 바와 같이 각각 라인 부분(LP)과 이의 적어도 일 단부에 배치되는 패드 부분(PP)을 포함할 수 있다. 상기 신호 라인들(SL)의 라인 부분들(LP)은 평면적 관점에서 제1 방향(X1)으로 연장되며 제2 방향(X2)으로 서로 이격될 수 있다. 상기 신호 라인들(SL)의 라인 부분들(LP)은 서로 평행할 수 있다. 상기 신호 라인들(SL)이 모여 있는 영역을 파이(PHY) 영역(PYR)이라 명명할 수 있다. 외부 도전판(OGP)은 상기 파이 영역(PYR)과 중첩될 수 있다.
상기 신호 라인들(SL)의 패드 부분들(PP)의 일부는 제1 반도체 장치(CH1) 아래의 제1 도전 패드들(PA(1))과 중첩될 수 있고 상기 신호 라인들(SL)의 패드 부분들(PP)의 다른 일부는 제2 반도체 장치(CH2) 아래의 제2 도전 패드들(PA(2))과 중첩될 수 있다. 도 1b에서 도면의 간략화와 명확성을 위해 상기 신호 라인들(SL)의 패드 부분들(PP)의 일부는 생략되었다. 상기 신호 라인들(SL)의 라인 부분들(LP)은 제1 반도체 장치(CH1)과 제2 반도체 장치(CH2) 사이의 공간(SPC)과 중첩될 수 있다.
제1 내부 접지 패턴들(IGP1)은 평면적 관점에서 서로 연결되어 그물망 형태를 구성할 수 있으며, 접지 전압이 인가될 수 있다. 제2 내부 접지 패턴들(IGP2)도 평면적 관점에서 서로 연결되어 그물망 형태를 구성할 수 있으며, 접지 전압이 인가될 수 있다.
상기 제1 반도체 장치(CH1)는 제1 칩 기판(PS1), 이 위에 배치되는 제1 반도체 다이(DE1), 이들 사이에 개재되는 제1 접착막(AD1), 이들을 덮는 제1 칩 몰드막(MD1), 그리고 상기 제1 칩 기판(PS1)과 제1 반도체 다이(DE1)을 연결시키는 제1 와이어들(WR1)을 포함할 수 있다.
상기 제2 반도체 장치(CH2)는 제2 칩 기판(PS2), 이들 사이에 적층되는 제2 반도체 다이들(DE2) 및 이들을 덮는 제2 칩 몰드막(MD2)을 포함한다. 상기 제2 반도체 다이들(DE2) 중 일부는 관통 비아(TSV)를 포함할 수 있다. 관통 비아(TSV)는 예를 들면 구리나 텅스텐과 같은 금속을 포함할 수 있다. 상기 제2 반도체 다이들(DE2)은 제1 내부 연결 부재들(ISB1)에 의해 상기 제2 칩 기판(PS2)에 전기적으로 연결될 수 있다.
상기 제1 반도체 장치(CH1)와 상기 제2 반도체 장치들(CH2)은 제2 내부 연결 부재들(ISB2)에 의해 상기 도전 패드들(PA)에 전기적으로 연결될 수 있다. 제1 내부 연결 부재들(ISB1)과 제2 내부 연결 부재들(ISB2)은 각각 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나를 포함할 수 있다. 제1 내부 연결 부재들(ISB1)과 제2 내부 연결 부재들(ISB2)은 각각, 도전성 물질을, 예를 들면, 주석, 납, 은, 구리, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제1 반도체 장치(CH1)는 예를 들면, MEMS(microelectromechanical system) 소자 칩, ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩, 또는 CPU(Central Processing Unit) 칩일 수 있다. 이 경우, 상기 제1 반도체 다이(DE1)은 로직 회로를 포함할 수 있다.
상기 제2 반도체 장치(CH2)는 예를 들면 HBM(high bandwidth memory) 칩 또는 HMC(hybrid memory cubic) 칩일 수 있다. 이 경우, 상기 제2 반도체 다이들(DE2)은 메모리 회로를 포함할 수 있다. 상기 제2 반도체 다이들(DE2)은 예를 들면 NAND, VNAND, DRAM, SRAM, EEPROM, PRAM, MRAM 및 ReRAM 중 적어도 하나의 메모리 셀들을 포함할 수 있다.
다시 도 2b 및 도 2c를 참조하면, 제5 절연막(IL5)의 상부면은 요철구조를 가질 수 있다. 즉, 제5 절연막(IL5)은 절연 돌출부들(ILP1, ILP2)과 이들 사이의 리세스 영역들(RC)을 포함할 수 있다. 상기 절연 돌출부들(ILP1, ILP2)은 상기 외부 도전판(OGP)과 중첩되는 제1 절연 돌출부들(ILP1)과 상기 도전 패드들(PA)과 중첩되는 제2 절연 돌출부들(ILP2)을 포함할 수 있다. 제1 절연 돌출부들(ILP1)은 평면적 관점에서 제2 방향(X2)으로 연장되는 라인 형태 또는 제1 방향(X1)과 제2 방향(X2)을 따라 2차원적으로 배열되며 서로 고립된 섬 형태 또는 그물망 형태를 가질 수 있다. 상기 제2 절연 돌출부들(ILP2)은 평면적 관점에서 링 형태를 가질 수 있다.
도 1b의 평면적 관점에서 제1 반도체 장치(CH1)과 중첩되는 제1 도전 패드들(PA(1))은 제2 반도체 장치들(CH2)과 중첩되는 제2 도전 패드들(PA(2))과 제1 방향(X1)으로 제1 간격(DS1)으로 이격될 수 있다. 상기 외부 도전판(OGP)은 상기 제1 방향(X1)으로 제1 폭(W1)을 가질 수 있다. 본 예에 있어서, 상기 제1 폭(W1)은 상기 제1 간격(DS1) 보다 클 수 있다. 상기 외부 도전판(OGP)은 상기 신호 라인들(SL)과 중첩될 수 있다. 상기 외부 도전판(OGP)에는 접지 전압이 인가될 수 있다. 상기 외부 도전판(OGP)은 상기 제1 반도체 장치(CH1)과 상기 제2 반도체 장치(CH2) 사이의 공간(SPC)에 노출될 수 있다.
도 1a에서 상기 외부 도전판(OGP)은 두 개로 제공되며, 제2 방향(X2)으로 서로 이격될 수 있다. 상기 외부 도전판들(OGP)은 각각 제2 반도체 장치들(CH2)과 중첩될 수 있다.
상기 외부 도전판(OGP)의 하부면(BS)은 요철 구조를 가질 수 있다. 상기 외부 도전판(OGP)의 하부면(BS)은 시드막(SD)으로 덮일 수 있다. 상기 외부 도전판(OGP)과 시드막(SD)은 서로 동일한 금속, 예를 들면 구리를 포함할 수 있다. 상기 외부 도전판(OGP)과 시드막(SD) 사이의 경계면은 없을 수도 있으며, 서로 합쳐져 하나의 도전 패턴(즉, 외부 도전판(OGP))으로 보일 수 있다.
상기 제1 절연 돌출부들(ILP1)의 상부면들과 상기 시드막(SD) 사이 또는 상기 제1 절연 돌출부들(ILP1)의 상부면들과 상기 외부 도전판(OGP) 사이에는 제2 베리어막(BM2)이 개재될 수 있다. 상기 외부 도전판(OGP)의 상부면(US) 상에는 제3 베리어막(BM3)과 웨팅막(WT)이 차례로 적층될 수 있다.
상기 제3 베리어막(BM3)은 예를 들면 니켈을 포함할 수 있으며, 구리의 확산을 방지하는 역할을 할 수 있다. 상기 웨팅막(WT)은 예를 들면 금을 포함할 수 있으며, 상기 제3 베리어막(BM3)과 제2 내부 연결 부재(ISB2)의 솔더막 간의 접착력을 개선하는 역할을 할 수 있다.
상기 외부 도전판(OGP)은 교대로 반복되며 서로 일체형으로 이루어지는 제1 부분들(10a)과 제2 부분들(10b)을 포함할 수 있다. 상기 제2 부분들(10b)은 상기 제1 부분들(10a) 보다 상기 제5 절연막(IL5) 쪽으로 돌출될 수 있다. 상기 제2 부분들(10b)은 '접지 돌출부'로도 명명될 수 있다. 상기 제1 부분들(10a)은 '접지 함몰부'로도 명명될 수 있다. 상기 제2 부분들(10b)은 상기 제5 절연막(IL5)의 상기 함몰된 영역(RC) 상에 배치되고 상기 제1 부분들(10a)은 상기 제5 절연막(IL5)의 제1 절연 돌출부(ILP1) 상에 배치될 수 있다. 상기 제2 부분들(10b)은 상기 제1 절연 돌출부들(ILP1)과 서로 맞물릴 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 외부 도전판의 사시도들이다. 도 3a와 도 3b는 도 2b 및 도 2c의 외부 도전판이 뒤집힌 모습을 도시한다. 평면적 관점에서 상기 제2 부분들(10b)은 도 3a처럼 제2 방향(X2)으로 연장되며 제1 방향(X1)으로 서로 이격되는 라인 형태를 가질 수 있다. 또는 평면적 관점에서 상기 제2 부분들(10b)은 도 3b처럼 제1 방향(X1)과 제2 방향(X2)을 따라 2차원적으로 배열되며 서로 이격되는 섬 형태를 가질 수 있다.
상기 제1 절연 돌출부(ILP1) 상에서 상기 제1 부분(10a)은 제1 두께(T1)를 가질 수 있다. 또는 상기 제1 두께(T1)는 상기 제1 절연 돌출부(ILP1) 상에서 상기 제1 부분(10a)과 시드막(SD)의 두께들의 함에 해당할 수 있다. 또는 상기 제1 두께(T1)는 상기 제1 절연 돌출부(ILP1) 상에서 제2 베리어막(BM2)과 제3 베리어막(BM3) 간의 간격에 해당될 수 있다.
상기 함몰된 영역(RC) 상에서 상기 제2 부분(10b)은 제2 두께(T2)를 가질 수 있다. 또는 상기 제2 두께(T2)는 상기 함몰된 영역(RC) 상에서 상기 제2 부분(10b)과 시드막(SD)의 두께들의 함에 해당할 수 있다. 또는 상기 제2 두께(T2)는 상기 함몰된 영역(RC) 상에서 제5 절연막(IL5)과 제3 베리어막(BM3) 간의 간격에 해당될 수 있다. 상기 제2 두께(T2)는 상기 제1 두께(T1) 보다 클 수 있다. 상기 제2 두께(T2)는 외부 도전판(OGP)의 최대 두께가 될 수 있다.
상기 외부 도전판(OGP)은 상기 도전 패드들(PA)의 일부를 각각 둘러 쌀 수 있다. 상기 외부 도전판(OGP)은 상기 도전 패드들(PA)이 삽입되는 복수개의 제1 홀들(H1)을 포함할 수 있다. 상기 제1 홀들(H1)의 내측벽들은 상기 도전 패드(PA)와 제2 거리(DS2)로 이격될 수 있다. 제2 거리(DS2)는 바람직하게는 5㎛~50㎛일 수 있다. 상기 제1 홀들(H1)에 의해 상기 도전 패드(PA)의 옆의 제5 절연막(IL5)의 상부면이 노출될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 도전 패드의 사시도들이다. 도 4a는 도전 패드(PA)의 상부면(PA_U) 쪽에서 본 모습이고 도 4b는 도 4a가 뒤집힌 모습니다.
도 1b, 2b, 2c, 4a 및 4b를 참조하면, 도전 패드(PA)의 상부면(PA_U)은 평탄할 수 있고, 도전 패드(PA)의 하부면(PA_B)은 굴곡질 수 있다. 도전 패드(PA)는 중심부(CTP), 가장자리부(EP) 및 이들을 연결하는 연결부(CNP)을 포함할 수 있다. 중심부(CTP), 가장자리부(EP) 및 연결부(CNP)는 서로 일체형으로 이루어질 수 있다. 상기 도전 패드(PA)의 하부면(PA_B)은 시드막(SD)으로 덮인다. 상기 제5 절연막(IL5)에는 신호 라인(SL)을 노출시키는 패드 홀들(PH1)이 형성된다. 상기 도전 패드(PA)의 중심부(CTP)는 상기 패드 홀(PH1) 안에 삽입된다. 상기 패드 홀(PH1) 양 옆에 제2 절연 돌출부(ILP2)가 위치한다. 상기 연결부(CNP)는 상기 제2 절연 돌출부(ILP2) 상에 위치할 수 있다. 제2 베리어막(BM2)은 상기 패드 홀(PH1)의 내측벽과 신호 라인(SL)의 상부면 그리고 상기 제2 절연 돌출부(ILP2)의 상부면 상에 위치한다. 상기 도전 패드(PA)의 상부면(PA_U) 상에는 제3 베리어막(BM3)과 웨팅막(WT)이 차례로 적층될 수 있다.
상기 중심부(CTP)는 평면적으로 원형일 수 있다. 상기 중심부(CTP)의 측벽은 경사질 수 있다. 평면적으로 상기 연결부(CNP)와 상기 가장자리부(EP)는 각각 상기 중심부(CTP)를 둘러싸는 고리 형태를 가질 수 있다. 상기 도전 패드(PA)의 중심부(CTP)는 상기 제5 절연막(IL5)을 관통하여 상기 신호 라인(SL)과 전기적으로 연결될 수 있다. 상기 가장자리부(EP)는 상기 제2 절연 돌출부(ILP2)의 측벽을 덮을 수 있다.
상기 도전 패드(PA)는 중심부(CTP)는 제3 두께(T3)를 가질 수 있다. 또는 상기 제3 두께(T3)는 상기 중심부(CTP)과 시드막(SD)의 두께들의 함에 해당할 수 있다. 상기 도전 패드(PA)의 연결부(CNP)는 제4 두께(T4)를 가질 수 있다. 또는 상기 제4 두께(T4)는 상기 연결부(CNP)과 시드막(SD)의 두께들의 함에 해당할 수 있다. 상기 도전 패드(PA)의 상기 가장자리부(EP)는 제5 두께(T5)를 가질 수 있다. 상기 제5 두께(T5)는 상기 제4 두께(T4) 보다 크고 제3 두께(T3)보다 작을 수 있다. 상기 제3 두께(T3)는 상기 도전 패드(PA)의 최대 두께가 될 수 있다. 상기 도전 패드(PA)의 최대 두께는 외부 도전판(OGP)의 최대 두께 보다 클 수 있다.
상기 도전 패드(PA)의 상기 가장자리부(EP)의 상기 제5 두께(T5)는 상기 외부 도전판(OGP)의 제2 부분(10b)의 상기 제2 두께(T2) 보다 클 수 있다. 상기 도전 패드(PA)의 상기 연결부(CNP)의 상기 제4 두께(T4)는 상기 외부 도전판(OGP)의 제1 부분(10a)의 상기 제1 두께(T1) 보다 클 수 있다. 상기 도전 패드(PA)의 상기 가장자리부(EP)의 하부면의 높이는 상기 외부 도전판(OGP)의 제2 부분(10b)의 하부면(BS)의 높이와 같을 수 있다. 상기 도전 패드(PA)의 상부면(PA_U)의 높이(HT1)는 상기 외부 도전판(OGP)의 상부면(US)의 높이(HT2) 보다 높을 수 있다.
장치 몰드막(MDT)은 상기 도전 패드들(PA)과 상기 외부 도전판(OGP)의 측벽을 덮을 수 있다. 장치 몰드막(MDT)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 장치 몰드막(MDT)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다.
도시하지는 않았지만, 상기 제1 및 제2 반도체 장치들(CH1, CH2)과 제1 재배선 기판(RD1) 사이에 언더필막이 개재될 수 있다. 이 경우, 상기 언더필막이 상기 도전 패드들(PA)과 상기 외부 도전판(OGP)의 측벽을 덮을 수 있다. 언더필막은 에폭시 수지를 포함할 수 있다. 언더필막은 무기 또는 유기 필러를 더 포함할 수 있다.
도시하지는 않았지만, 상기 외부 도전판(OGP)의 일부는 상기 제5 절연막(IL5)을 관통하여 제4 재배선 패턴들(RP4) 중 하나와 접할 수 있다. 본 발명의 실시예들에 따른 반도체 패키지(1000)에서는 신호 라인들(SL) 상에 외부 도전판(OGP)이 배치될 수 있다. 상기 외부 도전판(OGP)에는 접지 전압이 인가될 수 있다. 이로써 외부 도전판(OGP)은 상기 신호 라인들(SL)에 대한 전기적 차폐 역할을 할 수 있다. 이로써 상기 신호 라인들(SL)을 통한 전기적 신호의 노이즈나 속도 저하를 방지할 수 있다.
또한 상기 외부 도전판(OGP)의 하부면(BS)과 제5 절연막(IL5)의 상부면이 각각 서로 맞물리는 요철 구조를 가져, 외부 도전판(OGP)과 제5 절연막(IL5) 사이의 접착력이 향상될 수 있다. 이로써 상기 외부 도전판(OGP)이 상기 제5 절연막(IL5)의 상부면으로부터 박리되는 것이 방지될 수 있다. 이로써 반도체 패키지(1000)의 신뢰성을 향상시킬 수 있다.
또한 상기 도전 패드(PA)의 하부면(PA_B)도 요철 구조를 가져, 도전 패드(PA)과 제5 절연막(IL5) 사이의 접착력이 향상될 수 있다. 이로써 상기 도전 패드(PA)이 상기 제5 절연막(IL5)의 상부면으로부터 박리되는 것이 방지될 수 있다. 이로써 반도체 패키지(1000)의 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5h는 도 2a 및 도 2b의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2a 및 도 5a를 참조하면, 캐리어 기판(CRB) 상에 희생막(SAL)을 형성한다. 상기 캐리어 기판(CRB)은 예를 들면 투명한 유리 기판일 수 있다. 상기 희생막(SAL)은 상기 캐리어 기판(CRB), 후속의 언더 범프(UBM) 및 제1 절연막(IL1)과 식각 선택성을 가지거나 또는 열이나 광에 의해 분해되는는 물질을 포함할 수 있다. 예를 들면, 상기 희생막(SAL)은 열/광 분해성 에폭시 수지 또는 티타늄을 포함할 수 있다.
상기 희생막(SAL) 상에 언더 범프(UBM)을 형성한다. 상기 언더 범프(UBM)과 상기 희생막(SAL)을 덮는 제1 절연막(IL1)을 형성한다. 상기 제1 절연막(IL1)을 관통하는 비아 패턴들(VP)을 형성한다. 상기 제1 절연막(IL1) 상에 제1 재배선 패턴들(RP1)과 제1 내부 접지 패턴들(IGP1)을 형성한다. 상기 제1 재배선 패턴들(RP1)과 제1 내부 접지 패턴들(IGP1)을 덮는 제2 절연막(IL2)을 형성한다. 상기 제2 절연막(IL2)을 관통하는 비아 패턴들(VP)을 형성한다. 제2 절연막(IL2) 상에 제2 재배선 패턴들(RP2)을 형성한다. 상기 제2 재배선 패턴들(RP2)을 덮는 제3 절연막(IL3)을 형성한다. 상기 제3 절연막(IL3)을 관통하는 비아 패턴들(VP)을 형성한다. 상기 제3 절연막(IL3) 상에 제3 재배선 패턴들(RP3)과 제2 내부 접지 패턴들(IGP2)을 형성한다. 제3 재배선 패턴들(RP3)과 제2 내부 접지 패턴들(IGP2)을 덮는 제4 절연막(IL4)을 형성한다. 상기 제4 절연막(IL4)을 관통하는 비아 패턴들(VP)을 형성한다. 상기 제4 절연막(IL4) 상에 제4 재배선 패턴들(RP4)과 신호 라인들(SL)을 형성한다. 상기 제4 재배선 패턴들(RP4)과 신호 라인들(SL)을 덮는 제5 절연막(IL5)을 형성한다. 상기 제5 절연막(IL5)은 예를 들면 PID로 형성될 수 있다. 제5 절연막(IL5)에 제4 재배선 패턴들(RP4)과 상기 신호 라인들(SL)을 일부 노출시키는 패드 홀들(PH1)을 형성할 수 있다. 제5 절연막(IL5)은 코팅 및 경화 공정으로 형성될 수 있다. 상기 패드 홀들(PH1)은 상기 제5 절연막(IL5)에 대해 노광 및 현상 공정을 진행하여 형성될 수 있다.
도 5b를 참조하면, 상기 제5 절연막(IL5)의 전면 상에 하드마스크막(HM)을 콘포말하게 형성할 수 있다. 상기 하드마스크막(HM)은 예를 들면 티타늄을 포함할 수 있다. 상기 하드마스크막(HM) 상에 제1 마스크 패턴들(MK1)을 형성할 수 있다. 상기 제1 마스크 패턴들(MK1)의 일부는 상기 패드 홀들(PH1)을 채울 수 있다. 상기 제1 마스크 패턴들(MK1)은 예를 들면 포토레지스트 패턴일 수 있다.
도 5c를 참조하면, 상기 제1 마스크 패턴들(MK1)을 식각 마스크로 이용하여 상기 하드 마스크막(HM)을 식각하여 제2 베리어막들(BM2)을 형성하고 상기 제5 절연막(IL5)의 상부면을 노출시킬 수 있다. 상기 제1 마스크 패턴들(MK1)을 제거할 수 있다. 그리고 상기 제2 베리어막들(BM2)을 식각 마스크로 이용하여 상기 제5 절연막(IL5)을 식각하여 상기 제2 베리어막들(BM2) 옆에 리세스 영역들(RC)을 형성할 수 있다. 또한 상기 제2 베리어막들(BM2) 아래에 제1 및 제2 절연 돌출부들(ILP1, ILP2)이 형성될 수 있다.
도 5d를 참조하면, 상기 제5 절연막(IL5)의 전면 상에 시드막(SD)을 콘포말하게 적층한다.
도 5e를 참조하면 상기 시드막(SD) 상에 제2 마스크 패턴들(MK2)을 형성한다. 상기 제2 마스크 패턴들(MK2)은 도전 패드(PA)와 외부 도전판(OGP)이 형성될 영역들을 정의할 수 있다. 상기 제2 마스크 패턴들(MK2)은 예를 들면 포토레지스트 패턴으로 형성될 수 있다.
도 5e를 참조하면, 도금 공정을 진행하여 상기 제2 마스크 패턴들(MK2)에 의해 한정된 영역들에서 상기 시드막(SD) 상에 도전 패드(PA)와 외부 도전판(OGP)을 형성한다. 이때 상기 외부 도전판(OGP)이 형성될 면적이 상기 도전 패드(PA)가 형성될 면적보다 상대적으로 넓기에, 로딩 효과 또는 Geometry Effect에 따라 도금막의 두께 차이가 발생할 수 있다. 이로써 도 2b처럼 제5 두께(T5)는 제2 두께(T2) 보다 클 수 있다. 이로써 외부 도전판(OGP)과 도전 패드(PA)의 상부면들의 높이들(HT1, HT2)이 차이가 난다. 즉, 상기 도전 패드(PA)의 상부면(PA_U)의 높이(HT1)는 상기 외부 도전판(OGP)의 상부면(US)의 높이(HT2) 보다 높을 수 있다. 계속해서 도금공정을 진행하여 상기 도전 패드(PA)와 외부 도전판(OGP) 상에 제3 베리어막(BM3)과 웨팅막(WT)을 형성한다.
도 5g를 참조하면, 상기 제2 마스크 패턴들(MK2)을 제거하고 상기 도전 패드(PA)와 외부 도전판(OGP) 사이에서 상기 시드막(SD)의 상부면을 노출시킬 수 있다.
도 5h를 참조하면, 상기 도전 패드(PA)와 외부 도전판(OGP) 사이에서 노출된 상기 시드막(SD)을 제거하고 상기 제5 절연막(IL5)의 상부면을 노출시킨다. 이로써 도 1a 내지 도 2c의 제1 재배선 기판(RD1)을 형성할 수 있다. 그리고 제2 내부 연결 부재들(ISB2)을 이용하여 제1 반도체 장치(CH1)와 제2 반도체 장치들(CH2)을 상기 도전 패드들(PA) 상에 본딩한다. 이때 상기 도전 패드(PA)의 상부면(PA_U)의 높이(HT1)가 상기 외부 도전판(OGP)의 상부면(US)의 높이(HT2) 보다 높아, 단차가 발생하기에, 2 내부 연결 부재들(ISB2)이 상기 외부 도전판(OGP) 상에 붙기 어렵다. 이로써 상기 도전 패드들(PA)과 상기 외부 도전판(OGP) 간의 쇼트를 방지할 수 있다. 후속으로 장치 몰드막(MDT)을 형성한다. 그리고 상기 희생막(SAL)과 상기 캐리어 기판(CRB)을 제거한 후, 언더 범프(UBM)에 외부 연결 단자들(OSB)을 본딩시킬 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따라 도 1a의 'P1' 부분을 확대한 도면들이다.
도 6a를 참조하면, 상기 외부 도전판(OGP)은 제1 홀들(H1) 외에 복수개의 제2 홀들(H2)을 더 포함할 수 있다. 상기 제2 홀들(H2)은 제1 방향(X1)과 제2 방향(X2)을 따라 2차원적으로 어레이를 구성하며 배열될 수 있다. 상기 제1 홀들(H1) 안에는 각각 도전 패드들(PA)가 배치될 수 있다. 상기 제2 홀들(H2) 안에는 도전 패드들(PA)이 배치되지 않는다. 상기 제2 홀들(H2)은 신호 라인들(SL)과 중첩될 수 있다. 상기 제2 홀들(H2)은 제5 절연막(IL5)의 상부면을 부분적으로 노출시킬 수 있다. 상기 제1 및 제2 반도체 장치들(CH1, CH2)을 상기 제1 재배선 기판(RD1) 상에 실장시키는 공정에서 가해지는 열에 의해 상기 제1 내지 제5 절연막들(IL1~IL5)에서 가스들이 발생될 수 있다. 이때 상기 제2 홀들(H2)은 상기 가스들의 아웃개싱(outgassing) 역할을 할 수 있다. 이로써 상기 외부 도전판(OGP)의 박리 등의 문제를 해결하고 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 6b를 참조하면, 본 예에 따른 외부 도전판(OGP)은 제1 홀들(H1)을 포함하지 않을 수 있다. 상기 외부 도전판(OGP)은 제1 방향(X1)으로 제1 폭(W1)을 가질 수 있다. 본 예에 있어서, 제1 도전 패드(PA(1))과 제2 도전 패드(PA(2)) 간의 제1 간격(DS1)은 상기 제1 폭(W1) 보다 클 수 있다. 그 외의 구성은 도 1b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 6c를 참조하면, 본 예에 따른 외부 도전판(OGP)은 도 6b와 같은 형태에서 도 6a의 제2 홀들(H2)을 포함할 수 있다. 그 외의 구조는 도 6a 및 도 6b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 7을 참조하면, 본 예에 따른 반도체 패키지(1001)의 외부 도전판(OGP)은 도 1a에서 두 개로 제공된 외부 도전판들(OGP)이 하나로 합쳐진 형태를 가질 수 있다. 즉, 하나의 외부 도전판(OGP)은 제1 반도체 장치(CH1)과 제2 반도체 장치들(CH2)과 동시에 중첩될 수 있다. 그 외의 구성은 도 1a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 9는 도 8을 A-A'선으로 자른 단면도이다.
도 8 및 도 9를 참조하면, 본 예에 따른 반도체 패키지(1002)의 외부 도전판(OGP)은 하나의 평판 형태로 제5 절연막(IL5)의 거의 전체 상부면을 덮을 수 있다. 외부 도전판(OGP)의 하부면은 전체적으로 요철구조를 가질 수 있다. 상기 외부 도전판(OGP)에는 접지 전압이 인가될 수 있다. 상기 외부 도전판(OGP)은 전기적 차폐 역할을 하여 제1 재배선 기판(RD1)과 제1 및 제2 반도체 장치들(CH1, CH2) 간의 전기적 신호의 노이즈들을 감소시킬 수 있다. 그 외의 구성은 도 1a 내지 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 10을 참조하면, 본 예에 따른 반도체 패키지(1003)은 복수개의 서로 이격된 외부 도전판들(OGP)을 포함할 수 있다. 상기 외부 도전판들(OGP)은 시계방향으로 제1 내지 제 6 외부 도전판들(OGP1~OGP6)을 포함할 수 있다. 제1 내지 제 6 외부 도전판들(OGP1~OGP6) 중 일부에는 접지 전압이, 다른 일부에는 파워 전압이, 그리고 나머지에는 억세스/커맨드 신호가 인가될 수 있다. 예를 들면 제1 내지 제 6 외부 도전판들(OGP1~OGP6) 중에 신호 라인들(OGP4)과 중첩되는 제3 및 제4 외부 도전판들(OGP3, OGP4)에는 접지 전압이 인가될 수 있다. 제1, 2, 5, 6 외부 도전판들(OGP1, OGP2, OGP5, OGP6) 중 적어도 하나에는 파워 전압이 인가될 수 있다. 또한 제1, 2, 5, 6 외부 도전판들(OGP1, OGP2, OGP5, OGP6) 중 적어도 다른 하나에는 억세스/커맨드 신호가 인가될 수 있다. 그 외의 구성은 도 1a 내지 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 본 예에 따른 반도체 패키지(1004)에서는 제1 재배선 기판(RD1)이 제3 내부 연결 부재(ISB3)을 이용하여 제1 패키지 기판(100) 상에 플립 칩 본딩 방식으로 실장된다. 상기 제1 패키지 기판(100)은 예를 들면 양면 또는 다층의 인쇄회로 기판일 수 있다. 또는 상기 제1 패키지 기판(100)은 또 다른 재배선 기판일 수 있다. 본 예에 있어서, 상기 제1 재배선 기판(RD1)은 '인터포저 기판'으로도 명명될 수 있다. 상기 제1 패키지 기판(100)에는 외부 연결 단자들(OSB)이 본딩될 수 있다. 상기 제1 패키지 기판(100) 상에 제1 및 제2 반도체 장치들(CH1, CH2)이 플립 칩 본딩 방식으로 실장된다. 상기 제1 재배선 기판(RD1)과 제1 및 제2 반도체 장치들(CH1, CH2)에 대한 설명은 도 1a 내지 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 제1 재배선 기판(RD1), 제1 및 제2 반도체 장치들(CH1, CH2) 및 제1 패키지 기판(100)은 방열 부재(HS)로 덮일 수 있다.
상기 방열 부재(HS)와 제1 및 제2 반도체 장치들(CH1, CH2) 사이에는 열 경계 물질막(TIM)이 개재될 수 있다. 상기 열 경계 물질막(TIM)은 그리즈(grease)나 열 경화성 수지막을 포함할 수 있다. 상기 열 경계 물질막(TIM)은 상기 열 경화성 수지막 내에 분산된 필러 입자들을 더 포함할 수 있다. 상기 필러 입자들은 열전도도가 높은 금속 파우더, 또는 그래핀 파우더를 포함할 수 있다. 또는 상기 필러 입자들은 실리카, 알루미나, 아연 산화물 및 붕화질소 중 적어도 하나를 포함할 수 있다.
상기 방열 부재(HS)의 하단과 상기 제1 패키지 기판(100) 사이에는 제2 접착막(AD2)이 개재될 수 있다. 본 예에 따른 반도체 패키지(1004)은 도 2a의 장치 몰드막(MDT)을 배재할 수 있다. 이로써 제1 및 제2 반도체 장치들(CH1, CH2) 사이에는 빈 공간으로 남을 수 있다.
상기 방열 부재(HS)는 열전도도가 높은 물질로 예를 들면, 텅스텐, 티타늄, 구리, 알루미늄과 같은 금속을 포함하거나 또는 그래핀을 포함할 수 있다. 상기 방열 부재(HS)는 도전성 물질을 포함할 수 있다. 상기 방열 부재(HS)는 전기적 차폐 역할도 할 수 있다. 그 외의 구성은 도 1a 내지 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 12를 참조하면, 본 예에 따른 반도체 패키지(1005)에서는 도 2a의 구조에서 제1 재배선 기판(RD1) 상에 연결 기판(900)과 제2 재배선 기판(RD2)이 추가로 배치될 수 있다. 상기 연결 기판(900)은 제1 및 제2 반도체 장치들(CH1, CH2)이 삽입되는 캐버티 영역(CV)을 포함할 수 있다.
연결 기판(900)은 제2 내부 연결 부재(ISB2)에 의해 제1 재배선 기판(RD1)의 도전 패드들(PA)에 연결될 수 있다. 연결 기판(900)과 제1 재배선 기판(RD1) 사이 그리고 제1 및 제2 반도체 장치들(CH1, CH2)과 제1 재배선 기판(RD1) 사이에는 언더필막(UF)이 개재될 수 있다. 언더필막(UF)은 외부 도전판(OGP)의 상부면을 일부 노출시킬 수 있다.
상기 연결 기판(900)는 복수의 베이스층들(910)과 도전 구조체(920)를 포함할 수 있다. 상기 베이스층들(910)은 본 예에 있어서 2층으로 구성되는 것으로 도시되었으나 이에 한정되지 않고 3층 이상일 수도 있다. 상기 베이스층들(910)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 베이스층들(910)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다.
상기 도전 구조체(920)는 연결 패드(921), 제 1 연결 비아(922), 제1 연결 배선(923), 및 제 2 연결 비아(924)을 포함할 수 있다. 본 예에 있어서, 상기 제 1 연결 비아(922)과 상기 제1 연결 배선(923)은 일체형으로 이루어질 수 있다. 상기 도전 구조체(920)는 구리, 알루미늄, 금, 니켈, 또는 티타늄과 같은 금속을 포함할 수 있다. 장치 몰드막(MDT)은 상기 연결 기판(900)도 덮을 수 있다.
제2 재배선 기판(RD2)은 장치 몰드막(MDT) 상에 차례로 적층된 제6 내지 제8 절연막들(IL6~IL8)을 포함할 수 있다. 상기 제6 내지 제8 절연막들(IL6~IL8)은 각각 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg) 또는 FR4(Fire resist-4)), 광경화성 수지 및/또는 PID(Photo-Imageable Dielectric) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
장치 몰드막(MDT) 상에는 제5 재배선 패턴들(RP5)이 배치될 수 있고 제6 절연막(IL6)으로 덮일 수 있다. 제6 절연막(IL6) 상에는 제6 재배선 패턴들(RP6)이 배치될 수 있고 제7 절연막(IL7)으로 덮일 수 있다. 제7 절연막(IL7) 상에는 제7 재배선 패턴들(RP7)이 배치될 수 있고 제8 절연막(IL8)으로 덮일 수 있다. 6 내지 제8 절연막들(IL6~IL8)과 장치 몰드막(MDT) 내에는 각각 비아 패턴들(VP)이 배치될 수 있으며, 이들은 제2 재배선 기판(RD2)을 연결 기판(900)에 연결시킬 수 있다. 상기 제5 내지 제7 재배선 패턴들(RP5~RP7)과 상기 비아 패턴들(VP)에 대한 설명은 도 2b 및 도 2c를 참조하여 설명한 재배선 패턴들(RP1~RP5) 및 비아 패턴들(VP)과 동일/유사할 수 있다.
도시하지는 않았지만, 상기 제2 재배선 기판(RD2) 상에 또 다른 반도체 칩이 본딩될 수 있다. 이 경우, 패키지 온 패키지 구조를 구성할 수 있다. 그 외의 구성은 도 1a 내지 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 12의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되,
    상기 제1 기판은:
    제1 절연막과 이 위에 적층된 제2 절연막;
    상기 제1 절연막과 상기 제2 절연막 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및
    상기 제2 절연막 상에 위치하는 도전 패드와 도전판을 포함하되,
    상기 도전 패드는 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 중첩되고,
    상기 도전판은 상기 신호라인들과 중첩되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 신호 라인들은 상기 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 이격되고,
    상기 신호 라인들은 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 공간과 중첩되고,
    상기 도전판도 상기 공간과 중첩되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 도전판은 연장되어 상기 도전 패드를 둘러싸는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 도전판에는 접지 전압이 인가되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 도전판은 상기 제2 절연막 쪽으로 돌출되는 복수개의 도전 돌출부들을 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제2 절연막은 상기 도전 돌출부들과 맞물리는 복수개의 절연 돌출부들을 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 도전판은 제1 최대 두께를 가지고 상기 도전 패드는 상기 제1 최대 두께보다 작은 제2 최대 두께를 가지는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 도전 패드는 중심부와 가장자리부, 그리고 이들 사이에서 이들을 연결하는 연결부를 포함하되,
    상기 중심부는 상기 도전 패드의 상면으로부터 제1 두께를 가지고,
    상기 가장자리부는 상기 도전 패드의 상면으로부터 제2 두께를 가지고,
    상기 연결부는 상기 도전 패드의 상면으로부터 제3 두께를 가지고,
    상기 제2 두께는 상기 제3 두께보다 크고 상기 제1 두께보다 작은 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 중심부의 측면은 경사진 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 도전판은 교대로 반복되는 돌출부들과 함몰부들을 포함하고,
    상기 돌출부들은 상기 도전판의 상면으로부터 제4 두께를 가지고,
    상기 제4 두께는 상기 제2 두께보다 작은 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 함몰부들은 상기 도전판의 상면으로부터 제5 두께를 가지고,
    상기 제5 두께는 상기 제3 두께보다 작은 반도체 패키지.
  12. 제1 항에 있어서,
    상기 도전판은 상기 제2 절연막의 상면을 노출시키며 상기 신호 라인들과 중첩되는 적어도 하나의 구멍을 포함하는 반도체 패키지.
  13. 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치;
    상기 제1 기판과 상기 제1 반도체 장치를 연결시키는 제1 연결부재; 및
    상기 제1 기판과 상기 제2 반도체 장치를 연결시키는 제2 연결 부재를 포함하되,
    상기 제1 기판은:
    차례로 적층된 제1 절연막, 제2 절연막 및 제3 절연막;
    상기 제1 절연막과 상기 제2 절연막 사이에 제1 재배선 패턴;
    상기 제2 절연막과 상기 제3 절연막 사이에 개재되며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결시키는 신호 라인들;
    상기 제3 절연막의 상부면과 접하는 도전판;
    상기 제3 절연막의 상부면과 접하며 상기 제1 연결 부재와 접하는 제1 도전 패드; 및
    상기 제3 절연막의 상부면과 접하며 상기 제2 연결 부재와 접하는 제2 도전 패드를 포함하되,
    상기 도전 패드의 상면은 상기 도전판의 상면보다 높고,
    상기 도전판은 상기 제1 도전 패드와 제1 거리로 이격되고, 상기 제1 거리는 5㎛~50㎛인 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 도전판은 상기 신호라인들과 중첩되는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 도전판은 연장되어 상기 도전 패드를 둘러싸는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 도전판은 상기 제2 절연막의 상면을 노출시키며 상기 신호 라인들과 중첩되는 적어도 하나의 구멍을 포함하는 반도체 패키지.
  17. 제13 항에 있어서,
    상기 도전판은 상기 제2 절연막 쪽으로 돌출되는 복수개의 도전 돌출부들을 포함하는 반도체 패키지.
  18. 제1 기판 상에 제1 방향으로 나란히 실장된 제1 반도체 장치와 제2 반도체 장치를 포함하되,
    상기 제1 기판은:
    차례로 적층된 다층의 절연막들;
    상기 다층의 절연막들 사이에 위치하며 상기 제1 반도체 장치와 상기 제2 반도체 장치를 연결하는 신호라인들; 및
    상기 다층의 절연막들 중에 최상위 절연막 상에 위치하는 도전 패드와 도전판을 포함하되,
    상기 도전 패드는 상기 제1 반도체 장치 또는 상기 제2 반도체 장치와 중첩되고,
    상기 도전판은 상기 최상위 절연막의 상면을 노출시키며 상기 신호 라인들과 중첩되는 적어도 하나의 구멍을 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 도전 패드는 중심부와 가장자리부, 그리고 이들 사이에서 이들을 연결하는 연결부를 포함하되,
    상기 중심부는 상기 도전 패드의 상면으로부터 제1 두께를 가지고,
    상기 가장자리부는 상기 도전 패드의 상면으로부터 제2 두께를 가지고,
    상기 연결부는 상기 도전 패드의 상면으로부터 제3 두께를 가지고,
    상기 제2 두께는 상기 제3 두께보다 크고 상기 제1 두께보다 작은 반도체 패키지.
  20. 제18 항에 있어서,
    상기 도전판은 상기 최상위 절연막 쪽으로 돌출되는 복수개의 도전 돌출부들을 포함하되,
    상기 돌출부들은 평면적으로 서로 이격된 복수개의 라인 형태 또는 섬 형태를 가지는 반도체 패키지.

KR1020210086666A 2021-07-01 2021-07-01 외부 도전판을 포함하는 반도체 패키지 KR20230006687A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210086666A KR20230006687A (ko) 2021-07-01 2021-07-01 외부 도전판을 포함하는 반도체 패키지
TW111111281A TW202303898A (zh) 2021-07-01 2022-03-25 包括外導電板的半導體封裝
US17/828,799 US20230005842A1 (en) 2021-07-01 2022-05-31 Semiconductor package including outer conductive plate
CN202210712336.5A CN115568096A (zh) 2021-07-01 2022-06-22 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210086666A KR20230006687A (ko) 2021-07-01 2021-07-01 외부 도전판을 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230006687A true KR20230006687A (ko) 2023-01-11

Family

ID=84736777

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210086666A KR20230006687A (ko) 2021-07-01 2021-07-01 외부 도전판을 포함하는 반도체 패키지

Country Status (4)

Country Link
US (1) US20230005842A1 (ko)
KR (1) KR20230006687A (ko)
CN (1) CN115568096A (ko)
TW (1) TW202303898A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230009901A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
CN115568096A (zh) 2023-01-03
TW202303898A (zh) 2023-01-16
US20230005842A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
US11637070B2 (en) Method of fabricating a semiconductor package
CN106876284B (zh) 半导体封装件及其制造方法
US9374896B2 (en) Packaging carrier and manufacturing method thereof and chip package structure
US20100288541A1 (en) Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package
KR20070120449A (ko) 배선 기판, 그 제조 방법 및 반도체 장치
US10943846B2 (en) Chip package structure with heat conductive component and manufacturing thereof
KR20230006687A (ko) 외부 도전판을 포함하는 반도체 패키지
US11676927B2 (en) Semiconductor package device
CN110581107A (zh) 半导体封装及其制造方法
KR20090022659A (ko) 집적회로 패키지 및 그 제조방법
CN115117009A (zh) 半导体封装件
US11804444B2 (en) Semiconductor package including heat dissipation structure
KR20220019148A (ko) 반도체 패키지
CN114242683A (zh) 半导体封装件
KR20220030005A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20230013677A (ko) 더미 패턴을 포함하는 반도체 패키지
KR20130126171A (ko) 범프 구조물 및 이의 형성 방법
KR20210011289A (ko) 반도체 패키지
KR20230008932A (ko) 반도체 패키지
CN113284862A (zh) 半导体封装
KR20220033177A (ko) 반도체 패키지 및 이의 제조 방법
JP2022138124A (ja) 半導体パッケージ
TWI602250B (zh) 半導體元件封裝製程
KR20230156869A (ko) 반도체 패키지, 및 그 제조방법
CN114038825A (zh) 半导体封装结构