KR20230156869A - 반도체 패키지, 및 그 제조방법 - Google Patents

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KR20230156869A
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substrate
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최주일
강주석
박형준
오상혁
이현주
최상열
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Abstract

본 발명의 기술적 사상은 열 방출 특성을 극대화한 구조를 갖는 반도체 패키지 및 그 제조방법을 제공한다. 그 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트(through post); 및 상기 제1 반도체 칩, 및 관통 포스트 상에 배치된 제2 재배선 기판;을 포함하고, 상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접한다.

Description

반도체 패키지, 및 그 제조방법{Semiconductor package and manufacturing method thereof}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히, 반도체 칩의 상부와 하부에 재배선 기판을 포함한 반도체 패키지, 및 그 제조방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화 되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화 되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 이러한 반도체 패키지가 고성능 및 고용량화 됨에 따라, 반도체 패키지의 소모 전력의 증가하고 있다. 이에 따라, 반도체 패키지의 사이즈/성능에 대응하고, 반도체 패키지로의 안정적인 전력 공급을 위한 반도체 패키지의 구조에 대한 중요도가 더욱 높아지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 열 방출 특성을 극대화한 구조를 갖는 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트(through post); 및 상기 제1 반도체 칩, 및 관통 포스트 상에 배치된 제2 재배선 기판;을 포함하고, 상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하는, 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 반도체 칩; 상기 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트; 상기 반도체 칩 및 관통 포스트 상에 배치된 제2 재배선 기판; 상기 제1 재배선 기판과 제2 재배선 기판의 사이에 배치되고, 상기 반도체 칩을 밀봉하는 밀봉재; 및 상기 제1 재배선 기판의 하면 상에 FO 구조로 배치된 외부 접속 단자;를 포함하고, 상기 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하고, 상기 관통 포스트는 적어도 2개의 메탈층을 포함하는, 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트; 상기 제1 반도체 칩 및 관통 포스트 상에 배치된 제2 재배선 기판; 상기 제2 재배선 기판 상의 적어도 하나의 제2 반도체 칩; 및 상기 제1 재배선 기판의 하면 상에 FO 구조로 배치된 외부 접속 단자;를 포함하고, 상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하는, 반도체 패키지를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 캐리어 기판 상에 제1 재배선 기판을 형성하는 단계; 상기 제1 재배선 기판의 외곽 부분 상에 관통 포스트를 형성하는 단계; 상기 제1 재배선 기판의 중앙 부분 상에 제1 반도체 칩을 적층하는 단계; 상기 관통 포스트와 제1 반도체 칩을 덮는 밀봉재를 형성하는 단계; 상기 밀봉재의 상부 부분을 그라인딩 하여, 상기 관통 포스트와 상기 제1 반도체 칩의 상면을 노출시키는 단계; 및 상기 관통 포스트와 제1 반도체 칩 상에 제2 재배선 기판을 형성하는 단계;를 포함하고, 상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하고, 상기 관통 포스트는 적어도 2개의 메탈층을 포함하는, 반도체 패키지 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 반도체 패키지에서, 제1 반도체 칩은 제1 재배선 기판과 제2 재배선 기판 사이에 배치되되, 제1 반도체 칩의 상면이 제2 재배선 기판의 하면에 직접 접하는 구조로 배치될 수 있다. 그에 따라, 제1 반도체 칩으로부터 발생한 열이 제2 재배선 기판을 거쳐 외부로 효과적으로 방출될 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 패키지는, 제1 반도체 칩과 제2 재배선 기판의 사이에 밀봉재가 개재되지 않음으로써, 반도체 패키지의 전체 두께가 감소할 수 있고, 따라서, 반도체 패키지의 박막화에 기여할 수 있다.
더 나아가, 본 발명의 기술적 사상에 의한 반도체 패키지는, 관통 포스트가 구리(Cu)의 하부 메탈층와 니켈(Ni)의 상부 메탈층을 포함함으로써, 반도체 패키지의 제조 공정에서, 제1 반도체 칩의 실리콘에 구리(Cu)가 디퓨젼되는 불량이 효과적으로 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도이다.
도 2a 및 도 2b는 반도체 칩의 배치 구조에 따른 열 방출 특성을 설명하기 위한 비교예의 반도체 패키지에 대한 단면도 및 그래프이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도, 및 확대도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도, 및 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도, 및 단면도이다.
도 7a 내지 도 7l은 도 1의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다.
도 8a 내지 도 8d은 도 4a의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다.
도 9a 내지 도 9d는 도 5의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 본 실시예의 반도체 패키지(100)는, 제1 재배선 기판(110), 제1 반도체 칩(120), 관통 포스트(130, through post), 제2 재배선 기판(140), 밀봉재(150), 및 제1 외부 접속 단자(160)를 포함할 수 있다.
제1 재배선 기판(110)은 제1 반도체 칩(120)의 하부에 배치되고, 제1 반도체 칩(120)의 칩 패드를 제1 반도체 칩(120)의 외부 영역으로 재배선하는 역할을 할 수 있다. 구체적으로, 제1 재배선 기판(110)은 제1 바디 절연층(112), 및 제1 재배선 라인(114)을 포함할 수 있다. 제1 재배선 라인(114)은 다중층으로 형성되고, 비아에 의해 서로 연결될 수 있다.
제1 바디 절연층(112)은 절연성 물질, 예컨대, PID(Photo Imageable Dielectric) 수지로 형성될 수 있고, 무기 필러를 더 포함할 수도 있다. 그러나 제1 바디 절연층(112)의 재질이 전술한 재질에 한정되는 것은 아니다. 제1 바디 절연층(112)은 제1 재배선 라인(114)의 다중층 구조에 따라 다중층 구조를 가질 수 있다. 다만, 도 1에서, 편의상 제1 바디 절연층(112)은 단일층 구조로 도시되고 있다. 제1 바디 절연층(112)이 다중층 구조를 갖는 경우, 제1 바디 절연층(112)은 동일한 하나의 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
제1 바디 절연층(112)의 하면 상에는 제1 외부 접속 단자(160)가 배치될 수 있다. 제1 외부 접속 단자(160)는 제1 바디 절연층(112)의 하면 상에 형성된 외부 접속 패드 상에 배치될 수 있다. 제1 외부 접속 단자(190)는 제1 재배선 기판(110)의 제1 재배선 라인(114)과 범프(125)를 통해 제1 반도체 칩(120)의 칩 패드들에 전기적으로 연결될 수 있다.
도 1의 굵은 화살표로 표시된 바와 같이, 제1 외부 접속 단자(160)는 제1 반도체 칩(120)의 하면에 대응하는 부분(점선 내부)과 하면에서 제1 방향(x 방향) 및 제2 방향(y 방향)으로 외부로 확장된 부분(점선 외부) 상에 배치될 수 있다. 결국, 제1 재배선 기판(110)은, 제1 재배선 라인(114) 및 외부 접속 패드 또는 제1 외부 접속 단자(160)를 통해, 제1 반도체 칩(120)의 칩 패드 또는 범프(125)를 제1 반도체 칩(120)의 하면보다 더 넓은 부분으로 재배치하는 역할을 할 수 있다. 이와 같이, 제1 외부 접속 단자(160)가 제1 반도체 칩(120)의 하면을 벗어나 넓게 배치된 패키지 구조를 팬-아웃(Fan-Out: FO) 패키지 구조라 한다. 반면에, 제1 외부 접속 단자(160)가 반도체 칩(120)의 하면에 대응하는 부분에만 배치된 패키지 구조를 팬-인(Fan-In: FI) 패키지 구조라 한다.
제1 반도체 칩(120)은 제1 재배선 기판(110) 상에 범프(125)를 통해 플립-칩 구조로 실장될 수 있다. 도 1에 도시된 바와 같이, 제1 반도체 칩(120)은 제1 방향(x 방향)으로 제1 재배선 기판(110)의 중앙 부분에 배치될 수 있다. 또한, 제1 반도체 칩(120)은 제2 방향(y 방향)으로도 제1 재배선 기판(110)의 중앙 부분에 배치될 수 있다.
제1 반도체 칩(120)은 로직 반도체 칩을 포함할 수 있다. 예컨대, 로직 반도체 칩은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, 또는 ASIC(Application Specific Integrated Circuit) 등을 포함할 수 있다. 제1 반도체 칩(120)은 GPU/CPU/SOC 칩 등을 구성할 수 있고, 제1 반도체 칩(120)의 종류에 따라, 반도체 패키지(100)는 서버향 반도체 장치나 모바일향 반도체 장치 등으로 구별될 수 있다. 한편, 제1 반도체 칩(120)이 로직 반도체 칩에 한정되는 것은 아니다. 예컨대, 일부 실시예에서, 제1 반도체 칩(120)은 메모리 반도체 칩일 수도 있다.
제1 반도체 칩(120)이 플립-칩 구조로 제1 재배선 기판(110) 상에 실장됨에 따라, 제1 반도체 칩(120)의 하면이 액티브 면이고, 하면과 반대되는 상면이 비액티브 면일 수 있다. 또한, 제1 반도체 칩(120)의 하면에 칩 패드가 배치되고, 칩 패드에 범프(125)가 배치될 수 있다. 칩 패드는 제1 반도체 칩(120) 내의 다른 구성요소, 예컨대, 집적 회로에 전기적으로 연결될 수 있다. 예컨대, 반도체 칩(120)의 하면 부분에는 다중 배선층이 형성될 수 있고, 칩 패드는 다중 배선층을 통해 제1 반도체 칩(120)의 내부의 집적 회로에 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 제1 반도체 칩(120)의 상면은 제2 재배선 기판(140)의 하면에 직접 접할 수 있다. 다시 말해서, 제1 반도체 칩(120)과 제2 재배선 기판(140) 사이에는 밀봉재(150)가 개재되지 않을 수 있다. 본 실시예의 반도체 패키지(100)에서, 제1 반도체 칩(120)의 상면이 제2 재배선 기판(140)의 하면에 직접 접함으로써, 제1 반도체 칩(120)의 방열 효과가 극대화될 수 있다. 제1 반도체 칩과 제2 재배선 기판 간의 배치 관계에 따른 반도체 패키지의 방열 특성에 대해서는 도 2a 및 도 2b의 설명 부분에서 좀더 상세히 설명한다.
관통 포스트(130)는 제1 재배선 기판(110)과 제2 재배선 기판(140) 사이에 배치될 수 있다. 제1 재배선 기판(110)과 제2 재배선 기판(140) 사이에 밀봉재(150)가 배치됨에 따라, 관통 포스트(130)는 밀봉재(150)를 관통하여 연장할 수 있다. 관통 포스트(130)는 제1 재배선 기판(110)과 제2 재배선 기판(140)을 전기적으로 연결할 수 있다. 예컨대, 관통 포스트(130)는 제1 콘택 비아(도 3b의 146 참조)를 통해 제2 재배선 기판(140)의 제2 재배선 라인(144)에 연결될 수 있다. 또한, 관통 포스트(130)는 제1 재배선 기판(110)의 제1 재배선 라인(114)에 연결될 수 있다.
한편, 관통 포스트(130)와 제1 재배선 기판(110) 상에 씨드(seed) 메탈(135a)이 형성되고, 씨드 메탈(135a) 상에 관통 포스트(130)가 형성될 수 있다. 씨드 메탈(135a)은, 예컨대, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 등의 다양한 메탈 물질을 포함할 수 있다. 본 실시예의 반도체 패키지(100)에서, 씨드 메탈(135a)은 관통 포스트(130)의 일부로 포함될 수 있다. 예컨대, 씨드 메탈(135a)이 구리(Cu)로 형성되고, 관통 포스트(130)의 하부 메탈층(132)도 구리(Cu)로 형성된 경우, 씨드 메탈(135a)은 하부 메탈층(132)과 구별되지 않고 하부 메탈층(132)의 일부로 포함될 수 있다.
관통 포스트(130)는 적어도 2개의 메탈층을 포함할 수 있다. 예컨대, 관통 포스트(130)는 하부 메탈층(132)과 상부 메탈층(134)을 포함할 수 있다. 본 실시예의 반도체 패키지(100)에서, 하부 메탈층(132)은 구리(Cu)를 포함하고, 상부 메탈층(134)은 니켈(Ni)을 포함할 수 있다. 그러나 본 실시예의 반도체 패키지(100)에서, 상부 메탈층(134)의 재질이 니켈(Ni)에 한정되는 것은 아니다. 예컨대, 상부 메탈층(134)은 제1 반도체 칩(120)의 실리콘에서 디퓨젼이 발생하지 않는 다양한 메탈 물질로 형성될 수 있다. 본 실시예의 반도체 패키지(100)에서, 예컨대, 상부 메탈층(134)은 니켈(Ni) 대신 주석(tin, Sn)으로 형성될 수 있다.
도 1에 도시된 바와 같이, 관통 포스트(130)의 대부분을 하부 메탈층(132)이 차지하고, 상부 메탈층(134)은 관통 포스트(130)의 상부 일부에만 존재할 수 있다. 또한, 관통 포스트(130) 별로 상부 메탈층(134)의 두께는 서로 다를 수 있다. 구체적인 예로, 왼쪽의 첫번째 관통 포스트(130)의 상부 메탈층(134)은 제1 두께(D1)를 가지며, 왼쪽 두 번째 관통 포스트(130)의 상부 메탈층(134)은 제2 두께(D2)를 가질 수 있다. 또한, 제1 두께(D1)는 제2 두께(D2)보다 클 수 있다. 또한, 관통 포스트(130)가 제1 재배선 기판(110)과 제2 재배선 기판(140) 사이에 배치되어 서로를 연결하므로, 반도체 패키지(100)가 휨 등의 불량이 없는 경우, 제3 방향(z 방향)으로 관통 포스트(130)의 전체 두께 또는 길이는 어느 정도 균일할 수 있다. 따라서, 상부 메탈층(134)의 두께가 커지면 그에 반비례하여 하부 메탈층(132)의 두께는 작아질 수 있다.
제2 재배선 기판(140)은 제1 반도체 칩(120), 관통 포스트(130), 및 밀봉재(150) 상에 배치될 수 있다. 제2 재배선 기판(140)은 제1 재배선 기판(110)과 유사한 구조를 가질 수 있다. 예컨대, 제2 재배선 기판(140)은 제2 바디 절연층(142), 및 제2 재배선 라인(144)을 포함할 수 있다. 제2 바디 절연층(142)과 제2 재배선 라인(144)은, 앞서 제1 재배선 기판(110)의 제1 바디 절연층(112)과 제1 재배선 라인(114)에 대해 설명한 바와 같다.
제2 재배선 기판(140)은 제1 콘택 비아(도 3b의 도 146 참조)와 비아(도 3b의 145 참조)를 더 포함할 수 있다. 제1 콘택 비아(146)은 제2 재배선 라인(144)을 관통 포스트(130)으로 연결할 수 있다. 또한, 비아(145)의 다중층의 제2 재배선 라인(144)을 서로 연결할 수 있다. 덧붙여, 제1 재배선 기판(110) 역시 비아를 포함할 수 있고, 다중층의 제1 재배선 라인(114)이 비아를 통해 서로 연결될 수 있다. 한편, 제1 재배선 기판(110)의 상면 상에는 상부 기판 패드가 형성될 수 있다. 상부 기판 패드는 씨드 메탈(135a)을 통해 관통 포스트(130)에 연결될 수 있다.
제2 재배선 기판(140)의 제2 재배선 라인(144)은, 관통 포스트(130), 및 제1 재배선 기판(110)의 제1 재배선 라인(114)을 통해 제1 반도체 칩(120)과, 제1 외부 접속 단자(160)에 전기적으로 연결될 수 있다. 이에 따라, 제2 재배선 기판(140)도 제1 반도체 칩(120)의 칩 패드를 재배선하는 역할에 기여할 수 있다.
한편, 도시되지 않았지만, 제1 재배선 기판(110)의 하면 상에 제1 패시베이션층이 배치되고, 제2 재배선 기판(140)층의 상면 상에 제2 패시베이션층이 배치될 수 있다. 제1 패시베이션층은 제1 재배선 기판(110)의 하면을 덮어 보호하고, 제2 패시베이션층은 제2 재배선 기판(140)의 상면을 덮어 보호할 수 있다. 제1 및 제2 패시베이션층은 절연성 물질, 예컨대, 수지로 형성될 있다. 그러나 제1 및 제2 패시베이션층의 재질이 수지에 한정되는 것은 아니다.
밀봉재(150)는 제1 재배선 기판(110)과 제2 재배선 기판(140) 사이에 배치될 수 있다. 밀봉재(150)는 제1 반도체 칩(120)의 측면을 덮어 밀봉할 수 있다. 또한, 밀봉재(150)는 관통 포스트(130)의 측면을 둘러쌀 수 있다. 한편, 도 1에 도시된 바와 같이, 밀봉재(150)는 제1 반도체 칩(120)의 측면을 둘러싸고, 또한, 제1 반도체 칩(120)의 하면 상의 범프들(125) 사이를 채울 수 있다. 그러나 일부 실시예에서, 제1 반도체 칩(120)의 하면 상의 범프들(125) 사이에 언더필(underfill)이 채워지고, 밀봉재(150)는 제1 반도체 칩(120)과 언더필의 측면만을 둘러쌀 수 있다.
밀봉재(150)는 절연성 물질, 예컨대, 에폭시 수지와 같은 열경화성 수지, 또는 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등을 포함할 수 있다. 또한, 밀봉재(150)에는 EMC와 같은 몰딩 물질 또는 PIE(Photo Imageable Encapsulant)와 같은 감광성 재료가 사용될 수도 있다. 물론, 밀봉재(150)의 재질이 전술한 물질들에 한정되는 것은 아니다.
전술한 바와 같이, 제1 외부 접속 단자(160)는 제1 재배선 기판(110)의 하면 상의 외부 접속 패드 상에 배치되고, 외부 접속 패드를 통해 제1 재배선 라인(114)에 전기적으로 연결될 수 있다. 제1 외부 접속 단자(160)는 반도체 패키지(100)를 패키지 기판이나, 또는 전자기기의 메인보드 등에 연결할 수 있다. 제1 외부 접속 단자(160)는 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
한편, 제2 재배선 기판(140)의 상면 상에 적어도 하나의 반도체 칩 및/또는 적어도 하나의 수동 소자가 적층될 수 있다. 또한, 적어도 하나의 반도체 칩 및/또는 적어도 하나의 수동 소자는 상부 패키지 구조로서, 제2 재배선 기판(140) 상에 적층될 수 있다. 제2 재배선 기판(140) 상에 상부 패키지가 적층된 반도체 패키지의 구조는 POP(Package On Package) 구조에 해당할 수 있다. POP 구조의 반도체 패키지에 대해서는 도 5의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 패키지(100)에서, 제1 반도체 칩(120)은 제1 재배선 기판(110)과 제2 재배선 기판(140) 사이에 배치되되, 제1 반도체 칩(120)의 상면이 제2 재배선 기판(140)의 하면에 직접 접하는 구조로 배치될 수 있다. 그에 따라, 도 1의 작은 화살표들로 표시된 바와 같이, 제1 반도체 칩(120)으로부터 발생한 열이 제2 재배선 기판(140)을 거쳐 외부로 효과적으로 방출될 수 있다.
또한, 본 실시예의 반도체 패키지(100)는, 제1 반도체 칩(120)과 제2 재배선 기판(140)의 사이에 밀봉재(150)가 개재되지 않을 수 있다. 따라서, 밀봉재가 개재된 구조의 비교예의 반도체 패키지와 비교할 때, 개재된 밀봉재의 두께만큼 반도체 패키지(100)의 두께가 얇아질 수 있다. 구체적인 예로, 비교예의 반도체 패키지에서 개재된 밀봉재의 두께가 수십 ㎛ 정도라고 할 때, 본 실시예의 반도체 패키지(100)는, 비교예의 반도체 패키지에 비해 수십 ㎛ 정도의 두께가 감소할 수 있다. 결과적으로, 본 실시예의 반도체 패키지(100)는 반도체 패키지의 박막화에 기여할 수 있다.
더 나아가, 본 실시예의 반도체 패키지(100)는, 관통 포스트(130)가 이종 메탈층을 포함하는 구조를 가질 수 있다. 예컨대, 관통 포스트(130)는 구리(Cu)의 하부 메탈층(132)와 니켈(Ni)의 상부 메탈층(134)을 포함할 수 있다. 관통 포스트(130)가 니켈(Ni)의 상부 메탈층(134)을 포함함으로써, 반도체 패키지(100)의 제조 공정에서, 제1 반도체 칩(120)의 실리콘에 구리(Cu)가 디퓨젼되는 불량이 효과적으로 방지될 수 있다.
도 2a 및 도 2b는 반도체 칩의 배치 구조에 따른 열 방출 특성을 설명하기 위한 비교예의 반도체 패키지에 대한 단면도 및 그래프이다. 도 2b의 그래프에서 x축은 반도체 칩(C)과 상부 재배선 기판(RLD2) 사이의 갭(G)을 나타내고, 단위는 ㎛이며, y축은 열전전도를 나타내고 단위는 임의 단위이다.
도 2a 및 도 2b를 참조하면, 비교예의 반도체 패키지(Com.)에서, 반도체 칩(C)과 상부 재배선 기판(RLD2) 사이의 갭(G)이 0인 경우, 즉, 반도체 칩(C)의 상면이 밀봉재(M)로부터 노출되고 바로 상부 재배선 기판(RLD2)의 하면에 접하는 구조를 갖는 경우, 열전도도는 1 초과하여 매우 높게 나타날 수 있다. 이는 반도체 패키지(Com.)의 방열 특성이 우수함을 의미할 수 있다.
한편, 비교예의 반도체 패키지(Com.)에서, 반도체 칩(C)과 상부 재배선 기판(RLD2) 사이의 갭(G)이 10㎛ 정도인 경우, 열전도도는 0.8 정도이고, 갭(G)이 20㎛ 이상으로 증가하면, 열전도도는 0.2 이하로 감소하는 것으로 나타날 수 있다. 이는 갭(G)이 증가할수록 반도체 패키지(Com.)의 방열 특성이 점점 나빠짐을 의미할 수 있다.
갭(G)이 증가할수록 반도체 패키지(Com.)의 방열 특성이 나빠지는 이유는 갭(G)에 대응하는 두께의 밀봉재(M)가 반도체 칩(C)과 상부 재배선 기판(RLD2) 사이에 개재되기 때문이다. 밀봉재(M)는, 내부에 재배선 라인과 비아들을 포함한 상부 재배선 기판(RLD2)에 비해, 상대적으로 열전도도가 낮을 수 있다. 따라서, 반도체 칩(C)과 상부 재배선 기판(RLD2) 사이의 밀봉재(M)는, 반도체 칩(C)으로부터의 열이 외부로 방출하는 데에 방해 요인으로 작용할 수 있다. 결국, 반도체 패키지의 열 방출 특성을 개선하려면, 반도체 칩(C)과 상부 재배선 기판(RLD2) 사이의 갭(G)을 최소화해야 한다.
참고로, 비교예의 반도체 패키지(Com.) 구조에서, 관통 포스트(P)는, 단일 메탈층 구조를 가질 수 있고, 또한, 구리(Cu)를 포함할 수 있다. 관통 포스트(P)가 구리(Cu)의 단일 메탈층의 구조를 갖는 경우, 반도체 칩(C)은 밀봉재(M)에 의해 상면이 덮인 구조를 가질 수 있다. 좀더 구체적으로 설명하면, 비교예의 반도체 패키지(Com.)를 제조하는 공정에서, 밀봉재(M)의 상부 부분을 CMP(Chemical Mechanical Planarization)와 같은 평탄화 공정을 통해 제거하여, 관통 포스트(P)의 상면을 노출시키는 공정이 있다. 이때, 관통 포스트(P)의 구리(Cu)가 실리콘 디퓨전을 통해 반도체 칩(C)을 오염 시키는 것을 방지하기 위하여, 밀봉재(M)가 반도체 칩(C)의 상면을 덮는 상태를 유지시키면서, 관통 포스트(P)의 상면을 노출시키는 공정이 진행될 수 있다. 결과적으로, 관통 포스트(P)가 구리(Cu)의 단일 메탈층의 구조를 갖는 반도체 패키지의 경우, 반도체 칩(C)과 상부 재배선 기판(RLD2)의 사이에 밀봉재(M)가 필연적으로 개재되어야 한다.
그에 반해, 도 1에 도시된 바와 같이, 본 실시예의 반도체 패키지(100)의 경우, 관통 포스트(130)는 상부에 니켈(Ni)의 상부 메탈층(134)을 포함할 수 있다. 그에 따라, 밀봉재(150)의 평탄화 공정에서, 구리(Cu)의 실리콘 디퓨전 의한 제1 반도체 칩(120)의 오염을 염려할 필요가 없다. 결국, 밀봉재(150)의 평탄화 공정에서, 제1 반도체 칩(120)의 상면 상의 밀봉재(150)를 모두 제거하여 제1 반도체 칩(120)의 상면을 노출시킬 수 있다. 또한, 제2 재배선 기판(140)을 형성하는 공정에서 제1 반도체 칩(120)의 상면은 제2 재배선 기판(140)의 하면 상에 바로 접할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도, 및 확대도로서, 도 3b는 도 3a의 A 부분을 확대한 단면도이다. 도 1 내지 도 2b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 및 도 3b를 참조하면, 본 실시예의 반도체 패키지(100a)는, 제2 재배선 기판(140a)이 제2 콘택 비아(148)를 더 포함한다는 점에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 도 1의 반도체 패키지(100)의 경우, 제2 재배선 기판(140)은 제2 바디 절연층(142), 제2 재배선 라인(144), 비아(145), 및 제1 콘택 비아(146)를 포함할 수 있다. 비아(145)는 다중층의 제2 재배선 라인들(144) 사이를 연결하고, 제1 콘택 비아(146)은 제2 재배선 라인(144)을 관통 포스트(130)에 연결할 수 있다. 참고로, 도 1에서, 비아(145), 및 제1 콘택 비아(146)는 생략되어 도시되지 않고 있다.
그해 반해, 본 실시예의 반도체 패키지(100a)에서, 제2 재배선 기판(140a)은 제2 바디 절연층(142), 제2 재배선 라인(144), 비아(145), 제1 콘택 비아(146), 및 제2 콘택 비아(148)를 포함할 수 있다. 비아(145)과 제1 콘택 비아(146)에 대해서는, 앞서 제2 재배선 기판(140)에 대해 설명한 바와 같다.
제2 콘택 비아(148)는 제2 재배선 라인(144)과 제1 반도체 칩(120)의 사이에 배치될 수 있다. 또한, 제2 콘택 비아(148)는 제1 반도체 칩(120)의 상면 상에 콘택할 수 있다. 한편, 제1 반도체 칩(120)의 상면은 전술한 바와 같이 비액티브 면일 수 있다. 따라서, 제2 콘택 비아(148)는 전기적인 연결 기능은 하지 않을 수 있다. 그러나 제2 콘택 비아(148)가 메탈로 형성되므로, 제2 콘택 비아(148)는 제1 반도체 칩(120)으로부터 발생한 열을 제2 재배선 라인(144)으로 효과적으로 전달할 수 있다. 결국, 본 실시예의 반도체 패키지(100a)는, 제2 재배선 라인(144)과 제1 반도체 칩(120)의 상면을 연결하는 제2 콘택 비아(148)을 통해, 제1 반도체 칩(120)으로부터의 열을 보다 효과적으로 방출할 수 있다. 즉, 본 실시예의 반도체 패키지(100a)는 제2 콘택 비아(148)에 기인하여 열 방출 특성이 극대화될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도, 및 확대도로서, 도 4b는 도 4a의 B 부분을 확대한 단면도이다. 도 1 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 패키지(100b)는 제1 반도체 칩(120a)이 범프 없이 제2 재배선 기판(140a) 상에 바로 실장된다는 점에서, 도 1 또는 도 3a의 반도체 패키지(100 or 100a)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(100b)는, 도 1 또는 도 3a의 반도체 패키지(100 or 100a)와 비교할 때, 제1 반도체 칩(120a)을 기준으로 제1 재배선 기판(110)과 제2 재배선 기판(140a)의 위치가 서로 반대일 수 있다. 즉, 제2 재배선 기판(140a)이 제1 반도체 칩(120a)의 하부에 배치되고, 제1 재배선 기판(110)은 제1 반도체 칩(120a)의 상부에 배치될 수 있다. 또한, 제2 재배선 기판(140a)의 하면 상에 제1 외부 접속 단자(160)가 배치될 수 있다.
한편, 도 4a 및 도 4b에 도시된 바와 같이, 관통 포스트(130)의 상부 메탈층(134)이 제2 재배선 기판(140a)에 연결될 수 있다. 또한, 도 4b에 도시된 바와 같이, 제1 반도체 칩(120a)의 하면이 액티브 면(ACT)이고, 액티브 면(ACT)의 칩 패드(122)에 제2 재배선 기판(140a)의 제2 재배선 라인(144)이 제2 관통 비아(148)를 통해 연결될 수 있다. 본 실예의 반도체 패키지(100b)의 제조 방법에 대해서는 도 8a 내지 도 8d의 설명 부분에서 좀더 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도이다. 도 1 내지 도 4b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예의 반도체 패키지(1000)는 상부 패키지(200)를 더 포함한다는 측면에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000)는 하부 패키지(100), 및 상부 패키지(200)를 포함할 수 있다. 이와 같이 패키지 상에 패키지가 적층된 구조를 POP 구조라고 한다. 하부 패키지(100)는 도 1의 반도체 패키지(100)와 실질적으로 동일할 수 있다. 그러나 본 실시예의 반도체 패키지(1000)는 도 1의 반도체 패키지(100)에 한하지 않고, 도 3a의 반도체 패키지(100a)를 하부 패키지로 포함할 수도 있다.
상부 패키지(200)는 적어도 하나의 제2 반도체 칩(210), 적어도 하나의 수동 소자(220), 및 상부 밀봉재(230)를 포함할 수 있다.
제2 반도체 칩(210)은 메모리 반도체 칩일 수 있다. 예컨대, 메모리 반도체 칩은, 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 소자, 또는 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함할 수 있다. 그러나 제2 반도체 칩(210)이 메모리 반도체 칩에 한정되는 것은 아니다. 예컨대, 일부 실시예에서, 제2 반도체 칩(210)은 로직 반도체 칩일 수도 있다.
도 5에 도시된 바와 같이, 상부 패키지(200)는 2개의 제2 반도체 칩(210-1, 210-2)을 포함할 수 있다. 2개의 제2 반도체 칩(210-1, 210-2)은 동종의 반도체 칩일 수도 있고, 또는 서로 다른 종류의 반도체 칩일 수도 있다. 상부 패키지(200)의 제2 반도체 칩(210)의 개수가 2개에 한정되는 것은 아니다. 예컨대, 상부 패키지(200)는 1개 또는 3개 이상의 제2 반도체 칩(210)을 포함할 수 있다. 한편, 복수 개의 제2 반도체 칩(210)은 제2 재배선 기판(140) 상에 적층 구조를 가지고 배치될 수도 있다. 다시 말해서, 복수 개의 제2 반도체 칩(210)이 도 5에서와 같이 제2 재배선 기판(140) 상에 하나씩 인접하여 배치되는 것이 아니라, 복수 개의 제2 반도체 칩(210)이 서로 적층된 구조를 가지고 제2 재배선 기판(140) 상에 배치될 수 있다.
제2 반도체 칩(210)은 범프(215)를 통해 제2 재배선 기판(140) 상에 배치될 수 있다. 범프(215)는 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 한편, 제2 반도체 칩(210)은 범프(215) 대신에 와이어를 통해 제2 재배선 기판(140) 상에 배치될 수도 있다. 또한, 복수 개의 제2 반도체 칩(210)이 적층 구조를 가지고 와이어를 통해 제2 재배선 기판(140) 상에 배치되는 경우, 복수 개의 제2 반도체 칩(210)은 계단 구조나 지그재그 구조로 적층될 수 있다. 참고로, 제2 반도체 칩(210)이 범프(215)를 통해 제2 재배선 기판(140) 상에 배치된 경우, 제2 반도체 칩(210)이 하면이 액티브 면에 해당하고, 제2 반도체 칩(210)이 와이어를 통해 제2 재배선 기판(140) 상에 배치된 경우, 제2 반도체 칩(210)이 상면이 액티브 면에 해당할 수 있다.
수동 소자(220)는 저항, 커패시터, 인덕터 등의 2 단자 소자들을 포함할 수 있다. 도 5에서, 2개의 수동 소자(220)가 제2 재배선 기판(140) 상에 배치되고 있다. 그러나 제2 재배선 기판(140) 상에 배치된 수동 소자(220)의 개수가 2개에 한정되는 것은 아니다.
상부 밀봉재(230)는 제2 반도체 칩(210)과 수동 소자(220)를 밀봉하여, 제2 반도체 칩(210)과 수동 소자(220)를 외부의 물리적 화학적 손상으로부터 보호할 수 있다. 또한, 상부 밀봉재(230)는 제2 반도체 칩(210)과 제2 재배선 기판(140) 사이의 범프들(215) 사이를 채울 수 있다. 일부 실시예에서, 범프들(215) 사이는 언더필이 채울 수도 있다. 그러한 구조의 경우, 상부 밀봉재(230)는 언더필의 측면을 덮을 수 있다.
상부 밀봉재(230)는 절연성 물질, 예컨대, 에폭시 수지와 같은 열경화성 수지, 또는 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등을 포함할 수 있다. 또한, 상부 밀봉재(230)는 EMC와 같은 몰딩 물질 또는 PIE(Photo Imageable Encapsulant)와 같은 감광성 재료가 사용될 수도 있다. 물론, 상부 밀봉재(230)의 재질이 전술한 물질들에 한정되는 것은 아니다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도, 및 단면도이다. 도 1 내지 도 5의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a 및 도 6b를 참조하면, 본 실시예의 반도체 패키지(2000)는, 패키지 기판(300), 및 적층 메모리 패키지(400)를 더 포함한다는 점에서, 도 1의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(2000)는, 제1 재배선 기판(110), 제1 반도체 칩(120), 관통 포스트(130), 제2 재배선 기판(140), 밀봉재(150), 제1 외부 접속 단자(160), 패키지 기판(300), 및 적층 메모리 패키지(400)를 포함할 수 있다.
제1 재배선 기판(110), 제1 반도체 칩(120), 관통 포스트(130), 제2 재배선 기판(140), 밀봉재(150), 및 제1 외부 접속 단자(160)는, 제1 재배선 기판(110) 상에 적층 메모리 패키지(400)가 더 배치된다는 점을 제외하고, 도 1의 반도체 패키지(100)의 구성 요소들과 실질적으로 동일할 수 있다. 따라서, 밀봉재(150)를 제외하고, 제1 재배선 기판(110), 제1 반도체 칩(120), 관통 포스트(130), 제2 재배선 기판(140), 및 제1 외부 접속 단자(160)에 대해서 구체적인 설명은 생략한다. 참고로, 이해의 편의를 위해, 도 6a에서, 관통 포스트(130), 제2 재배선 기판(140), 및 밀봉재(150)는 생략되어 도시되지 않고 있다.
패키지 기판(300)은 상부에 제1 재배선 기판(110)이 실장되는 지지 기판으로서, 내부에 적어도 한 층의 배선을 포함할 수 있다. 배선이 다중층으로 형성된 경우에, 다른 층의 배선들은 비아를 통해 서로 연결될 수 있다. 일부 실시예들에서, 패키지 기판(300)은 상면 및 하면 상의 패드들을 바로 연결하는 관통 전극을 포함할 수도 있다. 도시하지 않았지만, 패키지 기판(300)의 상면과 하면 상에는 솔더 레지스트 등의 보호층들이 형성될 수 있다. 패키지 기판(300)의 기판 패드들은 배선층의 배선들에 연결되고 보호층으로부터 노출될 수 있다.
패키지 기판(300)은, 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 실시예에 따라, 패키지 기판(300)은 실리콘 웨이퍼와 같은 액티브 웨이퍼로 형성될 수도 있다. 도 6a에 도시된 바와 같이, 패키지 기판(300)의 하면 상에는 범프 또는 솔더 볼과 같은 제2 외부 접속 단자(310)가 배치될 수 있다. 제2 외부 접속 단자(310)는 전체 반도체 패키지(1000)를 외부의 시스템 기판이나 메인 보드 등에 실장시키는 기능을 할 수 있다. 일부 실시예에서, 패키지 기판(300)이 생략되고, 제1 재배선 기판(110)의 제1 외부 접속 단자(160)를 통해 전체 반도체 패키지(2000)가 외부의 시스템 기판이나 메인 보드 등에 실장될 수도 있다.
적층 메모리 패키지(400)는, 도 6a에 도시된 바와 같이, 제1 내지 제4 적층 메모리 패키지(400-1 ~ 400-4)를 포함할 수 있다. 예컨대, 적층 메모리 패키지(400)는 제1 반도체 칩(120)의 양쪽에 2개씩 제1 재배선 기판(110) 상에 배치될 수 있다. 본 실시예의 반도체 패키지(2000)에서, 적층 메모리 패키지(400)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 적층 메모리 패키지(400)는 제1 재배선 기판(110) 상에 1개 내지 3개 또는 5개 이상 배치될 수 있다.
한편, 적층 메모리 패키지(400)는, 예컨대, HBM(High Bandwidth Memory) 칩일 수 있다. 적층 메모리 패키지(400)에 대해 좀더 상세히 설명하면, 적층 메모리 패키지(400)는 베이스 칩(401), 및 베이스 칩(401) 상에 다수의 반도체 칩들(410)을 포함하고, 베이스 칩(401)과 반도체 칩들(410)은 내부에 관통 전극(420)을 포함할 수 있다. 한편, 반도체 칩들(410) 중 최상부의 반도체 칩은 관통 전극(420)을 포함하지 않을 수 있다.
베이스 칩(401)은 로직 소자들을 포함할 수 있다. 그에 따라, 베이스 칩(401)은 로직 칩일 수 있다. 이러한 베이스 칩(401)은 반도체 칩들(410)의 하부에 배치되어, 반도체 칩들(410)의 신호를 통합하여 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 반도체 칩들(410)로 전달할 수 있다. 그에 따라, 베이스 칩(4010)은 버퍼 칩 또는 컨트롤 칩으로 언급될 수 있다. 한편, 반도체 칩들(410)은 다수의 메모리 소자들, 예컨대 DRAM 소자들을 포함할 수 있다. 반도체 칩들(410)은 메모리 칩 또는 코어 칩으로 언급될 수 있다. 한편, 반도체 칩들(410)은 패드투패드(pad-to-pad) 본딩, 본딩 부재를 이용한 본딩, 또는 ACF(Anisotropic Conductive Film)를 이용한 본딩 등을 통해 베이스 칩(401) 상에 적층될 수 있다.
베이스 칩(401)의 하면 상에는 범프(430)가 배치될 수 있다. 범프(430)는 관통 전극(420)에 연결될 수 있다. 범프(430)는 솔더로 형성될 수 있다. 그러나 실시예에 따라, 범프(430)는 필라와 솔더를 포함하는 구조를 가질 수 있다. 적층 메모리 패키지(400)는 범프(430)를 통해 제1 재배선 기판(110) 상에 실장될 수 있다. 베이스 칩(401) 상의 반도체 칩들(410)은 내부 밀봉재(450)에 의해 밀봉될 수 있다. 다만, 도 6b에 도시된 바와 같이, 반도체 칩들(410) 중 최상부의 반도체 칩은 내부 밀봉재(450)에 의해 덮히지 않을 수 있다. 그러나 다른 실시예들에서, 최상부의 반도체 칩의 상면이 내부 밀봉재(450)에 의해 덮힐 수도 있다.
밀봉재(150)는 제1 재배선 기판(110) 상에 제1 반도체 칩(120), 관통 포스트(130), 및 적층 메모리 패키지(400)의 측면을 덮어 밀봉할 수 있다. 도 6b에 도시된 바와 같이, 밀봉재(150)는 제1 반도체 칩(120)과 적층 메모리 패키지(400)의 상면을 덮지 않을 수 있다. 그러나 다른 실시예들에서, 밀봉재(150)는 적층 메모리 패키지(400)의 상면을 덮을 수도 있다. 한편, 도시하지는 않았지만, 본 실시예의 반도체 패키지(2000)는 패키지 기판(300) 상에 제1 재배선 기판(110), 제2 재배선 기판(140), 및 밀봉재(150)를 덮는 밀봉하는 외부 밀봉재를 더 포함할 수도 있다. 또한, 도 5의 반도체 패키지(100a)와 유사하게, 일부 실시예에서, 제2 재배선 기판(140) 상에 상부 패키지가 배치될 수 있다.
참고로, 본 실시예의 반도체 패키지(2000)는 일종의 2.5D 패키지 구조에 해당할 수 있다. 일반적으로 2.5D 패키지 구조는 Si 인터포저를 통해 구현되는데, 본 실시예의 반도체 패키지(2000)는 Si 인터포저를 제1 재배선 기판(110)으로 대체한 구조를 가질 수 있다. 따라서, 본 실시예의 반도체 패키지(2000) 역시 2.5D 패키지 구조에 해당할 수 있다. 2.5D 패키지 구조는, 패키지 기판 상에 모든 반도체 칩들이 함께 적층되고, Si 인터포저 또는 제1 재배선 기판(110)이 없는 3D 패키지 구조에 대한 상대적인 개념일 수 있다. 2.5D 패키지 구조와 3D 패키지 구조는 모두 SIP(System In Package) 구조에 포함될 수 있다.
도 7a 내지 도 7l은 도 1의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다. 도 1을 함께 참조하여 설명하고, 도 1 내지 도 6b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a를 참조하면, 본 실시예의 반도체 패키지 제조방법은, 먼저, 제1 재배선 기판(110)을 형성한다. 제1 재배선 기판(110)은, 전술한 바와 같이, 제1 바디 절연층(112)과 제1 재배선 라인(114)을 포함할 수 있다. 제1 재배선 기판(110)은 캐리어 기판(600) 상에서 형성될 수 있다. 캐리어 기판(600)은 웨이퍼와 같이 큰 사이즈의 원형 기판일 수 있다. 또한, 캐리어 기판(600) 상에 형성된 재배선 기판 역시 다수의 제1 재배선 기판들(110)을 포함하는 큰 사이즈의 원형 재배선 기판일 수 있다. 원형 재배선 기판 상에 후속 구성 요소들이 형성된 후, 싱귤레이션 공정을 통해 개별화 된 반도체 패키지 구조를 웨이퍼 레벨 패키지(Wafer Level Package: WLP) 구조라고 한다. 다만, 설명의 편의를 위해, 도 7a 및 그 이하의 도 7b 내지 도 7l에서 하나의 제1 재배선 기판(110)과 그에 대응하는 구성 요소들만이 도시되고 있다.
이후, 제1 재배선 기판(110) 상에 씨드 메탈(135)을 형성한다. 씨드 메탈(135)은 차후의 관통 포스트(130) 형성을 위한 전기 도금(electroplating) 공정에서 이용될 수 있다. 씨드 메탈(135)은 다양한 메탈 물질, 예컨대, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 등으로 형성될 수 있다. 본 실시예의 반도체 패키지 제조방법에서, 예컨대, 씨드 메탈(135)은 구리(Cu)로 형성될 수 있다.
도 7b를 참조하면, 계속해서, 제1 재배선 기판(110)의 씨드 메탈(135) 상에 포토레지스트(700, Photo-Resist: PR)를 도포한다. PR은, 예컨대, 스핀 코터(spin coater)를 이용한 스핀 코팅 방법을 통해 도포될 수 있다.
도 7c를 참조하면, PR 도포 후, 노광 공정을 수행한다. 노광 공정은 특정 패턴을 포함한 마스크를 이용하여 수행될 수 있다. 예컨대, 투과형 마스크의 투명한 부분으로 광을 투과시켜 PR의 소정 부분에 광을 조사할 수 있다. 광이 조사된 PR 부분은 화학적 특성이 변경될 수 있다. 예컨대, 노광 공정 후, PR(700a)은 노광되지 않은 부분(710)과 노광된 부분(720)으로 구별될 수 있다. 도 7c를 통해 알 수 있듯이, 노광된 부분(720)은 제1 재배선 기판(110)의 외곽 부분에 위치할 수 있다.
도 7d를 참조하면, 노광 공정 후, PR(700a)에 대한 현상 공정을 수행한다. 현상 공정에서, 예컨대, 노광된 부분(720)이 제거될 수 있다. 예컨대, PR(700a)은 양성 PR일 수 있다. 현상 공정을 통해 노광된 부분(720)이 제거됨으로서, PR 패턴(700b)이 형성될 수 있다. PR 패턴(700b)은 다수의 관통 홀들(H)을 포함할 수 있다. 관통 홀들(H)의 바닥 면으로 씨드 메탈(135)이 노출될 수 있다. 한편, 현상 공정 후, 관통 홀들(H) 내부에는 PR 스컴(scum) 등의 부산물(S)이 남을 수 있다. 한편, 실시예에 따라, 음성(negative) PR이 이용될 수도 있는데, 음성 PR이 이용되는 경우, 현상 공정에서, 노광되지 않는 부분이 제거될 수 있다.
도 7e를 참조하면, 세정 공정을 통해 부산물(S)을 제거한다. PR 스컴(scum)을 제거하는 공정을 PR 디스컴(descum) 공정이라 한다. PR 디스컴 공정은 세정 공정에 포함될 수 있다.
도 7f를 참조하면, 세정 공정 후, 전기 도금을 통해 관통 홀들(H) 내부에 하부 메탈층(132)을 형성한다. 하부 메탈층(132)은 예컨대, 구리(Cu)로 형성될 수 있다. 한편, 전기 도금 공정의 경우, 다양한 원인에 의해 관통 홀들(H) 별로 하부 메탈층(132)의 높이 또는 두께가 서로 다를 수 있다. 다시 말해서, 관통 홀들(H) 전체에 대해 동일한 시간 동안 전기 도금을 진행한다고 해도, 관통 홀들(H) 별로 다른 두께의 하부 메탈층(132)이 형성될 수 있다. 도 7f에서, 관통 홀들(H) 별로 다른 높이의 하부 메탈층(132)이 도시되고 있다.
도 7g를 참조하면, 하부 메탈층(132) 형성 후, 계속해서 전기 도금을 통해 관통 홀들(H) 내부의 하부 메탈층(132) 상에 상부 메탈층(134)을 형성한다. 상부 메탈층(134)은 예컨대, 니켈(Ni)로 형성될 수 있다. 상부 메탈층(134)의 경우도 관통 홀들(H) 별로 다른 두께로 형성될 수 있다. 도 7g에서, 모든 관통 홀들(H)내의 상부 메탈층(134)의 상면이 동일한 레벨로 도시되고 있지만, 실제로는 관통 홀들(H) 별로 상부 메탈층(134)의 상면의 높이는 서로 다를 수 있다. 또한, 상부 메탈층(134)은 관통 홀(H)을 벗어나 관통 홀(H)에 인접한 PR 패턴(700b)의 상면의 일부에도 형성될 수 있다.
상부 메탈층(134)의 형성을 통해 관통 포스트(130)가 완성될 수 있다. 다만, 차후 밀봉재(150)의 평탄화 공정에서, 상부 메탈층(134)의 일부가 제거되므로, 엄밀히 말하면, 밀봉재(150)의 평탄화 공정 후에 최종적인 관통 포스트(130)가 완성될 수 있다.
도 7h를 참조하면, 관통 포스트(130) 형성 후, PR 패턴(700b)을 제거한다. PR 패턴(700b)은 스트립/애싱(strip/ashing) 공정을 통해 제거할 수 있다. PR 패턴(700b)의 제거 후, 관통 포스트들(130) 사이에 씨드 메탈(135)이 노출될 수 있다. 계속해서, 노출된 씨드 메탈(135)을 식각 공정을 통해 제거한다. 씨드 메탈(135)의 제거를 통해 제1 재배선 기판(110)의 상면이 노출될 수 있다. 한편, 관통 포스트(130)의 하면 상의 씨드 메탈(135a)은 그대로 유지될 수 있다.
도 7i를 참조하면, 이후, 제1 재배선 기판(110)의 중앙 부분에 제1 반도체 칩(120)을 실장한다. 제1 반도체 칩(120)은 범프(125)를 이용하여 플립-칩 구조로 제1 재배선 기판(110) 상에 실장할 수 있다. 실시예에 따라, 제1 재배선 기판(110)과 제1 반도체 칩(120) 사이의 범프들(125) 사이에 언더필을 채울 수 있다.
도 7j를 참조하면, 제1 반도체 칩(120)의 실장 후, 제1 반도체 칩(120)과 관통 포스트(130)를 덮는 밀봉재(150a)를 제1 재배선 기판(110) 상에 형성한다. 밀봉재(150a)는 제1 반도체 칩(120)과 관통 포스트(130)의 측면과 상면을 덮을 수 있다. 밀봉재(150a)의 재질에 대해서는 도 1의 반도체 패키지(100)의 밀봉재(150)에 대해 설명한 바와 같다.
도 7k를 참조하면, 이후, 밀봉재(150a)의 상부 부분을 제거하는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, CMP를 통해 수행할 수 있다. 평탄화 공정을 통해 제1 반도체 칩(120)의 상면 및 관통 포스트(130)의 상면이 밀봉재(150)으로부터 노출될 수 있다. 다시 말해서, 평탄화 공정 후, 제1 반도체 칩(120)의 상면과 관통 포스트(130)의 상면, 그리고 밀봉재(150)의 상면은 실질적으로 동일 평면을 이룰 수 있다.
한편, 관통 포스트(130)의 상면은 니켈(Ni)의 상부 메탈층(134)의 상면을 의미할 수 있다. 따라서, 평탄화 공정에서, 구리(Cu)의 실리콘 디퓨젼에 기인한 제1 반도체 칩(120)의 오염이 발생하지 않을 수 있다. 결과적으로, 평탄화 공정에서, 제1 반도체 칩(120)의 상면이 노출되어도 전혀 문제가 되지 않을 수 있다.
참고로, 관통 포스트가 구리(Cu)의 단일 메탈층으로 이루어진 경우, 평탄화 공정에서, 구리(Cu)의 메탈층의 상면이 노출될 수 있다. 따라서, 구리(Cu)의 실리콘 디퓨젼에 의한 제1 반도체 칩(120)의 오염을 방지하기 위하여, 제1 반도체 칩(120)의 상면 상에 어느 정도 두께의 밀봉재를 유지시킬 필요가 있다. 그러나 제1 반도체 칩(120)의 상면 상에 밀봉재를 유지시키는 경우, 반도체 패키지의 열 방출 특성이 저하되고, 또한, 반도체 패키지의 전체 두께도 증가할 수 있다. 그러나 본 실시예의 반도체 패키지(100)의 경우, 관통 포스트(130)가 상부에 니켈(Ni)의 상부 메탈층(134)을 포함함으로써, 전술한 문제들을 모두 해결할 수 있다.
도 7l를 참조하면, 계속해서, 제1 반도체 칩(120), 관통 포스트(130), 및 밀봉재(150) 상에 제2 재배선 기판(140)을 형성한다. 제2 재배선 기판(140)에 대해서는 도 1의 반도체 패키지(100)의 제2 재배선 기판(140)에 대해 설명한 바와 같다. 이후, 캐리어 기판(600)을 분리하고, 제1 재배선 기판(110)의 하면 상에 제1 외부 접속 단자(160)를 배치함으로써, 도 1의 반도체 패키지(100)를 완성할 수 있다. 한편, 전술한 바와 같이, 도 7a 내지 도 7l의 공정은 웨이퍼 레벨로 형성되므로, 개별 반도체 패키지로 분리하는 싱귤레이션 공정을 통해 실질적인 도 1의 반도체 패키지(100)가 완성될 수 있다.
앞서 평탄화 공정에서, 제1 반도체 칩(120)의 상면이 노출됨에 따라, 제2 재배선 기판(140)의 형성 공정에서, 제2 재배선 기판(140)의 하면이 제1 반도체 칩(120)의 상면에 바로 접할 수 있다. 따라서, 반도체 패키지(100)의 열 방출 특성이 향상되고, 또한, 반도체 패키지(100)의 전체 두께가 감소될 수 있다. 덧붙여, 제2 재배선 기판(140)을 형성할 때, 제2 콘택 비아(148)를 형성하고, 제2 콘택 비아(148)가 제1 반도체 칩(120)의 상면에 접하도록 함으로써, 반도체 패키지(100a)의 열 방출 특성을 더욱 향상시킬 수 있다.
도 8a 내지 도 8d은 도 4a의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다. 도 4a를 함께 참조하여 설명하고, 도 7a 내지 도 7l에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8a를 참조하면, 본 실시예의 반도체 패키지 제조 방법은, 도 7a 내지 도 7h의 과정을 통해 PR 패턴(700b)과 씨드 메탈(135)의 제거 후, 제1 반도체 칩(120a)을 제1 재배선 기판(110) 상에 적층한다. 제1 반도체 칩(120a)은 액티브 면(ACT)이 위로 향하고, 비액티브 면이 제1 재배선 기판(110)을 향하도록 배치될 수 있다. 한편 도시하지 않았지만, 제1 반도체 칩(120a)과 제1 재배선 기판(110) 사이에 접착층이 존재할 수 있다.
도 8b를 참조하면, 제1 반도체 칩(120a)의 실장 후, 제1 반도체 칩(120a)과 관통 포스트(130)를 덮는 밀봉재(150a)를 제1 재배선 기판(110) 상에 형성한다. 밀봉재(150a)는 제1 반도체 칩(120a)과 관통 포스트(130)의 측면과 상면을 덮을 수 있다.
도 8c를 참조하면, 이후, 밀봉재(150a)의 상부 부분을 제거하는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, CMP를 통해 수행할 수 있다. 평탄화 공정을 통해 관통 포스트(130)의 상면이 밀봉재(150)으로부터 노출될 수 있다. 다시 말해서, 평탄화 공정 후, 관통 포스트(130)의 상면, 그리고 밀봉재(150)의 상면은 실질적으로 동일 평면을 이룰 수 있다.
한편, 제1 반도체 칩(120a)의 상면은 액티브 면(ACT)이고, 그에 따라, 평탄화 공정 후, 제1 반도체 칩(120a)의 상면은 노출되지 않고, 제1 반도체 칩(120a)의 상면 상에 밀봉재(150a)가 얇은 두께로 존재할 수 있다. 그러나 실시예에 따라, 평탄화 공정 후, 제1 반도체 칩(120a)의 상면이 노출될 수도 있다.
한편, 관통 포스트(130)의 상면은 니켈(Ni)의 상부 메탈층(134)의 상면을 의미할 수 있다. 따라서, 평탄화 공정에서, 구리(Cu)의 실리콘 디퓨젼에 기인한 제1 반도체 칩(120a)의 오염이 발생하지 않을 수 있다. 결과적으로, 평탄화 공정에서, 제1 반도체 칩(120)의 상면이 노출되어도 전혀 문제가 되지 않을 수 있다.
도 8d를 참조하면, 계속해서, 제1 반도체 칩(120a), 관통 포스트(130), 및 밀봉재(150) 상에 제2 재배선 기판(140a)을 형성한다. 도 4a 및 도 4b의 설명 부분에서 설명한 바와 같이, 제2 재배선 기판(140a)의 제2 재배선 라인(144)은 제2 콘택 비아(148)를 통해 제1 반도체 칩(120a)의 칩 패드(122)에 연결될 수 있다.
계속해서, 제2 재배선 기판(140a)의 상면 상에 제1 외부 접속 단자(160)를 배치하고, 캐리어 기판(600)을 분리함으로써, 도 4a의 반도체 패키지(100b)를 완성할 수 있다. 한편, 도 8a 내지 도 8d의 공정은 웨이퍼 레벨로 형성되므로, 개별 반도체 패키지로 분리하는 싱귤레이션 공정을 통해 실질적인 도 4a의 반도체 패키지(100b)가 완성될 수 있다. 덧붙여, 도 8d의 구조에서 제1 외부 접속 단자(160) 배치 및 캐리어 기판(600) 분리 후, 뒤집은 형태가 도 4a의 반도체 패키지(100b)에 해당할 수 있다.
도 9a 내지 도 9d는 도 5의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다. 도 5를 함께 참조하여 설명하고, 도 7a 내지 도 7l의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 본 실시예의 반도체 패키지 제조방법은, 앞서 도 7a 내지 도 7l 과정을 거쳐 제2 재배선 기판(140)을 형성한다. 이후, 제2 재배선 기판(140) 상에 상부 패키지(200)를 형성한다. 상부 패키지(200)의 구조에 대해서는 도 5의 설명 부분에서 설명한 바와 같다.
한편, 도 9d의 싱귤레이션 공정을 설명하기 위하여, 도 9a 내지 도 9c에서, 일점 쇄선을 통해, 하나의 제1 재배선 기판(110)이 아닌 원형 제1 재배선 기판(110S)의 형태로 도시하고 있다. 또한, 제2 재배선 기판(140)도 일점 쇄선을 통해, 원형 제2 재배선 기판(140S)의 형태로 도시하고 있다. 더 나아가, 반도체 패키지(100)와 상부 패키지(200)도, 일점 쇄선을 통해, 원형 반도체 패키지(100S')와 원형 상부 패키지(200S) 구조로 도시되고 있다. 덧붙여, 원형 반도체 패키지(100S')는 제1 외부 접속 단자(160)가 아직 배치되지 않은 상태이므로, 실질적인 반도체 패키지(100)의 구조와는 다를 수 있다.
도 9b를 참조하면, 원형 상부 패키지(200S)의 형성 후, 캐리어 기판(600)을 원형 제1 재배선 기판(110S)으로부터 제거한다. 캐리어 기판(600)의 제거를 통해 원형 제1 재배선 기판(110S)의 하면이 노출될 수 있다.
도 9c를 참조하면, 계속해서, 원형 제1 재배선 기판(110S)의 하면 상에 제1 외부 접속 단자(160)를 배치한다. 제1 외부 접속 단자(160)는 FO 구조로 원형 제1 재배선 기판(110S)의 하면 상에 배치될 수 있다. FO 구조에 대해서는 도 1의 반도체 패키지(100)에 대한 설명 부분에서 설명한 바와 같다. 제1 외부 접속 단자(160)의 배치를 통해, 도 5의 반도체 패키지(1000)에 대응하는 원형 패키지 반도체(1000S)가 형성될 수 있다.
도 9d를 참조하면, 이후, 굵은 화살표로 표시된 바와 같이, 원형 패키지 반도체(1000S)를 싱귤레이션 공정을 통해 개별화한다. 개별화를 통해 도 5의 반도체 패키지(1000)가 완성될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100S, 100S', 1000, 1000S, 2000: 반도체 패키지, 110, 110S: 제1 재배선 기판, 112: 제1 바디 절연층, 114: 제1 재배선 라인, 120, 120a: 제1 반도체 칩, 125, 215, 430: 범프, 130: 관통 포스트, 132: 하부 메탈층, 134: 상부 메탈층, 135, 135a: 씨드 메탈, 140, 140a, 140S: 제2 재배선 기판, 145: 비아, 146, 148: 콘택 비아, 142: 제2 바디 절연층, 144: 제2 재배선 라인, 150: 밀봉재, 160: 제1 외부 접속 단자, 200, 200S: 상부 패키지, 210: 제2 반도체 칩, 220: 수동 소자, 230: 상부 밀봉재, 300: 패키지 기판, 310: 제2 외부 접속 단자, 400: 적층 메모리 패키지, 700, 700a, 700b: PR 또는 PR 패턴

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트(through post); 및
    상기 제1 반도체 칩, 및 관통 포스트 상에 배치된 제2 재배선 기판;을 포함하고,
    상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 관통 포스트는, 상기 제1 재배선 기판과 제2 재배선 기판을 서로 전기적으로 연결하고, 적어도 2개의 메탈층을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 적어도 2개의 메탈층은, 하부의 구리(Cu) 메탈층과 상부의 니켈(Ni) 메탈층을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 적어도 2개의 메탈층은, 상부 메탈층과 하부 메탈층을 포함하고,
    상기 관통 포스트는 상기 제1 재배선 기판과 제2 재배선 기판의 사이에 복수 개 배치되며,
    복수 개의 상기 관통 포스트들 중 적어도 2개의 상기 상부 메탈층은 두께가 서로 다른 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 재배선 기판과 제2 재배선 기판의 사이에 배치되고, 상기 제1 반도체 칩을 밀봉하는 밀봉재를 더 포함하고,
    상기 관통 포스트는 상기 밀봉재를 관통하여 연장하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 재배선 기판의 하면 상에 펜-아웃(Fan-Out: FO) 구조로 배치된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 재배선 기판의 하면에 노출된 콘택 비아들(vias)이 상기 제1 반도체 칩의 상면에 콘택하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체 칩은 로직 소자들을 포함하는 로직 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 재배선 기판 상에 배치된 적어도 하나의 제2 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치된 반도체 칩;
    상기 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트;
    상기 반도체 칩 및 관통 포스트 상에 배치된 제2 재배선 기판;
    상기 제1 재배선 기판과 제2 재배선 기판의 사이에 배치되고, 상기 반도체 칩을 밀봉하는 밀봉재; 및
    상기 제1 재배선 기판의 하면 상에 FO 구조로 배치된 외부 접속 단자;를 포함하고,
    상기 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하고,
    상기 관통 포스트는 적어도 2개의 메탈층을 포함하는, 반도체 패키지.
  11. 제10 항에 있어서,
    상기 적어도 2개의 메탈층은, 하부의 구리(Cu) 메탈층과 상부의 니켈(Ni) 메탈층을 포함하고,
    상기 관통 포스트는 상기 제1 재배선 기판과 제2 재배선 기판의 사이에 복수 개 배치되며,
    복수 개의 상기 관통 포스트들 중 적어도 2개의 상기 니켈(Ni) 메탈층은 두께가 서로 다른 것을 특징으로 하는 반도체 패키지.
  12. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩의 주변의, 상기 제1 재배선 기판 상에 배치된 관통 포스트;
    상기 제1 반도체 칩 및 관통 포스트 상에 배치된 제2 재배선 기판;
    상기 제2 재배선 기판 상의 적어도 하나의 제2 반도체 칩; 및
    상기 제1 재배선 기판의 하면 상에 FO 구조로 배치된 외부 접속 단자;를 포함하고,
    상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하는, 반도체 패키지.
  13. 제12 항에 있어서,
    상기 관통 포스트는 적어도 2개의 메탈층을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제2 재배선 기판의 하면에 노출된 콘택 비아들이 상기 제1 반도체 칩의 상면에 콘택하는 것을 특징으로 하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제2 재배선 기판 상에 배치된 적어도 하나의 수동 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 캐리어 기판 상에 제1 재배선 기판을 형성하는 단계;
    상기 제1 재배선 기판의 외곽 부분 상에 관통 포스트를 형성하는 단계;
    상기 제1 재배선 기판의 중앙 부분 상에 제1 반도체 칩을 적층하는 단계;
    상기 관통 포스트와 제1 반도체 칩을 덮는 밀봉재를 형성하는 단계;
    상기 밀봉재의 상부 부분을 그라인딩 하여, 상기 관통 포스트와 상기 제1 반도체 칩의 상면을 노출시키는 단계; 및
    상기 관통 포스트와 제1 반도체 칩 상에 제2 재배선 기판을 형성하는 단계;를 포함하고,
    상기 제1 반도체 칩의 상면이 상기 제2 재배선 기판의 하면에 직접 접하고,
    상기 관통 포스트는 적어도 2개의 메탈층을 포함하는, 반도체 패키지 제조방법.
  17. 제16 항에 있어서,
    상기 관통 포스트를 형성하는 단계는,
    상기 제1 재배선 기판 상에 포토레지스트(Photo-Resist: PR)를 도포하는 단계;
    노광 공정을 통해 상기 PR을 패터닝하여, 상기 제1 재배선 기판의 상면을 노출시키는 관통 홀들을 포함하는 PR 패턴을 형성하는 단계;
    상기 관통 홀들 내에 메탈 물질을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  18. 제17 항에 있어서,
    상기 메탈 물질을 형성하는 단계에서,
    전기 도금(electroplating)으로 상기 메탈 물질을 형성하며,
    상기 PR을 도포하는 단계 전에, 상기 제1 재배선 기판 상에 씨드(seed) 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  19. 제17 항에 있어서,
    상기 메탈 물질을 형성하는 단계에서,
    구리(Cu) 메탈층과 상기 구리(Cu) 메탈층 상에 니켈(Ni) 메탈층을 순차적으로 형성하고,
    상기 관통 포스트와 상기 제1 반도체 칩의 상면을 노출시키는 단계에서,
    상기 니켈(Ni) 메탈층의 상면을 노출시키는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 제16 항에 있어서,
    상기 제2 재배선 기판을 형성하는 단계 이후에,
    상기 제2 재배선 기판 상에 적어도 하나의 제2 반도체 칩을 적층하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    상기 제1 재배선 기판의 하면 상에 외부 접속 단자를 FO 구조로 배치하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
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