CN114038825A - 半导体封装结构 - Google Patents

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Abstract

本发明涉及一种半导体封装结构。该半导体封装结构包括：基板；线路层，位于基板上；第一底部填充物，位于线路层与基板之间并围绕线路层的侧壁，并且，第一底部填充物具有与线路层的上表面共平面的上表面。

Description

半导体封装结构
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种半导体封装结构。
背景技术
参考图1A所示，在目前的封装结构制程中，主要是将重布线(RDL)层10附着于载体(carrier)30上，并将RDL层10和载体30接合在基板20上，再进行形成底部填充物(under-fill)15的制程。然而在上述过程中，由于底部填充物15可能在去除载体30之前爬胶至载体30的侧壁上，由于底部填充物15与载体30的侧壁接触，导致在去除(debond)载体30时易发生底部填充物15产生破裂(Crack)18或RDL层10产生破裂19的问题，如图1B所示。
另外，若是以无金属接合(wafer to wafer bonding)方式将RDL层安装到基板上，虽然可以避免底部填充物爬胶至载体侧壁，但是RDL层位置必须依据基板的尺寸，因此RDL层会有额外空间不形成线路而造成介电层浪费。
发明内容
针对相关技术中的上述问题，本发明提出一种半导体封装结构及其形成方法。
根据本发明实施例的一个方面，提供了一种半导体封装结构，包括：基板；线路层，位于基板上；第一底部填充物，位于线路层与基板之间并围绕线路层的侧壁，并且，第一底部填充物具有与线路层的上表面共平面的上表面。
在一些实施例中，第一底部填充物的侧面为远离线路层突出的曲面。
在一些实施例中，线路层的宽度在从上至下的方向上是逐渐缩小的。
在一些实施例中，在第一底部填充物与基板接触的位置处第一底部填充物的侧面具有切面，切面与基板的上表面之间形成夹角，夹角的角度在30°至85°的范围内。
在一些实施例中，半导体封装结构还包括芯片，芯片位于线路层上，其中，芯片的主动面朝下并接合至线路层。
在一些实施例中，第一底部填充物的侧壁与基板的侧壁垂直对准。
在一些实施例中，半导体封装结构还包括第二底部填充物，第二底部填充物填充在芯片与线路层之间并且围绕芯片的下部。
在一些实施例中，线路层中包括由线路层的上表面暴露的金属环结构，金属环结构嵌入在线路层的邻近第一底部填充物的位置处。
在一些实施例中，线路层中具有通孔，通孔的较宽的一端朝向基板。
在一些实施例中，线路层的下表面处具有第一焊盘，基板的上表面处具有第二焊盘，第一焊盘和第二焊盘通过焊料相互接合。
在一些实施例中，线路层的下表面处具有第一焊盘，基板的上表面处具有第二焊盘，第一焊盘和第二焊盘直接接合。
根据本发明实施例的另一个方面，提供了一种形成半导体封装结构的方法，包括：步骤S1，提供载体；步骤S2，在载体的部分表面上形成介电层，在介电层上形成电路层以形成线路层；步骤S3，将线路层接合至基板上，并在线路层与基板之间形成第一底部填充物；步骤S4，去除载体。
在一些实施例中，步骤S2包括：利用掩模遮蔽载体；以印刷(print)工艺在未被掩模遮蔽的载体的表面上形成介电层。
在一些实施例中，步骤S3包括：将第一底部填充物形成在基板上；将线路层安装在基板上。
在一些实施例中，以印刷工艺将第一底部填充物局部地形成在基板上，将线路层放置在基板上的第一底部填充物处。
在一些实施例中，在放置线路层之前，基板上的第一底部填充物的上表面包括突出的曲面，在将线路层安装在基板上之后，第一底部填充物的上表面与线路层的上表面共平面。
在一些实施例中，在将线路层安装在基板上之后，第一底部填充物的侧面为远离线路层突出的曲面。
在一些实施例中，步骤S3包括：以回流制程将线路层接合至基板。
在一些实施例中，在步骤S4之前，第一底部填充物的上表面与载体直接接触。
在一些实施例中，上述方法还包括：在线路层上接合芯片；在芯片与线路层之间填入第二底部填充物。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1A和图1B示出了现有半导体封装结构的示意图。
图2A是根据本发明实施例的半导体封装结构的示意图。
图2B是图2A中区域A1的局部放大示意图。
图3A至图3C以及图4A至图4C示出了根据本发明多个实施例中的线路层与基板之间连接的局部放大视图。
图5A和图5B示出了根据本发明其他实施例中的线路层与基板之间连接的局部放大视图。
图6至图9B示出了根据本发明其他实施例的半导体封装结构的示意图。
图10A至图10O示出了形成半导体封装结构的线路层的多个阶段的示意图。
图11A至图11G示出了形成半导体封装结构的另外多个阶段的示意图。
具体实施例
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
图2A是根据本发明实施例的半导体封装结构的示意图。参考图2A所示，基板110上设置有线路层120。在一些实施例中，线路层120可以是重布线(RDL)层，或者也可以例如是中介层(interposer)。第一底部填充物130形成在线路层120与基板110之间。第一底部填充物130还围绕线路层120的侧壁，并且第一底部填充物130的上表面与线路层120的上表面共平面。由于第一底部填充物130的上表面与线路层120的上表面齐平，所以第一底部填充物130不会在制程期间与带有线路层120的载体的侧壁接触，因此可以在去除载体期间或之后避免底部填充物破裂或线路层破裂的问题。
继续参考图2A所示，第一底部填充物130的上表面与线路层120的上表面共平面，第一底部填充物130的下表面与基板110的上表面共平面。第一底部填充物130的侧面连接第一底部填充物130的上表面和下表面。第一底部填充物130的侧面是远离线路层120突出的曲面结构。具有曲面侧面的第一底部填充物130可以有利于保护其内部的线路层120，并且填充在线路层120与基板110之间的第一底部填充物130也可以保护连接线路层120与基板110的连接部件。
在第一底部填充物130与基板110的上表面接触的位置处，与第一底部填充物130的曲面侧面相切的切面P和基板110的上表面之间会形成夹角θ。在一些实施例中，夹角θ的角度在30°至85°的范围内。
在示出的实施例中，线路层120的侧壁具有倒锥形轮廓，线路层120的宽度在从上至下的方向上是逐渐缩小的。线路层120中可以包括多个堆叠的介电层122、124、126和位于介电层122、124、126中的线路，线路包括多层迹线128和互连各相邻层迹线128的通孔129。在一些实施例中，各个介电层122、124、126的材料可以采用例如PI(聚酰亚胺)、环氧树脂、丙烯酸、ABF(堆积膜)、PP(聚丙烯)和/或模塑料(molding compound)的有机材料。在一些实施例中，各个介电层122、124、126的厚度IDT可以在5μm至20μm的范围内。并且，线路层120中最邻近基板110的最下方介电层126可以向上延伸而形成为线路层120的侧壁。在一些实施例中，由最下方介电层126形成的线路层120的侧壁与线路层120的上表面之间形成夹角α，夹角α的角度在30°至85°的范围内。
线路层120可以是具有细线路的重布线层，在这样的实施例中，细线路的线宽可以在0.5μm至10μm的范围内，细线路之间的间距可以在0.5μm至10μm的范围内，细线路之间的节距(Pitch)可以在1μm至20μm的范围内。如图2A所示，线路层120中的通孔129两端的宽度不同。通孔129的宽度较宽的一端朝向基板110，使得通孔129的侧壁具有锥形轮廓，即，通孔129的宽度在从上至下的方向上是逐渐增大的。
此外，芯片150接合在线路层120的上表面上。在图2A的实施例中，芯片150的主动面朝下与线路层120接合。第二底部填充物160填充在芯片150与线路层120之间并且围绕芯片150的下部。
在一些实施例中，第一底部填充物130的上表面的宽度US在5mm至100mm的范围内。线路层120的下表面的宽度ODS可以在2mm至100mm的范围内。第一底部填充物130的上表面的宽度US可以比线路层120的下表面的宽度ODS大1倍至2倍。第一底部填充物130的厚度可以在10μm至100μm的范围内。在第一底部填充物130的上表面处，第一底部填充物130的边缘到线路层120的边缘之间的距离DAD可以在5μm至30μm的范围内。以上尺寸配置仅是示例，可以对各个组件的尺寸进行其他适当的配置。
图2B是图2A中区域A1的局部放大示意图。如图2B所示，在线路层120的邻近第一底部填充物130的位置处内嵌有一金属环结构170。金属环结构170由线路层120的上表面暴露。在一些实施例中，金属环结构170包括由两个金属材料层172、176和夹在两个金属材料层172、176之间的晶种层174，暴露出的金属材料层172的宽度可以大于下面的另一金属材料层176的宽度。
线路层120的上表面在金属环结构170处具有凹部。线路层120中的介电层124构成凹部的一侧侧壁，第一底部填充物130构成凹部的另一侧侧壁。第二底部填充物160填充在金属环结构170上的凹部内。通过在线路层120的上表面边缘设置金属环结构170并且金属环结构170上具有凹部，可以防止第二底部填充物160溢出到线路层120外的第一底部填充物130处；另外，还可以增加拐角R1处的第二底部填充物160、线路层120中的介电层126和第一底部填充物130之间的粘附能力。
在一些实施例中，第一底部填充物130或第二底部填充物160的材料可以液态材料或干膜(dry film)材料。在一些实施例中，第一底部填充物130或第二底部填充物160的材料可以采用例如PI、环氧树脂、丙烯酸、ABF、PP和/或模塑料的有机材料。
图3A至图3C以及图4A至图4C示出了根据本发明多个实施例中的线路层与基板之间连接的局部放大视图。在图3A至图3C所示的实施例中，线路层120(未示出)的下表面处具有第一焊盘1201，基板110的上表面处具有第二焊盘1101。通过焊料1205连接线路层120的下表面处的第一焊盘1201与基板110的上表面处的第二焊盘1101。在图3A所示的实施例中，焊料1205具有曲面结构的侧壁并且焊料1205还延伸在基板110的部分上表面上。在图3B所示的实施例中，焊料1205的顶端的宽度大于底端的宽度，焊料1205的侧壁为凹陷的曲面结构。在图3C所示的实施例中，焊料1205的顶端的宽度大于底端的宽度，焊料1205的侧壁是倾斜直线因而具有倒锥形结构。
在图3A至图3C所示的实施例中，第一底部填充物130的材料采用非导电胶(NCP)，例如ABF或胶材等。在这样的实施例中，如图3A所示，基板110的上表面具有暴露出第二焊盘1101的凹部1103，焊料1205会完全填充第二焊盘1101上的凹部1103，在凹部1103内第二焊盘1101的全部表面均与焊料1205接触。在图3B和图3C所示的示例中，焊料1205延伸到基板110的凹部1103中以与第二焊盘1101相接，焊料1205与凹部1103的侧壁之间具有间隔。第一底部填充物130会完全填充焊料1205与凹部1103的侧壁之间的间隔。
图4A至图4C所示的实施例中的焊料分别具有与图3A至图3C类似的结构。在图4A至图4C所示的实施例中，第一底部填充物130的材料采用非导电膜(NCF)。在这样的实施例中，如图4A所示，焊料1205未完全填充第二焊盘1101上的凹部1103，在凹部1103的侧壁、第二焊盘1101的上表面和焊料1205之间会形成空隙1109。在图4B和图4C所示的示例中，第一底部填充物130未完全填充焊料1205与凹部1103的侧壁之间的间隔，在凹部1103的侧壁与第二焊盘1101的上表面相交的角落处会形成空隙1109，并且该空隙1109可以延伸在第二焊盘1101的上表面与焊料1205之间。
图5A和图5B示出了根据本发明其他实施例中的线路层与基板之间连接的局部放大视图。如图5A和图5B所示，线路层120(未示出)的下表面处具有第一焊盘1201，基板110的上表面处具有第二焊盘1101。第一焊盘1201和第二焊盘1101直接接合，例如为铜-铜(Cu-Cu)接合。在图5A所示的实施例中，由于第一焊盘1201和第二焊盘1101为铜-铜接合，因此会在第一焊盘1201与第二焊盘1101的相对表面会凹陷而在第一焊盘1201与第二焊盘1101之间形成空隙1110。在第一底部填充物130采用NCP的实施例中，如图5A，第一底部填充物130会填充在第一焊盘1201与第二焊盘1101之间的空隙内。在图5B所示的实施例中，第一底部填充物130采用有机材料，在第一焊盘1201与第二焊盘1101相交的角落处会形成空隙1112。
图6示出了根据本发明其他实施例的半导体封装结构的示意图。在图6所示的实施例中，第一底部填充物130可以不具有曲面侧壁，而是具有垂直延伸的侧壁。并且，第一底部填充物130的侧壁与基板110的侧壁垂直对准。
图7A至图7C示出了根据本发明其他实施例的半导体封装结构的示意图。在图7A和图7C所示的实施例中，还在基板110上方设置了保护层180。保护层180的材料可以例如是模塑料或任何其他适用的材料。保护层180围绕第一底部填充物130、第二底部填充物160和芯片150。在图7A的示例中，保护层180的侧壁与基板110的侧壁垂直对准以覆盖基板110的全部表面，并且保护层180可以覆盖芯片150的上表面。在图7B的示例中，保护层180的侧壁与基板110的侧壁垂直对准，保护层180暴露芯片150的上表面，保护层180的上表面与芯片150的上表面共平面。在图7C的示例中，保护层180未覆盖基板110的全部表面。保护层180的侧壁位于基板110的侧壁与第一底部填充物130的侧壁之间的位置处。保护层180覆盖芯片150的上表面。在其他实施例中，保护层180也可以不覆盖芯片150的上表面。
图8示出了根据本发明其他实施例中的半导体封装结构的示意图。如图8所示，芯片150可以以主动面朝上的方式设置在线路层120上，并且通过引线802将芯片150的主动面电连接至线路层120和基板110。在该实施例中，可以不形成围绕芯片150的第二底部填充物，而形成保护层180以保护引线802。
图9A至图9B示出了根据本发明其他实施例中的半导体封装结构的示意图。如图9A所示，芯片150可以接合在两个线路层120上，每个线路层120可以由单独的第一底部填充物130围绕。并且，第二底部填充物160可以填充在两个第一底部填充物130之间的间隔内。如图9B所示，可以在一个线路层120上接合两个芯片150，每个芯片150由单独的第二底部填充物160围绕。
图6至图9B所示实施例的其他方面可以与参考图2A所讨论的内容类似或相同，因此不再重复描述。
根据本发明的实施例还提供了形成半导体封装结构的方法。图10A至图10O示出了形成半导体封装结构的线路层的多个阶段的示意图。
首先参考图10A所示，在载体201上形成图案化的第一晶种层211和位于第一晶种层211上的金属层231。图10A中示出了相互间隔开一定距离的两组图案化的第一晶种层211和金属层231。应理解，可以在载体201上形成间隔设置的更多组的第一晶种层211和金属层231。
如图10B所示，利用掩模310遮蔽载体201的一部分而暴露出载体201的另一部分。掩模310暴露出载体201上的第一晶种层211和金属层231。以印刷(print)工艺在未被掩模遮蔽的载体201的表面上形成间隔设置的第一介电层122。第一介电层122覆盖图案化的第一晶种层211和金属层231。然后，对第一介电层122进行光刻制程。
如图10C所示，光刻制程在第一介电层122中形成分别暴露金属层231的多个开口241。在载体201和第一介电层122上以及第一介电层122的开口241内覆盖形成第二晶种层212。
之后如图10D所示，利用掩模310遮蔽载体201的一部分而暴露出载体201的另一部分。掩模310暴露出第一介电层122对应的部分。以印刷工艺在未被掩模310遮蔽的第一介电层122上的第二晶种层212上形成间隔设置的第一掩模层251。
如图10E所示，对第一掩模层251进行光刻制程。光刻制程在第一掩模层251中形成多个开口242，第一掩模层251中的开口22位于第一介电层122的开口241上方。然后在第一掩模层251中的开口242内以及未被第一掩模层251覆盖的第二晶种层212上填入金属材料270。之后，如图10F所示，去除第一掩模层251和位于第一掩模层251下方的第二晶种层212。第一介电层122的开口241内的第二晶种层212和金属材料270形成通孔，第一介电层122上的第二晶种层212和金属材料270形成迹线。此处，在第一介电层122之外的区域中，形成载体201上的迹线和通孔的第二晶种层212及金属材料270将被保留。
随后，可以参考图10B至图10F的方式继续形成第二介电层124。如图10G所示，第二介电层124覆盖第一介电层122的上表面和侧壁。第二介电层124的边缘还覆盖一部分第二晶种层212和其上的金属材料270。第二介电层124上形成有迹线，穿过第二介电层124的通孔分别电连接相邻的两层迹线。在第二介电层124之外的区域中，形成迹线和通孔的第三晶种层213及其上的金属材料270也将被保留。第三晶种层213及其上的金属材料270位于第二晶种层212及其上的金属材料270上方，并且第三晶种层213及其上的金属材料270的尺寸比第二晶种层212及其上的金属材料270小。
如图10H所示，利用掩模310遮蔽载体201的一部分而暴露出载体201的另一部分。掩模310暴露出第二介电层124。以印刷工艺在未被掩模310遮蔽的第二介电层124上形成第三介电层126，如图10I所示。形成的第三介电层126覆盖第二介电层124的上表面和侧壁。第三介电层126还覆盖一部分第三晶种层213和其上的金属材料270。然后，对第三介电层126行光刻制程。
如图10J所示，光刻制程在第三介电层126中形成分别暴露下面的迹线的多个开口243。在载体201和第三介电层126上以及第三介电层126的开口243内覆盖形成第四晶种层214。
如图10K所示，在第四晶种层214上覆盖第二掩模层252。对第二掩模层252进行光刻制程。如图10L所示，光刻制程在第二掩模层252中形成多个开口244，第二掩模层252中的开口244位于第三介电层126的开口243上方。然后通过第二掩模层252中的开口244在第四晶种层214上填入金属材料270，再在金属材料270上方形成焊料275。
之后如图10M所示，去除第二掩模层252和第三介电层126上暴露的第四晶种层214。
如图10N所示，进一步去除第三介电层126之外的区域中多余的晶种层212、213和金属材料270。在第三介电层126的边缘处，由第三介电层126覆盖的第三晶种层213和其上的金属材料270被保留，由第二介电层124和第三介电层126覆盖的第二晶种层212和其上的金属材料270被保留。
然后进行回流制程，回流制程将焊料275形成为焊料球276，从而形成线路层120，如图10O所示。所形成的线路层120包括：覆盖在第一晶种层211和金属层231上的第一介电层122、第二介电层124和第三介电层126；位于第一介电层122、第二介电层124和第三介电层126中的迹线和通孔；位于第三介电层126上的焊料球276。并且，在线路层120的底部边缘处，具有第二晶种层212、金属材料270、第三晶种层213和金属材料270的堆叠结构。
图11A至图11G示出了形成半导体封装结构的另外多个阶段的示意图。如图11A所示，将第一底部填充物130形成在基板110上。可以以印刷工艺将第一底部填充物130局部地、间隔地形成在基板110上。在形成第一底部填充物130之后，在基板110上的第一底部填充物130是上表面包括突出曲面的轮廓。
如图11B所示，将预先形成在载体201上的线路层120安装与基板110上的第一底部填充物130分别相对设置。
如图11C所示，线路层120穿过第一底部填充物130连接到基板110，并在线路层120与基板110之间形成第一底部填充物130。可以通过焊料球276以回流制程将线路层120与基板110接合。在接合之后，第一底部填充物130的上表面会与载体201直接接触。因此，在将线路层120安装在基板110上之后，第一底部填充物130的上表面与线路层120的上表面齐平。并且在将线路层120安装在基板110上之后，第一底部填充物130的侧面为远离线路层120突出的曲面。然后去除载体201，如图11D所示。在去除载体201之后，暴露出线路层120中的第一晶种层211、以及线路层120的边缘处的第二晶种层212。然后，对暴露出的线路层120中的第一晶种层211和第二晶种层212进行蚀刻制程，而去除第一晶种层211和第二晶种层212。
如图11E所示，在去除第一晶种层211和第二晶种层212之后暴露出金属层231。然后，金属层231可用作焊盘而与芯片150接合，以将芯片150接合在线路层120上。另外，在去除第一晶种层211之后还暴露出线路层120边缘处的金属材料270，从而金属材料270和其下方的第三晶种层213以及第三晶种层213下方的金属材料270形成了金属环结构170。由于去除了金属材料270上的第二晶种层212，因此会在金属环结构170上形成一凹部288。凹部288的一侧侧壁暴露第一底部填充物130。
如图11F所示，形成第二底部填充物160。第二底部填充物160填充在芯片150与线路层120之间。第二底部填充物160还填入金属环结构170上的凹部288。通过在线路层120的边缘处设置金属环结构170并且金属环结构170上设置有凹部288，可以防止形成的第二底部填充物160溢出到线路层120外的第一底部填充物130处；另外，还可以增加拐角处的第二底部填充物160、线路层120中的介电层和第一底部填充物130之间的粘附能力。
如图11G所示，沿着虚线L对基板110进行切割而形成最终的封装结构。
在上述方法中，首先，使用印刷技术在载体201表面的部分规则位置(例如阵列)分别涂覆介电层和掩模层。在每个介电层中，迹线和通孔都是可以通过光刻制造的而形成线路层120。接下来，在基板110表面可以再次使用印刷技术涂覆第一底部填充物130，将带有线路层120的载体201与基板110接合。去除载体201，去除载体201之后将形成第一底部填充物130的平坦上表面。最后，在线路层120上接合芯片150。本发明藉由印刷技术可局部制作线路层120于载体201上，藉由印刷技术可以控制线路层120形成为相互间隔的单元(Unit)型态，接着在基板110将欲进行与线路层120连接的位置处涂布第一底部填充物130，然后将线路层120通过回流制程倒装接合在基板110上，再进行去除载体201作业，接合线路层120之后，第一底部填充物130会与线路层120的上表面共面，第一底部填充物130不会与载体201侧壁接触，因此在去除载体201时可以避免第一底部填充物130破裂或线路层120破裂。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：
基板；
线路层，位于所述基板上；
第一底部填充物，位于所述线路层与所述基板之间并围绕所述线路层的侧壁，并且，所述第一底部填充物具有与所述线路层的上表面共平面的上表面。
2.根据权利要求1所述的半导体封装结构，其特征在于，
所述第一底部填充物的侧面为远离所述线路层突出的曲面。
3.根据权利要求1所述的半导体封装结构，其特征在于，
所述线路层的宽度在从上至下的方向上是逐渐缩小的。
4.根据权利要求1所述的半导体封装结构，其特征在于，
在所述第一底部填充物与所述基板接触的位置处所述第一底部填充物的侧面具有切面，所述切面与所述基板的上表面之间形成夹角，所述夹角的角度在30°至85°的范围内。
5.根据权利要求1所述的半导体封装结构，其特征在于，还包括：
芯片，位于所述线路层上，其中，所述芯片的主动面朝下并接合至所述线路层。
6.根据权利要求1所述的半导体封装结构，其特征在于，
所述第一底部填充物的侧壁与所述基板的侧壁垂直对准。
7.根据权利要求1所述的半导体封装结构，其特征在于，
所述线路层中包括由所述线路层的上表面暴露的金属环结构，所述金属环结构嵌入在所述线路层的邻近所述第一底部填充物的位置处。
8.根据权利要求1所述的半导体封装结构，其特征在于，
所述线路层中具有通孔，所述通孔的较宽的一端朝向所述基板。
9.根据权利要求1所述的半导体封装结构，其特征在于，
所述线路层的下表面处具有第一焊盘，所述基板的上表面处具有第二焊盘，所述第一焊盘和所述第二焊盘通过焊料相互接合。
10.根据权利要求1所述的半导体封装结构，其特征在于，
所述线路层的下表面处具有第一焊盘，所述基板的上表面处具有第二焊盘，所述第一焊盘和所述第二焊盘直接接合。
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