JP4361820B2 - ウエハーレベルパッケージ、マルチ積層パッケージ及びその製造方法 - Google Patents

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Description

本発明は、半導体チップのパッケージングに関するもので、より詳しくは、ウエハーレベルパッケージ、マルチ積層パッケージ及びその製造方法に関するものである。
電子装置が小型化するにつれて、次第に小型化しているパッケージに半導体集積回路（ＩＣ）チップを含ませる技術も多様に発展して来た。ＪＥＤＥＣ（Joint Electron Device Engineering Council）では、半導体チップほどの大きさの半導体チップパッケージを「チップスケールパッケージ（ＣＳＰ）」と命名した。特に、ＪＥＤＥＣによると、チップスケールパッケージは、パッケージに含まれた半導体チップ大きさの１．２倍以内の大きさを有するパッケージと定義される。ＣＳＰ技術は、デジタルカムコーダ、ノート型パソコン、メモリカード等のような電子製品に使われるＩＣをパッケージングするのに適する。具体的に、ＣＳＰ技術は、主としてＤＳＰ（digital signal processor）、マイクロプロセッサー、ＡＳＩＣ（application specific integrated circuit）、ＤＲＡＭ及びフラッシュメモリ等に適用される。
しかしながら、ＣＳＰ技術は、ＢＧＡパッケージやＴＳＯＰのように一般に使われる既存のプラスチックパッケージに比べれば、製造単価が多少高いという短所を持っている。
費用節減のために、ウエハーレベルパッケージ（ＷＬＰ）が提案された。ウエハーレベルパッケージは、ウエハーレベルで形成され（費用節減効果）、個別チップに分離される。パッケージは、金属はんだバンプまたはボールのように、底面に２次元で配列された外部端子を有する特徴がある。これは、半導体チップの信号経路（signal path）をパッケージＩ／Ｏ位置に縮小することによって、デバイスの作動速度が向上することができる。また、ウエハーレベルパッケージは、周辺リードを有するチップパッケージとは異なり、チップ自体の大きさより一層多くの領域を印刷回路基板で占めない。
図１は、従来技術によるウエハーレベルパッケージ２０の一部を示す平面図である。図２は、図１のＩ-Ｉ’線に沿って切断した断面図である。半導体集積回路チップ１４は、半導体基板１２の上部に形成された複数のチップパッド１１とパッシベーション層１３を有する。前記パッシベーション層１３は、酸化物、窒化物、またはその組合からなる。前記チップパッド１１は、アルミニウムからなる。半導体チップ１４の上部にポリイミドからなる第１絶縁層２２が形成される。第１絶縁層２２の上部に複数の金属配線パターン２１が形成される。金属配線パターン２１は、対応するチップパッド１１と接触する。金属配線パターン２１と第１絶縁層２２の上部に第２絶縁層２４が形成される。前記金属配線層２１と第１、第２絶縁層２２、２４は、再配線層２１’を構成する。金属配線パターン２１の他端に複数のボールパッド２３（ball pad）が位置する。その後、リフロー工程により金属配線パターン２１に、はんだボール２８が接合される。
しかしながら、はんだ接合性が劣る問題点を持っている。その主要な理由としては、ウエハーレベルパッケージ２０と外部印刷回路基板（ＰＣＢ）間の熱膨張係数（ＣＴＥ）の差によるストレスが挙げられる。一般に、ウエハーレベルパッケージがＰＣＢに実装された状態で、ウエハーレベルパッケージとＰＣＢ間にはんだボールが接合される。半導体チップ１４は、電力が稼動中の時は、加熱されるが、電力が稼働しない時は、冷却される。はんだボールの両側に接合されたウエハーレベルパッケージとＰＣＢ間の熱膨張係数の差によって、はんだボールに機械的ストレスが発生し、亀裂と欠陥が生じる場合もある。
最近、複数のウエハーレベルパッケージを積層したマルチ積層パッケージが提案されている。
例えば、図３に示したように、従来技術によるマルチ積層パッケージ１０の形成方法に対して、米国特許第６，４２９，０９６号明細書に開示されている。ウエハーレベルで半導体ウエハーに貫通孔を形成した後、貫通孔に導電性プラグ２を充填させる。半導体ウエハーは、切断工程により複数の個別パッケージ１に分離される。隣接したパッケージのプラグ２の間に、バンプ３を介して少なくとも二つのパッケージ１を積層し、マルチ積層パッケージ１０を形成する。また、最低部のパッケージ１ａに形成されたバンプ３ａを使用し、マルチ積層パッケージ１０を外部ＰＣＢ４のランディングパッド５に実装する。
しかしながら、最低部のパッケージ１ａと外部ＰＣＢ４間の熱膨張係数の差が存在するため、はんだ接合性が劣る。
従って、本発明の目的は、第１活性面から第２非活性面に半導体チップを貫通する貫通孔が形成された半導体チップパッケージを提供することにある。
本発明の他の目的は、複数の半導体チップパッケージが積層されたマルチ積層パッケージを提供することにある。
本発明のさらに他の目的は、第１活性面から対向する第２非活性面に半導体チップを貫通する貫通孔を形成し、第１導電性パッドが半導体チップの第１活性面において貫通孔を少なくとも一部取り囲ませる半導体チップパッケージの製造方法を提供することにある。
本発明のさらに他の目的は、一つのウエハーに含まれた複数の半導体チップごとに、貫通孔を形成する段階を含む半導体チップパッケージの製造方法を提供することにある。
上記の目的を達成するために、本発明は、第１活性面から第２非活性面に半導体チップを貫通する貫通孔が形成された半導体チップパッケージを提供する。第１導電性パッドは、半導体チップの第１活性面において貫通孔を少なくとも一部取り囲む。印刷回路基板の第１面は、半導体チップの第２非活性面と貼付け、第２導電性パッドは、前記半導体チップの貫通孔と整列する。前記貫通孔に導電性物質が充填され、第１、第２導電性パッドと接触する。
また、本発明は、複数の半導体チップパッケージが積層されたマルチ積層パッケージを提供する。それぞれのチップパッケージには、第１活性面から第２非活性面に半導体チップを貫通する貫通孔が形成されている。第１導電性パッドは、半導体チップの第１活性面において貫通孔を少なくとも一部取り囲む。印刷回路基板の第１面は、前記半導体チップの第２非活性面と貼付け、第２導電性パッドは、前記半導体チップの貫通孔と整列される。前記貫通孔に導電性物質が充填され、第１、第２導電性パッドと接触する。
さらに、本発明は、第１活性面から対向する第２非活性面に半導体チップを貫通する貫通孔を形成し、第１導電性パッドが半導体チップの第１活性面において貫通孔を少なくとも一部取り囲ませる半導体チップパッケージの製造方法を提供する。第２導電性パッドと半導体チップの貫通孔が整列されるように、印刷回路基板の第１面と半導体チップの第２非活性面とを貼付ける。貫通孔に導電性物質を充填し、第１、第２導電性パッドと接触させる。
さらに、本発明は、一つのウエハーに含まれた複数の半導体チップごとに、貫通孔を形成する段階を含む半導体チップパッケージの製造方法を提供する。貫通孔は、第１活性面から第２非活性面にウエハーを貫通し、第１導電性パッドがウエハーの第１面で貫通孔を少なくとも一部取り囲む。印刷回路基板の第１面に複数の第２導電性パッドが形成され、複数の第２導電性パッドとウエハーの複数の貫通孔が、それぞれ整列されるように印刷回路基板の第１面とウエハーの第２面とを貼付ける。貫通孔に導電性物質を充填し、第１、第２導電性パッドと接触させる。
以上のように、本発明によると、第１活性面から第２非活性面に半導体チップを貫通する貫通孔が形成された半導体チップパッケージを提供し、第１導電性パッドが半導体チップの第１活性面において貫通孔を少なくとも一部取り囲み、貫通孔に導電性物質を充填することにより、印刷回路基板と半導体チップとの貼付けを良好とする。
以下、添付の図面を参照して本発明の実施例をより詳しく説明する。
図４は、本発明の一実施例によるウエハーレベルパッケージ８０を示す断面図である。一般に、ウエハーレベルパッケージ８０は、上部にパッシベーション層３３が形成された半導体基板３２によって構成される半導体チップ３４を含む。パッシベーション層３３は、例えば、シリコン酸化物、シリコン窒化物、またはその組合せを含む。
チップ３４の活性上部面（第１活性面）から非活性下部面（第２非活性面）を貫通する少なくとも一つの貫通孔３７が形成される。導電性チップパッド（第１導電性パッド）３１は、半導体チップ３４の第１活性面から貫通孔３７の少なくとも一部を取り囲む。導電性チップパッド３１は、アルミニウムからなる。
ウエハーレベルパッケージ８０は、半導体チップ３４の非活性下部面に貼付けられた上部面を有する印刷回路基板４２を備える。印刷回路基板４２は、接着剤（接着層）７２によってチップ３４に貼付けられる。印刷回路基板４２に形成された少なくとも一つの導電性ＰＣＢパッド４５は、半導体チップ３４の貫通孔３７とそれぞれ整列される。
貫通孔３７内に充填された導電性プラグ５０は、導電性パッド３１、導電性パッド（第１導電性パッド）４５と接触し、チップパッド３１と導電性ＰＣＢパッド４５を互いに電気的に接触させる。貫通孔３７の側壁に絶縁層３８が形成され、導電性プラグ（導電性物質）５０を基板３２から絶縁させる。
導電性プラグ５０は、はんだで形成されることが好ましい。より好ましくは、図４に示すように、導電性プラグ５０は、印刷回路基板４２の導電性パッド４５から突き出す形状に形成された金属ＰＣＢバンプ５２と、前記ＰＣＢバンプ５２を取り囲むはんだ５４とを有する。
好ましくは、前記印刷回路基板４２には、導電性パッド４５の下部に貫通孔３７と対応する位置に接続孔４９が形成されている。前記接続孔４９は、導電性パッド４５の底面を露出させ、ウエハーレベルパッケージ８０を積層するか、または、ウエハーレベルパッケージ８０を外部印刷回路基板に貼付けるのに使われる。例えば、ＰＣＢ４２の下部面から接続孔４９を介して下方に突き出すように、導電性ＰＣＢパッド４５の底面に（外部接続用）はんだボールが接合される。接続孔が形成されていない場合、ＰＣＢ４２の下部面にはんだボールを形成し、ＰＣＢパッド４５と電気的に接続することができる。
図５〜図１６は、図４のウエハーレベルパッケージ８０の製造方法の各段階を説明する図面である。
図５を参照すれば、複数の半導体集積回路チップ３４が形成された半導体基板３２を有するシリコンウエハー３０が提供される。図示したように、隣接する半導体チップ３４は、チップスクライブライン３６により区分される。
図６は、図５のウエハー３０のチップ３４の一部を示す平面図であり、図７は、図６のVII-VII’線に沿って切断した断面図である。集積回路チップ３４は、半導体基板３２に形成された複数のチップパッド３１及びパッシベーション層３３を有する。パッシベーション層３３は、チップパッド３１の表面の一部を露出させ、半導体基板３２を被覆している。パッシベーション層３３は、酸化物、窒化物、またはその組合せからなる。チップパッド３１は、アルミニウムからなる。
図８を参照すれば、複数のＰＣＢチップ領域４４が形成された非導電性ＰＣＢ基板４２を有するＰＣＢディスク４０が提供される。前記ＰＣＢチップ領域４４は、スクライブライン４６により限定された領域で、図５のシリコンウエハー３０のチップ３４と一致する。ＰＣＢディスク４０の外周面積は、シリコンウエハー３０の外周面積と類似すべきであるが、厚さは、シリコンウエハー３０ほど厚くてはいけない。例えば、８インチ直径のウエハーの場合、ＰＣＢディスク４０の厚さは、約１３０μｍである。
図９は、図８のＰＣＢディスク４０のチップ領域４４の一部分の概略平面図であり、図１０は、図９のＸ-Ｘ’線に沿って切断した断面図である。ＰＣＢチップ領域４４は、非導電性ＰＣＢ基板４２に形成された複数のＰＣＢパッド４５を有している。ＰＣＢパッド４５は、銅で形成され、上方から見た時、正方形の形状である。ＰＣＢ基板４２には、貫通する複数のＰＣＢウィンドウ４９が形成されている。ＰＣＢウィンドウ４９は、対応するＰＣＢパッド４５の底面を露出させる。ＰＣＢバンプ５２は、ＰＣＢパッド４５の上部面に形成される。ＰＣＢバンプは、導電性物質層、好ましくは、銅層をＰＣＢディスク４０の上部面４１及びＰＣＢパッド４５に沈殿させ、沈殿層をフォトリソグラフィ工程を経て形成させる。図示したように、ＰＣＢバンプ５２は、ＰＣＢウィンドウ４９と整列される。また、ＰＣＢバンプ５２及びＰＣＢパッド４５は、金または、ニッケル/金のメッキ層が形成されている。
図１１〜図１３を参照して、図５〜図７のシリコンウエハー３０に貫通孔を形成する段階について説明する。形成される貫通孔は、図４に示されたチップ３４の貫通孔３７と一致する。
まず、図１１を参照すれば、複数のトレンチ３７’がチップパッド３１を介して、図７に示した構造内の深さで形成される。トレンチ３７’は、レーザードリル方法、湿式エッチング方法または乾式エッチング方法によって形成され得る。例えば、トレンチ３７’の深さは、８インチ直径のウエハーの場合、約１００μｍである。
図１２Ａを参照すれば、シリコンウエハー３０の活性面３５に絶縁層３８ａが形成される。絶縁層３８ａは、チップパッド３１とパッシベーション層３３に対してエッチング選択比を有する物質、例えば、酸化物、窒化物、またはその組合せからなることが好ましい。
図１２Ｂを参照すれば、トレンチ３７’に充填させることによって、図１２Ａの構造にフォトレジスト７１が沈殿される。
図１２Ｃを参照すれば、トレンチ３７’内のみに、フォトレジスト７１が残るようにエッチバック（etchback）工程を経る。
図１２Ｄを参照すれば、トレンチ３７’に残っているフォトレジスト７１をエッチングマスクにして、絶縁層３８ａを選別的にエッチングする。
図１２Ｅを参照すれば、トレンチ３７’内のフォトレジストを除去する。図１２Ａ〜図１２Ｅの工程を経ることにより、トレンチ３７’側壁が絶縁層３８により被覆されていることが分かる。
次に、図１３を参照すれば、シリコンウエハー３０の非活性面３９に機械的研磨過程を経ることにより、シリコンウエハー３０を完全に貫通する接続孔３７が形成される。例えば、８インチ直径のウエハーの場合、研磨前に約７２０μｍの厚さを有するが、本発明による研磨工程により約８０μｍの厚さのウエハー３０に形成される。シリコンウエハー３０の非活性面３９は、化学的機械研磨方法（Chemical Mechanical Polishing；ＣＭＰ）を用いて接続孔３７を得ることもできる。
次に、図１４〜図１６を参照して、図８〜図１０のＰＣＢディスク４０と、図１１〜図１３によって処理されたシリコンウエハー３０とを結合し、ウエハーレベルパッケージが形成される方法について説明する。
図１４を参照すれば、シリコンウエハー３０の集積回路チップ３４及びスクライブライン３６が、ＰＣＢディスク４０のＰＣＢチップ領域４４及びスクライブラインと整列されるように、シリコンウエハー３０をＰＣＢディスク４０に位置させる。ＰＣＢディスク４０の上部面とシリコンウエハー３０の非活性下部面３９との間に接着剤７２が挿入される。従って、ＰＣＢディスク４０のＰＣＢバンプ５２がシリコンウエハー３０の接続孔３７に挿入される。
図１５を参照すれば、チップパッド３１とＰＣＢバンプ５２を電気的に接続するように複数の接続バンプ５４を形成する段階が進行される。接続バンプ５４は、絶縁層３８によって半導体基板３２と電気的に絶縁される。接続バンプ５４は、好ましくは、はんだボールであって、ボール配置（ball placement）、メッキ（plating）、ステンシル印刷（stencil printing）、またはメタルジェット（metaljet）方法により形成することができる。本発明の実施例では、ステンシル印刷とリフローにより形成される。接続バンプ５４とＰＣＢバンプ５２は、プラグ５０を構成する。
図１６を参照すれば、図１５に示した構造をチップスクライブライン３６及びＰＣＢスクライブライン４６により、個別チップスケールパッケージ８０に分離する段階が行われる。ＰＣＢウィンドウ４９に外部端子（電極；図示せず）が形成される。外部端子は、はんだボールであることが好ましいが、はんだの代わりに金がやニッケルで形成されても良い。外部端子は、図１５の構造を複数のパッケージ８０に分離する前に形成されても良い。
従って、半導体集積回路チップ３４と外部端子（例えば、はんだボール）との間にＰＣＢチップ４４が挿入された状態において、パッケージ８０は、集積回路チップ３４とＰＣＢチップ４４の結合により形成される。パッケージ８０の外部端子は、外部印刷回路基板に実装され、このような状態でＰＣＢチップ４４は、パッケージ８０と外部印刷回路基板間の熱膨張係数を低減させるバッファーとして機能する。従って、外部端子に潜在的に影響を及ぼすストレスの量が低減するようになる。
前記ウエハーレベルパッケージ８０は、多様な方式に変形することが可能である。例えば、ＰＣＢウィンドウ４５は、ＰＣＢバンプ５２の下部の代わりに、ＰＣＢバンプ５２から離隔されて位置することもできる。このような場合、ＰＣＢパッドは、ＰＣＢバンプ５２からＰＣＢウィンドウ４５まで延びることができる。すなわち、ＰＣＢパッド４５は、ひも状の導電性再配線パターンで形成されることができる。
また、ＰＣＢ基板にＰＣＢウィンドウがなくても良い。このような場合には、ＰＣＢパッド４５の代わりに、上部ＰＣＢパッド及び下部ＰＣＢパッドが形成され得る。上部ＰＣＢパッドは、ＰＣＢ基板の上部面に形成され、その上にＰＣＢバンプ５２が形成される。下部ＰＣＢは、ＰＣＢ基板４２の下部面に形成され、その上に外部端子（例えば、はんだボール）が形成される。上、下部ＰＣＢパッドが相互整列されると、ＰＣＢ基板４２の貫通孔を介して電気的に接続される。反対に、上、下部ＰＣＢパッドが相互整列されないと、ＰＣＢ基板４２の貫通孔と導電性パターンの結合によって電気的に接続される。
他の変形例において、ＰＣＢディスク４０を多少固い基板よりは、接着テープ型媒介体で構成することができる。
図１７は、本発明の一実施例によるマルチ積層パッケージ９０を示す断面図である。図示したように、マルチ積層パッケージ９０は、複数のウエハーレベルパッケージ８０が３次元で積層された構造を有する。各ウエハーレベルパッケージ８０は、図４に示されたウエハーレベルパッケージと一致する。
本実施例において、ウエハーレベルパッケージ８０の導電性プラグ５０のはんだは、積層パッケージ９０の上部ウエハーレベルパッケージ８０のウィンドウ４７を介してＰＣＢパッドと接続される。
外部端子６０は、積層パッケージ９０の最低部ウエハーレベルパッケージ８０のウィンドウ４７を介してＰＣＢパッドの底部面に形成される。外部端子６０は、はんだボールであるものが好ましが、はんだの代わりに金がやニッケルで形成されても良い。積層パッケージ９０の外部端子６０は、外部印刷回路基板（図示せず）に実装され、このような状態で最低部パッケージ８０のＰＣＢチップ４４は、積層パッケージ９０と外部印刷回路基板間の熱膨張係数を低減させるバッファーとして機能する。従って、外部端子６０に潜在的に影響を及ぼし得るストレスの量が低減するようになる。
図１８〜図２０は、本発明の他の実施例を示す断面図である。本実施例は、図１８に示した保護層７４が形成された構造の以外には、前述した実施例と実質的に同一構造を有する。
まず、図１９を参照すれば、図５に示した構造のチップ３４の活性面に液状樹脂保護層７４が形成される。液状樹脂は、トランスファー成形（transfer molding）方法、インジェクション成形（injecting molding）方法、スクリーン印刷（screen printing）方法またはディスペシング（dispensing）方法によって塗布される。
図２０及び図２１を参照すれば、前述した方式と同一方式でＰＣＢの底面に外部端子６０が形成された後、複数のパッケージ８０に分離される。外部端子６０は、パッケージ分離後、実装されることもできる。
パッケージを分離した後、図１８の構造が得られる。保護層７４は、外部環境から半導体チップ３４の活性面を保護する機能を果たす。
図２２は、本発明の他の実施例によるマルチ積層パッケージ１９０を示す断面図である。本実施例は、最高部パッケージ１８０に図１８の保護層７４が形成されるという点から、前述した図１７の積層パッケージとは異なる。
図２３、２４、２５及び２６は、本発明の他の実施例を示す断面図であって、ＰＣＢバンプがないという点から、前述した図１６、１７、２１及び２２と異なる。
図２７、２８、２９及び３０は、本発明の他の実施例を示す断面図であって、異方性導電膜（ＡＣＦ）４５２を使用し、ＰＣＢチップ４４と集積回路チップ３４とを接合するという点から、前述した図２３、２４、２５及び２６と異なる。前記膜は、表面と垂直方向には導電性を、表面と平行方向には非導電性を有する特徴がある。従って、異方性導電膜４５２は、チップの下部全面または印刷回路基板の上部全面に塗布される。本実施例は、前述した実施例で使用した接着剤７２が要らないという長所がある。
図３１は、本発明の他の実施例によるマルチ積層パッケージ６９０を示す断面図である。本実施例によるマルチ積層パッケージ６９０は、前述した実施例と比較する際、少なくとも２つのパッケージ８０が上下逆になったという特徴がある。また、最低部パッケージ８０の接続バンプ５４が再配線ＰＣＢチップ４４と接続される。再配線ＰＣＢチップ４４には、ＰＣＢパッド４８が形成されているが、前記ＰＣＢパッド４８は、上、下部ＰＣＢパッド４５、４７を有する。上、下部ＰＣＢパッド４５、４７は、ＰＣＢ基板４２の上、下部面にそれぞれ形成される。下部ＰＣＢパッド４７の上に外部端子６０が形成される。上部ＰＣＢパッド４５は、最低部パッケージ８０の接続孔３７と整列されるのに対して、下部ＰＣＢパッド４７は、前記接続孔３７と整列されない。上、下部ＰＣＢパッド４５、４７は、ＰＣＢ基板４２を貫通する信号孔６７７により電気的に接続される。上、下部ＰＣＢパッド４５、４７と信号孔６７７は、導電性の再配線パターンを構成する。ＰＣＢ基板４２の上、下部面に、それぞれソルダレジスト層６８８が形成される。
積層パッケージ６９０の外部端子６０は、外部印刷回路基板（図示せず）の上に実装され、このような状態において、積層パッケージの底部に位置した再配線ＰＣＢチップ４４は、積層パッケージ６９０と外部印刷回路基板間の熱膨張係数の差を低減させるバッファーとして機能する。従って、外部端子６０に潜在的に影響を及ぼし得るストレスの量が低減するようになる。
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神及び特許請求の範囲内で、いろいろと変更して実施することができるものである。
従来技術によるウエハーレベルパッケージの一部を示す平面図である。 図１のＩ-Ｉ’線に沿って切断した断面図である。 従来技術によるマルチ積層パッケージを示す断面図である。 本発明の一実施例によるウエハーレベルパッケージを示す断面図である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図４のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 本発明の一実施例によるマルチ積層パッケージを示す断面図である。 本発明の他の実施例によるウエハーレベルパッケージを示す断面図である。 図１８のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図１８のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 図１８のウエハーレベルパッケージの製造方法の各段階を説明する図面である。 本発明の他の実施例によるマルチ積層パッケージを示す断面図である。 本発明の他の実施例によるウエハーレベルパッケージを示す断面図である。 本発明の他の実施例によるマルチ積層パッケージを示す断面図である。 本発明の他の実施例によるウエハーレベルパッケージを示す断面図である。 本発明の他の実施例によるマルチ積層パッケージを示す断面図である。 本発明の他の実施例によるウエハーレベルパッケージを示す断面図である。 本発明の他の実施例によるマルチ積層パッケージを示す断面図である。 本発明の他の実施例によるウエハーレベルパッケージを示す断面図である。 本発明の他の実施例によるマルチ積層パッケージを示す断面図である。 本発明の他の実施例によるマルチ積層パッケージを示す断面図である。
符号の説明
３０ ウエハー
３１ チップパッド
３２ 半導体基板
３３ パッシベーション層
３４ 半導体チップ
３６、４６ スクライブライン
３７ 貫通孔
３８ 絶縁層
４０ ＰＣＢディスク
４２ 印刷回路基板
４４ ＰＣＢチップ
４５ 導電性ＰＣＢパッド
５２ ＰＣＢバンプ
５４ 接続バンプ
６０ 外部端子
８０ ウエハーレベルパッケージ
９０、１９０ マルチ積層パッケージ


Claims (40)

  1. 第１活性面から第２非活性面に貫通して貫通孔が形成された半導体チップと、
    前記半導体チップの第１活性面において前記貫通孔を少なくとも一部取り囲む第１導電性パッドと、
    第１面と前記半導体チップの第２非活性面が貼付けられ、第２導電性パッドが前記半導体チップの貫通孔と整列して形成された印刷回路基板と、
    前記貫通孔に充填され、前記第１、第２導電性パッドと接触する導電性物質と、
    を備え、
    前記導電性物質は、前記印刷回路基板の第２導電性パッドから貫通孔に突き出す金属プラグと、前記金属プラグを取り囲むはんだと、を備えることを特徴とするウエハーレベルパッケージ。
  2. 前記はんだは、前記半導体チップの第１活性面に、はんだバンプを形成することを特徴とする請求項１に記載のウエハーレベルパッケージ。
  3. 前記印刷回路基板には、前記第２導電性パッドの下に、前記貫通孔と対向するように接続孔が形成されることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  4. 前記第２導電性パッドと電気的に接続され、前記印刷回路基板の接続孔を介して突き出す電極を、さらに備えることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  5. 前記電極は、はんだボールであることを特徴とする請求項４に記載のウエハーレベルパッケージ。
  6. 前記第２導電性パッドと電気的に接続され、前記印刷回路基板の第１面と対向する第２面に貼付けられる電極を、さらに備えることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  7. 前記電極は、はんだボールであることを特徴とする請求項６に記載のウエハーレベルパッケージ。
  8. 前記半導体チップの貫通孔の側壁に形成された絶縁層を、さらに備えることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  9. 前記半導体チップの第２非活性面と前記印刷回路基板の第１面との間に挿入された接着層を、さらに備えることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  10. 前記半導体チップの第２非活性面と前記印刷回路基板の第１面との間に挿入された異方性導電膜を、さらに備えることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  11. 前記半導体チップの第１活性面を被覆する保護層を、さらに備えることを特徴とする請求項１に記載のウエハーレベルパッケージ。
  12. （ａ）第１活性面から第２非活性面に貫通して貫通孔が形成された半導体チップと、
    （ｂ）前記半導体チップの第１活性面において前記貫通孔を少なくとも一部取り囲む第１導電性パッドと、
    （ｃ）第１面と前記半導体チップの第２非活性面が貼付けられ、第２導電性パッドが前記半導体チップの貫通孔と整列して形成された印刷回路基板と、
    （ｄ）前記貫通孔に充填され、前記第１、第２導電性パッドと接触する導電性物質と、
    を備え、
    前記各半導体チップの前記貫通孔に充填される導電性物質は、前記印刷回路基板の第２ 導電性パッドから貫通孔に突き出す金属プラグと、前記金属プラグを取り囲むはんだと、を備える半導体チップパッケージが積層されたことを特徴とするマルチ積層パッケージ。
  13. 下部チップパッケージの導電性物質が隣接した上部チップパッケージの印刷回路基板と接触するように、半導体チップパッケージが積層されることを特徴とする請求項１２に記載のマルチ積層パッケージ。
  14. 前記はんだは、前記各半導体チップパッケージの半導体チップの第１活性面に、はんだバンプを形成することを特徴とする請求項１３に記載のマルチ積層パッケージ。
  15. 前記各半導体チップパッケージの印刷回路基板には、前記第２導電性パッドの下に、前記貫通孔と対応するように接続孔が形成されており、下部チップパッケージの導電性物質は、隣接した上部チップパッケージの接続孔を介して、前記隣接した上部チップパッケージの印刷回路基板の第２導電性パッドと接触することを特徴とする請求項１０に記載のマルチ積層パッケージ。
  16. 最低部半導体チップパッケージの第２導電性パッドと電気的に接続され、前記最低部半導体チップパッケージの印刷回路基板の接続孔を介して突き出す電極を、さらに備えることを特徴とする請求項１０に記載のマルチ積層パッケージ。
  17. 前記電極は、はんだボールであることを特徴とする請求項１０に記載のマルチ積層パッケージ。
  18. 最低部半導体チップパッケージの第２導電性パッドと電気的に接続され、前記印刷回路基板の第１面と対向する第２面に貼付けられる電極を、さらに備えることを特徴とする請求項１０に記載のマルチ積層パッケージ。
  19. 前記電極は、はんだボールであることを特徴とする請求項１８に記載のマルチ積層パッケージ。
  20. 各半導体チップパッケージの半導体チップの貫通孔の側壁に形成された絶縁層を、さらに備えることを特徴とする請求項１０に記載の半導体チップパッケージ。
  21. 各半導体チップパッケージの前記半導体チップの第２非活性面と前記印刷回路基板の第１面との間に挿入された接着層を、さらに備えることを特徴とする請求項１０に記載の半導体チップパッケージ。
  22. 各半導体チップパッケージの前記半導体チップの第２非活性面と前記印刷回路基板の第１面との間に挿入された異方性導電膜を、さらに備えることを特徴とする請求項１０に記載の半導体チップパッケージ。
  23. 最高部半導体チップパッケージの半導体チップの第１活性面を被覆する保護層を、さらに備えることを特徴とする請求項１０に記載の半導体チップパッケージ。
  24. 上部チップパッケージの導電性物質が隣接した下部チップパッケージの印刷回路基板と接触するように、半導体チップパッケージが積層されることを特徴とする請求項９に記載のマルチ積層パッケージ。
  25. 第１面に形成された第１導電性パッド及び前記第１面と対向する第２面に形成された第２導電性パッドと、前記第２導電性パッドに貼付けられる外部電極とを有する外部印刷回路基板をさらに備え、
    前記最低部半導体チップパッケージの導電性物質は、前記外部印刷回路基板の第１導電性パッドに貼付けられ、前記外部印刷回路基板の第１、第２導電性パッドは、電気的に相互接続されることを特徴とする請求項１２〜２４のいずれか一項に記載のマルチ積層パッケージ。
  26. 前記外部電極は、はんだボールであることを特徴とする請求項２５に記載のマルチ積層パッケージ。
  27. 第１導電性パッドをチップの第１活性面に形成する段階と、
    前記第１導電性パッドの残りの部分が半導体チップの第１面で貫通孔の少なくとも一部を取り囲み、前記第１活性面から対向する第２非活性面に半導体チップを貫通するように貫通孔を前記第１導電性パッドに形成する段階と、
    印刷回路基板の第１面に複数の第２導電性パッドを形成する段階と、
    前記第２導電性パッドから突き出す金属プラグを形成する段階と、
    前記印刷回路基板の第２導電性パッドが前記半導体チップの貫通孔と整列されるように、前記印刷回路基板の第１面を前記チップの第２面に貼付け、前記金属プラグを前記半導体チップの貫通孔に挿入する段階と、
    前記第１導電性パッドと前記金属プラグとを前記貫通孔中ではんだによって接続する段階と、
    を備えることを特徴とする半導体チップパッケージの製造方法。
  28. 前記貫通孔形成段階は、前記半導体チップの第１面にトレンチを形成する段階と、前記トレンチの少なくとも側壁に絶縁層を沈殿させる段階と、前記半導体チップの第２面の表面一部を除去してトレンチを露出させる段階と、を備えることを特徴とする請求項２７に記載の半導体チップパッケージの製造方法。
  29. 前記半導体チップの第２面の表面一部は、機械的研磨によって除去されることを特徴とする請求項２８に記載の半導体チップパッケージの製造方法。
  30. 前記半導体チップの第２面の表面一部は、化学的機械研磨方法によって除去されることを特徴とする請求項２８に記載の半導体チップパッケージの製造方法。
  31. 前記印刷回路基板の第１面は、接着剤を使用して前記半導体チップの第２面に貼付けられることを特徴とする請求項２７に記載の半導体チップパッケージの製造方法。
  32. 前記印刷回路基板の第１面は、異方性導電膜を使用して前記半導体チップの第２面に貼付けられることを特徴とする請求項２７に記載の半導体チップパッケージの製造方法。
  33. 前記導電性物質は、前記異方性導電膜を介して第２導電性パッドと電気的に接触することを特徴とする請求項２７に記載の半導体チップパッケージの製造方法。
  34. 第１導電性パッドがウエハーの第１面で貫通孔を少なくとも一部取り囲み、第１活性面から対向する第２非活性面にウエハーを貫通する複数の貫通孔を、ウエハーの複数の半導体チップにそれぞれ形成する段階と、
    印刷回路基板の第１面に複数の第２導電性パッドを形成する段階と、
    前記第２導電性パッドから突き出す金属プラグを形成する段階と、
    前記複数の第２導電性パッドが前記複数の貫通孔と各々整列されるように、前記印刷回路基板の第１面を前記ウエハーの第２面に貼付け、前記金属プラグを前記ウエハーの貫通孔に挿入する段階と、
    前記第１導電性パッドと前記金属プラグとを前記貫通孔中ではんだによって接続する段階と、
    を備えることを特徴とする半導体チップパッケージの製造方法。
  35. 前記印刷回路基板が貼付けられたウエハーを複数の半導体チップパッケージに分離する段階を、さらに備えることを特徴とする請求項３４に記載の半導体チップパッケージの製造方法。
  36. 前記貫通孔形成段階は、前記ウエハーの各半導体チップの第１面にトレンチを形成する段階と、前記ウエハーの各半導体チップのトレンチの少なくとも側壁に絶縁層を形成する段階と、前記ウエハーの第２面の表面一部を除去し、ウエハーの各半導体チップのトレンチを露出させる段階と、を備えることを特徴とする請求項３４に記載の半導体チップパッケージの製造方法。
  37. 前記ウエハーの第２面の表面一部は、機械的研磨によって除去されることを特徴とする請求項３６に記載の半導体チップパッケージの製造方法。
  38. 前記ウエハーの第２面の表面一部は、化学的機械研磨方法によって除去されることを特徴とする請求項３６に記載の半導体チップパッケージの製造方法。
  39. 前記印刷回路基板の第１面は、接着剤を使用して前記ウエハーの第２面に貼付けられることを特徴とする請求項３４に記載の半導体チップパッケージの製造方法。
  40. 前記印刷回路基板の第１面は、異方性導電膜を使用して前記ウエハーの第２面に貼付けられることを特徴とする請求項３４に記載の半導体チップパッケージの製造方法。
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