JP2004221351A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Abstract
【課題】本発明の目的は、貫通電極を良好な電気的接続に適した形状に形成することにある。
【解決手段】半導体基板１０の第１の面１２に凹部２２を形成する。凹部２２の深さ方向にくぼむ穴３６を有する導電部３４を、少なくとも凹部２２に設ける。導電部３４を第２の面１４で露出させ、穴３６を第２の面１４で開口させる。
【選択図】 図２
【解決手段】半導体基板１０の第１の面１２に凹部２２を形成する。凹部２２の深さ方向にくぼむ穴３６を有する導電部３４を、少なくとも凹部２２に設ける。導電部３４を第２の面１４で露出させ、穴３６を第２の面１４で開口させる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平９−３１２２９５号公報
【０００３】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、３次元実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極は、半導体チップから突出するように形成する。従来知られている貫通電極は、良好な電気的接続を図ることが難しい形状であった。
【０００４】
本発明の目的は、貫通電極を良好な電気的接続に適した形状に形成することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、（ａ）半導体基板の第１の面に凹部を形成すること、
（ｂ）前記凹部の深さ方向にくぼむ穴を有する導電部を、少なくとも前記凹部に設けること、及び、
（ｃ）前記導電部を第２の面で露出させ、前記穴を前記第２の面で開口させること、
を含む。本発明によれば、導電部によって貫通電極を形成することができる。導電部には、穴が形成されており、穴は第２の面でも開口して貫通穴となる。貫通穴を有することで、貫通電極は、良好な電気的接続を図ることができる。
（２）この半導体装置の製造方法において、
前記（ｂ）工程で、前記導電部を貫通するように前記穴を形成してもよい。
（３）この半導体装置の製造方法において、
前記半導体基板には、前記第２の面よりも前記第１の面に近い領域に集積回路の少なくとも一部が作り込まれてなり、
前記導電部を、前記第１の面での第１の露出面が、前記第２の面での第２の露出面よりも大きくなるように形成してもよい。
（４）この半導体装置の製造方法において、
複数の前記半導体基板をスタックすることをさらに含み、
前記複数の半導体基板のうち、上下の半導体基板の前記導電部を電気的に接続してもよい。
（５）この半導体装置の製造方法において、
前記上下の半導体基板の前記導電部を、ろう接してもよい。
（６）本発明に係る半導体装置は、上記方法によって製造されてなる。
（７）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（８）本発明に係る電子機器は、上記半導体装置を有する。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００７】
図１（Ａ）〜図２（Ｃ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図１（Ａ）に示すように、半導体基板１０を使用する。半導体基板１０は、第１及び第２の面１２，１４を有する。第２の面１４は、第１の面１２とは反対の面である。
【０００８】
半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１６の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１６のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１６の少なくとも一部が作り込まれていてもよい。集積回路１６は、第２の面１４よりも第１の面１２に近い位置に形成されている。
【０００９】
半導体基板１０の第１の面１２には、絶縁層（例えばパッシベーション膜）１８が形成されている。パッシベーション膜１８は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などで形成することができる。絶縁層１８は、集積回路１６を覆うように形成されている。
【００１０】
半導体基板１０には、複数のパッド２０が形成されている。各パッド２０は、集積回路１６に電気的に接続されている。各パッド２０は、アルミニウムで形成されていてもよい。パッド２０の表面の形状は特に限定されないが矩形であることが多い。パッド２０は、第２の面１４よりも第１の面１２に近い位置（例えば第１の面１２の上方）に形成されている。パッド２０は、絶縁層１８上に形成してもよい。絶縁層１８上に、パッド２０と、集積回路１６とパッド２０を接続する配線（図示せず）とを形成してもよい。また、図示しない別のパッシベーション膜（絶縁膜）をパッド２０の表面の少なくとも一部を避けて形成してもよい。
【００１１】
図１（Ｂ）に示すように、半導体基板１０に、その第１の面２０から凹部２２を形成する。第１の面２０は、パッド２０が形成された側（集積回路１６が形成された側）の面である。凹部２２は、集積回路１６の素子及び配線を避けて形成する。パッド２０に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。パッド２０の下に絶縁層１８が形成されている場合、これにも貫通穴２６を形成する。パッド２０のエッチングが絶縁層１８で止まる場合、貫通穴２６の形成には、パッド２０のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１２】
貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１３】
図１（Ｃ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、絶縁層１８の貫通穴２６の内壁面に形成してもよい。
【００１４】
絶縁層２８は、パッド２０の少なくとも一部（例えば、その上面及び貫通穴２４の内壁面の少なくとも一方）を避けて形成してもよい。パッド２０を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、パッド２０の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１５】
図１（Ｄ）に示すように、レジスト層３０を形成してもよい。レジスト層３０は、光、紫外線、赤外線又は電子線等のエネルギー感応性の樹脂で形成してもよい。レジスト層３０は、第１の面１２の上方（例えば第１の絶縁膜１８上）に形成する。レジスト層３０は、開口３２を有するように形成する。開口３２は、凹部２２とオーバーラップするように形成する。レジスト層３０は、パッド２０の少なくとも一部（例えば、その上面及び貫通穴２４の内壁面の少なくとも一方）を避けて形成してもよい。図１（Ｄ）に示す例とは異なり、レジスト層３０を、パッド２０の周縁部に載るように形成してもよい。レジスト層３０は、凹部２２の開口よりも大きく（例えば直径又は幅において大きく）形成してもよい。
【００１６】
図２（Ａ）に示すように、少なくとも凹部２２（例えば絶縁層２８の内側）に導電部３４を設ける。導電部３４は、凹部２２の開口を超えて形成してもよい。導電部３４を、パッド２０上に至るように形成してもよい。導電部３４は、穴３６を有するように形成する。穴３６は、凹部２２の深さ方向にくぼむ。穴３６は、導電部３４を貫通するように形成してもよい。あるいは、穴３６は、導電部３４を貫通しない凹部であってもよい。
【００１７】
導電部３４は、Ｃｕ又はＷなどで形成してもよい。導電部３４は、第１及び第２の層３８，４０から形成してもよい。第１の層３８は、少なくともバリア層を含んでもよい。バリア層は、その上に形成される層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、その上に形成される層とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。第１の層３８を電解メッキで形成する場合、第１の層３８は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、その上に形成される層（例えばＣｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン））と同じ材料（例えばＣｕ）で形成する。第１の層３８は、凹部２２（あるいは絶縁層２８によって形成される凹部）の内壁面に形成する。第１の層３８上に第２の層４０を形成してもよい。第２の層４０は、第１の層３８よりも電気的接続性能の劣化（例えば酸化）が生じにくい材料（例えば、金、錫、硬ろう又は軟ろう（例えばハンダ））で形成してもよい。あるいは、第２の層４０を、硬ろう又は軟ろう（例えばハンダ）との濡れ性の高い材料で形成してもよい。
【００１８】
導電部３４は、パッド２０に電気的に接続されるように形成してもよい。例えば、パッド２０の貫通穴２４の内壁面又は開口端部に接触するように導電部３４を形成してもよい。導電部３４は、第１の面１２（さらにパッド２０）から突出するように形成してもよい。なお、導電部３４を必要な領域のみに形成できるのであれば、レジスト層３０の形成を省略してもよい。
【００１９】
図２（Ｂ）に示すように、レジスト層３０を形成した場合にはこれを除去する。また、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）もよい。
【００２０】
図２（Ｃ）に示すように、半導体基板１０を薄型化するときは、半導体基板１０の第２の面（第１の面１２とは反対の面）１４を削る（研削又は研磨する）。例えば、機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって、半導体基板１０を削ってもよい。またはエッチングを適用してもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００２１】
導電部３４の一部を第２の面１４で露出させる。導電部３４の周囲に絶縁層２８が形成されている場合には、絶縁層２８を除去する。また、導電部３４の穴３６を第２の面１４で開口させる。穴３６が導電層３４を貫通している場合は、導電部３４を露出させることで穴３６が第２の面１４で開口する。穴３６が導電層３４を貫通しない凹部である場合は、導電部３４の一部を除去（研削、研磨、エッチング）して、穴３６を第２の面１４で開口させる。
【００２２】
導電部３４は、第２の面１４から突出させてもよい。例えば、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ２）２８に対するエッチング量よりも多くなる性質のエッチャントによって、第２の面１４をエッチングしてもよい。エッチャントは、ＳＦ６又はＣＦ４又はＣｌ２ガスであってもよい。これにより、絶縁層２８に覆われた状態で導電部３４を第２の面１４から突出させることができる。その後、絶縁層２８を除去すれば、導電部３４を第２の面１４から突出させるとともにその一部を露出させることができる。
【００２３】
本実施の形態では、導電部３４を、第１の面１２での第１の露出面４２が、第２の面１４での第２の露出面４４よりも大きくなるように形成する。第１の露出面４２が大面積化されることで、接合時の位置ズレに対応することができ、セルフアライメント効果も大きくなる。また、導電部３４は、穴（例えば貫通穴）３６を有するので、これが空気抜きとなって、ろう接を行うときにボイドが形成されず、電気的接続の信頼性が向上する。
【００２４】
例えば、以上の方法によって、図２（Ｃ）に示すように、半導体基板１０に導電部３４からなる（又は導電部３４を含む）貫通電極を形成することができる。例えば、以上の工程により、導電部（貫通電極）３４を有する半導体ウエハ５０（図３参照）が得られる。この場合、半導体基板１０には、複数の集積回路１６が形成され、それぞれの集積回路１６に対応して導電部（貫通電極）３４が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。半導体ウエハ５０を半導体装置ということもできる。あるいは、導電部（貫通電極）３４を有する半導体チップ６０（図５参照）が得られる。この場合、半導体基板１０には、１つの集積回路１６が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。半導体チップ６０を半導体装置ということもできる。
【００２５】
半導体ウエハ５０は、切断（例えばダイシング）してもよい。例えば、図３に示すように、半導体ウエハ５０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）５２又はレーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、導電部（貫通電極）３４を有する半導体チップ６０（図５参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００２６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図４に示すように、導電部（貫通電極）３４を有する複数の半導体ウエハ５０をスタックしてもよい。あるいは、図５に示すように、導電部（貫通電極）３４を有する複数の半導体チップ６０をスタックしてもよい。または、導電部（貫通電極）３４を有する半導体チップ６０と、導電部（貫通電極）３４を有する複数の半導体ウエハ５０をスタックしてもよい。スタックされた複数の半導体基板１０のうち上下の半導体基板１０の導電部（貫通電極）３４を電気的に接続する。例えば、導電部（貫通電極）３４同士をろう接してもよい。あるいは、電気的接続には、金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００２７】
図６は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。半導体装置は、上述した導電部（貫通電極）３４を有する複数の半導体チップ６０を含む。複数の半導体チップ６０はスタックされている。上下の導電部（貫通電極）３４は、ろう接されていてもよい。ろう接には、硬ろう・軟ろう（例えばハンダペースト）６２を使用する。硬ろう・軟ろう６２を印刷、ディスペンス又は転写によって導電部３４に供給してもよい。硬ろう・軟ろう６２は、加熱されて溶融されて、導電部３４の穴（貫通穴）３６に充填されてもよい。１つの半導体チップ６０をスタックするごとに、ろう接を行ってもよい。あるいは、硬ろう・軟ろう６２を上下の導電部３４間に設けた状態で、全ての半導体チップ６０を仮マウントして、一括リフローによって、ろう接を行ってもよい。
【００２８】
上下の半導体チップ６０間に、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）６４を設けてもよい。絶縁材料６４によって、導電部（貫通電極）３４の接合状態が維持又は補強される。本実施の形態に係る半導体装置には、本実施の形態に係る半導体装置の製造方法から導くことができる内容を適用することができる。
【００２９】
スタックされた複数の半導体チップ６０は、配線基板７０に実装されてもよい。１つの半導体チップ（スタックされた複数の半導体チップ６０のうち、最も外側の半導体チップ６０）は、配線基板（例えばインターポーザ）７０に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面１２の方向に最も外側（例えば最も下側）の導電部（貫通電極）３４を有する半導体チップ６０が、配線基板７０に実装される。例えば、導電部（貫通電極）３４の第１の面１２からの第１の露出面４２を配線パターン７２に電気的に接続（例えば接合）してもよい。半導体チップ６０と配線基板７０の間には、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）６４を設けてもよい。
【００３０】
本実施の形態によれば、導電部（貫通電極）３４の第１の露出面４２が第２の露出面４４よりも大きくなっているので、半導体チップ６０をスタックするときの位置ズレに対対応する余裕がある。導電部（貫通電極）３４の表面を構成する第２の層４０が、金などの酸化しにくい金属で形成されていれば、良好な電気的接続を得ることができるので高い歩留まりを確保することができる。
【００３１】
図示しない例として、スタックされた複数の半導体チップ６０を、配線基板７０にフェースアップボンディングしてもよい。その場合、導電部（貫通電極）３４の第２の露出面４４を配線パターン７２に電気的に接続（例えば接合）してもよい。配線基板７０には、配線パターン７２に電気的に接続された外部端子（例えばハンダボール）７４が設けられている。あるいは、半導体チップ６０に応力緩和層を形成し、その上にパッド２０から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００３２】
図７には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。上述した半導体装置を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００が示され、図９には携帯電話３０００が示されている。
【００３３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図６】図６は、本発明の実施の形態に係る半導体装置を示す図である。
【図７】図７は、本発明の実施の形態に係る回路基板を示す図である。
【図８】図８は、本発明の実施の形態に係る電子機器を示す図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 第１の面、 １４ 第２の面、 １６ 集積回路、
２２ 凹部、 ３４ 導電部、 ３６ 穴、 ４２ 第１の露出面、
４４ 第２の露出面
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平９−３１２２９５号公報
【０００３】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、３次元実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極は、半導体チップから突出するように形成する。従来知られている貫通電極は、良好な電気的接続を図ることが難しい形状であった。
【０００４】
本発明の目的は、貫通電極を良好な電気的接続に適した形状に形成することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、（ａ）半導体基板の第１の面に凹部を形成すること、
（ｂ）前記凹部の深さ方向にくぼむ穴を有する導電部を、少なくとも前記凹部に設けること、及び、
（ｃ）前記導電部を第２の面で露出させ、前記穴を前記第２の面で開口させること、
を含む。本発明によれば、導電部によって貫通電極を形成することができる。導電部には、穴が形成されており、穴は第２の面でも開口して貫通穴となる。貫通穴を有することで、貫通電極は、良好な電気的接続を図ることができる。
（２）この半導体装置の製造方法において、
前記（ｂ）工程で、前記導電部を貫通するように前記穴を形成してもよい。
（３）この半導体装置の製造方法において、
前記半導体基板には、前記第２の面よりも前記第１の面に近い領域に集積回路の少なくとも一部が作り込まれてなり、
前記導電部を、前記第１の面での第１の露出面が、前記第２の面での第２の露出面よりも大きくなるように形成してもよい。
（４）この半導体装置の製造方法において、
複数の前記半導体基板をスタックすることをさらに含み、
前記複数の半導体基板のうち、上下の半導体基板の前記導電部を電気的に接続してもよい。
（５）この半導体装置の製造方法において、
前記上下の半導体基板の前記導電部を、ろう接してもよい。
（６）本発明に係る半導体装置は、上記方法によって製造されてなる。
（７）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（８）本発明に係る電子機器は、上記半導体装置を有する。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００７】
図１（Ａ）〜図２（Ｃ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図１（Ａ）に示すように、半導体基板１０を使用する。半導体基板１０は、第１及び第２の面１２，１４を有する。第２の面１４は、第１の面１２とは反対の面である。
【０００８】
半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１６の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１６のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１６の少なくとも一部が作り込まれていてもよい。集積回路１６は、第２の面１４よりも第１の面１２に近い位置に形成されている。
【０００９】
半導体基板１０の第１の面１２には、絶縁層（例えばパッシベーション膜）１８が形成されている。パッシベーション膜１８は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などで形成することができる。絶縁層１８は、集積回路１６を覆うように形成されている。
【００１０】
半導体基板１０には、複数のパッド２０が形成されている。各パッド２０は、集積回路１６に電気的に接続されている。各パッド２０は、アルミニウムで形成されていてもよい。パッド２０の表面の形状は特に限定されないが矩形であることが多い。パッド２０は、第２の面１４よりも第１の面１２に近い位置（例えば第１の面１２の上方）に形成されている。パッド２０は、絶縁層１８上に形成してもよい。絶縁層１８上に、パッド２０と、集積回路１６とパッド２０を接続する配線（図示せず）とを形成してもよい。また、図示しない別のパッシベーション膜（絶縁膜）をパッド２０の表面の少なくとも一部を避けて形成してもよい。
【００１１】
図１（Ｂ）に示すように、半導体基板１０に、その第１の面２０から凹部２２を形成する。第１の面２０は、パッド２０が形成された側（集積回路１６が形成された側）の面である。凹部２２は、集積回路１６の素子及び配線を避けて形成する。パッド２０に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。パッド２０の下に絶縁層１８が形成されている場合、これにも貫通穴２６を形成する。パッド２０のエッチングが絶縁層１８で止まる場合、貫通穴２６の形成には、パッド２０のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１２】
貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１３】
図１（Ｃ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、絶縁層１８の貫通穴２６の内壁面に形成してもよい。
【００１４】
絶縁層２８は、パッド２０の少なくとも一部（例えば、その上面及び貫通穴２４の内壁面の少なくとも一方）を避けて形成してもよい。パッド２０を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、パッド２０の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１５】
図１（Ｄ）に示すように、レジスト層３０を形成してもよい。レジスト層３０は、光、紫外線、赤外線又は電子線等のエネルギー感応性の樹脂で形成してもよい。レジスト層３０は、第１の面１２の上方（例えば第１の絶縁膜１８上）に形成する。レジスト層３０は、開口３２を有するように形成する。開口３２は、凹部２２とオーバーラップするように形成する。レジスト層３０は、パッド２０の少なくとも一部（例えば、その上面及び貫通穴２４の内壁面の少なくとも一方）を避けて形成してもよい。図１（Ｄ）に示す例とは異なり、レジスト層３０を、パッド２０の周縁部に載るように形成してもよい。レジスト層３０は、凹部２２の開口よりも大きく（例えば直径又は幅において大きく）形成してもよい。
【００１６】
図２（Ａ）に示すように、少なくとも凹部２２（例えば絶縁層２８の内側）に導電部３４を設ける。導電部３４は、凹部２２の開口を超えて形成してもよい。導電部３４を、パッド２０上に至るように形成してもよい。導電部３４は、穴３６を有するように形成する。穴３６は、凹部２２の深さ方向にくぼむ。穴３６は、導電部３４を貫通するように形成してもよい。あるいは、穴３６は、導電部３４を貫通しない凹部であってもよい。
【００１７】
導電部３４は、Ｃｕ又はＷなどで形成してもよい。導電部３４は、第１及び第２の層３８，４０から形成してもよい。第１の層３８は、少なくともバリア層を含んでもよい。バリア層は、その上に形成される層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、その上に形成される層とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。第１の層３８を電解メッキで形成する場合、第１の層３８は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、その上に形成される層（例えばＣｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン））と同じ材料（例えばＣｕ）で形成する。第１の層３８は、凹部２２（あるいは絶縁層２８によって形成される凹部）の内壁面に形成する。第１の層３８上に第２の層４０を形成してもよい。第２の層４０は、第１の層３８よりも電気的接続性能の劣化（例えば酸化）が生じにくい材料（例えば、金、錫、硬ろう又は軟ろう（例えばハンダ））で形成してもよい。あるいは、第２の層４０を、硬ろう又は軟ろう（例えばハンダ）との濡れ性の高い材料で形成してもよい。
【００１８】
導電部３４は、パッド２０に電気的に接続されるように形成してもよい。例えば、パッド２０の貫通穴２４の内壁面又は開口端部に接触するように導電部３４を形成してもよい。導電部３４は、第１の面１２（さらにパッド２０）から突出するように形成してもよい。なお、導電部３４を必要な領域のみに形成できるのであれば、レジスト層３０の形成を省略してもよい。
【００１９】
図２（Ｂ）に示すように、レジスト層３０を形成した場合にはこれを除去する。また、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）もよい。
【００２０】
図２（Ｃ）に示すように、半導体基板１０を薄型化するときは、半導体基板１０の第２の面（第１の面１２とは反対の面）１４を削る（研削又は研磨する）。例えば、機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって、半導体基板１０を削ってもよい。またはエッチングを適用してもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００２１】
導電部３４の一部を第２の面１４で露出させる。導電部３４の周囲に絶縁層２８が形成されている場合には、絶縁層２８を除去する。また、導電部３４の穴３６を第２の面１４で開口させる。穴３６が導電層３４を貫通している場合は、導電部３４を露出させることで穴３６が第２の面１４で開口する。穴３６が導電層３４を貫通しない凹部である場合は、導電部３４の一部を除去（研削、研磨、エッチング）して、穴３６を第２の面１４で開口させる。
【００２２】
導電部３４は、第２の面１４から突出させてもよい。例えば、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ２）２８に対するエッチング量よりも多くなる性質のエッチャントによって、第２の面１４をエッチングしてもよい。エッチャントは、ＳＦ６又はＣＦ４又はＣｌ２ガスであってもよい。これにより、絶縁層２８に覆われた状態で導電部３４を第２の面１４から突出させることができる。その後、絶縁層２８を除去すれば、導電部３４を第２の面１４から突出させるとともにその一部を露出させることができる。
【００２３】
本実施の形態では、導電部３４を、第１の面１２での第１の露出面４２が、第２の面１４での第２の露出面４４よりも大きくなるように形成する。第１の露出面４２が大面積化されることで、接合時の位置ズレに対応することができ、セルフアライメント効果も大きくなる。また、導電部３４は、穴（例えば貫通穴）３６を有するので、これが空気抜きとなって、ろう接を行うときにボイドが形成されず、電気的接続の信頼性が向上する。
【００２４】
例えば、以上の方法によって、図２（Ｃ）に示すように、半導体基板１０に導電部３４からなる（又は導電部３４を含む）貫通電極を形成することができる。例えば、以上の工程により、導電部（貫通電極）３４を有する半導体ウエハ５０（図３参照）が得られる。この場合、半導体基板１０には、複数の集積回路１６が形成され、それぞれの集積回路１６に対応して導電部（貫通電極）３４が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。半導体ウエハ５０を半導体装置ということもできる。あるいは、導電部（貫通電極）３４を有する半導体チップ６０（図５参照）が得られる。この場合、半導体基板１０には、１つの集積回路１６が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。半導体チップ６０を半導体装置ということもできる。
【００２５】
半導体ウエハ５０は、切断（例えばダイシング）してもよい。例えば、図３に示すように、半導体ウエハ５０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）５２又はレーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、導電部（貫通電極）３４を有する半導体チップ６０（図５参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００２６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図４に示すように、導電部（貫通電極）３４を有する複数の半導体ウエハ５０をスタックしてもよい。あるいは、図５に示すように、導電部（貫通電極）３４を有する複数の半導体チップ６０をスタックしてもよい。または、導電部（貫通電極）３４を有する半導体チップ６０と、導電部（貫通電極）３４を有する複数の半導体ウエハ５０をスタックしてもよい。スタックされた複数の半導体基板１０のうち上下の半導体基板１０の導電部（貫通電極）３４を電気的に接続する。例えば、導電部（貫通電極）３４同士をろう接してもよい。あるいは、電気的接続には、金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００２７】
図６は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。半導体装置は、上述した導電部（貫通電極）３４を有する複数の半導体チップ６０を含む。複数の半導体チップ６０はスタックされている。上下の導電部（貫通電極）３４は、ろう接されていてもよい。ろう接には、硬ろう・軟ろう（例えばハンダペースト）６２を使用する。硬ろう・軟ろう６２を印刷、ディスペンス又は転写によって導電部３４に供給してもよい。硬ろう・軟ろう６２は、加熱されて溶融されて、導電部３４の穴（貫通穴）３６に充填されてもよい。１つの半導体チップ６０をスタックするごとに、ろう接を行ってもよい。あるいは、硬ろう・軟ろう６２を上下の導電部３４間に設けた状態で、全ての半導体チップ６０を仮マウントして、一括リフローによって、ろう接を行ってもよい。
【００２８】
上下の半導体チップ６０間に、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）６４を設けてもよい。絶縁材料６４によって、導電部（貫通電極）３４の接合状態が維持又は補強される。本実施の形態に係る半導体装置には、本実施の形態に係る半導体装置の製造方法から導くことができる内容を適用することができる。
【００２９】
スタックされた複数の半導体チップ６０は、配線基板７０に実装されてもよい。１つの半導体チップ（スタックされた複数の半導体チップ６０のうち、最も外側の半導体チップ６０）は、配線基板（例えばインターポーザ）７０に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面１２の方向に最も外側（例えば最も下側）の導電部（貫通電極）３４を有する半導体チップ６０が、配線基板７０に実装される。例えば、導電部（貫通電極）３４の第１の面１２からの第１の露出面４２を配線パターン７２に電気的に接続（例えば接合）してもよい。半導体チップ６０と配線基板７０の間には、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）６４を設けてもよい。
【００３０】
本実施の形態によれば、導電部（貫通電極）３４の第１の露出面４２が第２の露出面４４よりも大きくなっているので、半導体チップ６０をスタックするときの位置ズレに対対応する余裕がある。導電部（貫通電極）３４の表面を構成する第２の層４０が、金などの酸化しにくい金属で形成されていれば、良好な電気的接続を得ることができるので高い歩留まりを確保することができる。
【００３１】
図示しない例として、スタックされた複数の半導体チップ６０を、配線基板７０にフェースアップボンディングしてもよい。その場合、導電部（貫通電極）３４の第２の露出面４４を配線パターン７２に電気的に接続（例えば接合）してもよい。配線基板７０には、配線パターン７２に電気的に接続された外部端子（例えばハンダボール）７４が設けられている。あるいは、半導体チップ６０に応力緩和層を形成し、その上にパッド２０から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００３２】
図７には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。上述した半導体装置を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００が示され、図９には携帯電話３０００が示されている。
【００３３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図６】図６は、本発明の実施の形態に係る半導体装置を示す図である。
【図７】図７は、本発明の実施の形態に係る回路基板を示す図である。
【図８】図８は、本発明の実施の形態に係る電子機器を示す図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 第１の面、 １４ 第２の面、 １６ 集積回路、
２２ 凹部、 ３４ 導電部、 ３６ 穴、 ４２ 第１の露出面、
４４ 第２の露出面
Claims (8)
- （ａ）半導体基板の第１の面に凹部を形成すること、
（ｂ）前記凹部の深さ方向にくぼむ穴を有する導電部を、少なくとも前記凹部に設けること、及び、
（ｃ）前記導電部を第２の面で露出させ、前記穴を前記第２の面で開口させること、
を含む半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記導電部を貫通するように前記穴を形成する半導体装置の製造方法。 - 請求項１又は請求項２記載の半導体装置の製造方法において、
前記半導体基板には、前記第２の面よりも前記第１の面に近い領域に集積回路の少なくとも一部が作り込まれてなり、
前記導電部を、前記第１の面での第１の露出面が、前記第２の面での第２の露出面よりも大きくなるように形成する半導体装置の製造方法。 - 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
複数の前記半導体基板をスタックすることをさらに含み、
前記複数の半導体基板のうち、上下の半導体基板の前記導電部を電気的に接続する半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記上下の半導体基板の前記導電部を、ろう接する半導体装置の製造方法。 - 請求項１から請求項５のいずれかに記載の方法によって製造されてなる半導体装置。
- 請求項６記載の半導体装置が実装されてなる回路基板。
- 請求項６記載の半導体装置を有する電子機器。
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|---|---|---|---|---|
| JP2008292310A (ja) * | 2007-05-24 | 2008-12-04 | Panasonic Electric Works Co Ltd | センサ装置およびその製造方法 |
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| JP2011160476A (ja) * | 2004-09-13 | 2011-08-18 | Seiko Epson Corp | 電子部品の製造方法 |
| US8492856B2 (en) | 2004-09-13 | 2013-07-23 | Seiko Epson Corporation | Sealed electric element package |
-
2003
- 2003-01-15 JP JP2003007283A patent/JP2004221351A/ja not_active Withdrawn
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