JP2004221349A - 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 Download PDF

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Abstract

【課題】本発明の目的は、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することにある。
【解決手段】半導体チップは、半導体基板１０と、半導体基板１０の第１及び第２の面２０，３８を貫通し第２の面３８からの突出部４２を有する貫通電極４０と、第２の面３８の全面に形成されてなる絶縁層５０と、を有する。絶縁層５０は、突出部４２の周辺領域に形成された第１の絶縁部５２と、それ以外の第２の絶縁部５４と、を含む。第２の絶縁部５４は、第１の絶縁部５２の最も厚い部分よりも薄く形成されてなる。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平９−３１２２９５号公報
【０００３】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、半導体チップに貫通電極を形成し、半導体チップをスタックして上下の貫通電極を接合することが知られている。従来の構造では、上下の半導体チップのショート防止策が十分でなかった。あるいは、半導体チップの貫通電極が形成された面に絶縁層を形成することが考えられる。しかしながら、その場合には、上下の半導体チップ間にアンダーフィル材を充填するためのギャップが狭くなってしまう。
【０００４】
本発明の目的は、スタックされた上下の半導体チップのギャップを十分に確保して端子周辺部に絶縁層を形成することでショートを防止すること、およびギャップを十分に確保することで、アンダーフィルの充填性を向上させることにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
前記第２の面の一部の領域を避けて、前記突出部の周辺領域に形成されてなる絶縁層と、
を有する。本発明によれば、絶縁層が、貫通電極の突出部の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（２）この半導体チップにおいて、
前記絶縁層は、前記突出部から離れるに従って薄くなるように形成されていてもよい。
（３）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
前記第２の面の全面に形成されてなる絶縁層と、
を有し、
前記絶縁層は、前記突出部の周辺領域に形成された第１の絶縁部と、それ以外の第２の絶縁部と、を含み、
前記第２の絶縁部は、前記第１の絶縁部の最も厚い部分よりも薄く形成されてなる。本発明によれば、第２の絶縁部が、第１の絶縁部の最も厚い部分よりも薄く形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（４）この半導体チップにおいて、
前記第１の絶縁部は、前記突出部から離れるに従って薄くなるように形成されていてもよい。
（５）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
前記第２の面の一部の領域を避けて、前記第２の面の前記突出部の周辺領域に形成されてなる絶縁層と、
を有し、
前記半導体基板は、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がって形成されてなる。本発明によれば、第２の面において、突出部の周辺領域が、それ以外の領域から盛り上がって形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（６）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
前記第２の面の全面に形成されてなる絶縁層と、
を有し、
前記半導体基板は、前記第２の面において、前記突出部の周辺領域が、それ以外の領域から盛り上がって形成され、
前記絶縁層は、前記周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されてなる。本発明によれば、絶縁層の、突出部の周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（７）この半導体チップにおいて、
前記突出部は、前記絶縁層の最も厚い部分を超える高さとなるように形成されていてもよい。
（８）この半導体チップにおいて、
前記突出部は、前記絶縁層の最も厚い部分と同じ高さとなるように形成されていてもよい。
（９）本発明に係る半導体ウエハは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
前記第２の面の一部の領域を避けて、前記突出部の周辺領域にそれぞれ形成されてなる複数の絶縁層と、
を有する。本発明によれば、絶縁層が、貫通電極の突出部の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（１０）この半導体ウエハにおいて、
前記複数の絶縁層は、それぞれ、前記突出部から離れるに従って薄くなるように形成されていてもよい。
（１１）本発明に係る半導体ウエハは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
前記第２の面の全面に形成されてなる絶縁層と、
を有し、
前記絶縁層は、前記突出部の周辺領域にそれぞれ形成された複数の第１の絶縁部と、それ以外の第２の絶縁部と、を含み、
前記第２の絶縁部は、前記第１の絶縁部の最も厚い部分よりも薄く形成されてなる。本発明によれば、第２の絶縁部が、第１の絶縁部の最も厚い部分よりも薄く形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（１２）この半導体ウエハにおいて、
前記第１の絶縁部は、それぞれ、前記突出部から離れるに従って薄くなるように形成されていてもよい。
（１３）本発明に係る半導体ウエハは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
前記第２の面の一部の領域を避けて、前記突出部の周辺領域にそれぞれ形成されてなる複数の絶縁層と、
を有し、
前記半導体基板は、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がって形成されてなる。本発明によれば、第２の面において、突出部の周辺領域が、それ以外の領域から盛り上がって形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（１４）本発明に係る半導体ウエハは、半導体基板と、
前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
前記第２の面の全面に形成されてなる絶縁層と、
を有し、
前記半導体基板は、前記第２の面において、前記突出部の周辺領域が、それ以外の領域から盛り上がって形成され、
前記絶縁層は、前記周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されてなる。本発明によれば、絶縁層の、突出部の周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（１５）この半導体ウエハにおいて、
それぞれの前記突出部は、前記絶縁層の最も厚い部分を超える高さとなるように形成されていてもよい。
（１６）この半導体ウエハにおいて、
それぞれの前記突出部は、前記絶縁層の最も厚い部分と同じ高さとなるように形成されていてもよい。
（１７）本発明に係る半導体装置は、スタックされてなる複数の上記半導体チップを有し、
前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる。
（１８）本発明に係る回路基板は、上記半導体チップが実装されてなる。
（１９）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（２０）本発明に係る電子機器は、上記半導体チップを有する。
（２１）本発明に係る電子機器は、上記半導体装置を有する。
（２２）本発明に係る半導体装置の製造方法は、（ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
（ｂ）前記第２の面の一部を避けて、前記突出部の周辺領域に絶縁層を形成すること、
を含む。本発明によれば、絶縁層を、貫通電極の突出部の周辺領域に形成し、それ以外の領域を避けて形成するので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（２３）この半導体装置の製造方法において、
前記絶縁層を、前記突出部から離れるに従って薄くなるように形成してもよい。
（２４）本発明に係る半導体装置の製造方法は、（ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
（ｂ）前記第２の面の全面に、絶縁層を、前記突出部の周辺領域に形成された第１の絶縁部とそれ以外の第２の絶縁部と、を含むとともに、前記第２の絶縁部が前記第１の絶縁部の最も厚い部分よりも薄くなるように形成すること、
を含む。本発明によれば、第２の絶縁部が、第１の絶縁部の最も厚い部分よりも薄く形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（２５）この半導体装置の製造方法において、
前記第１の絶縁部を、前記突出部から離れるに従って薄くなるように形成してもよい。
（２６）本発明に係る半導体装置の製造方法は、（ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
（ｂ）前記第２の面の一部を避けて、前記突出部の周辺領域に絶縁層を形成すること、
を含み、
前記半導体基板を、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がるように形成する。本発明によれば、第２の面において、突出部の周辺領域を、それ以外の領域から盛り上がるように形成するので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（２７）本発明に係る半導体装置の製造方法は、（ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
（ｂ）前記第２の面の全面に絶縁層を形成すること、
を含み、
前記半導体基板を、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がるように形成し、
前記絶縁層を、前記周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成する。本発明によれば、絶縁層の、突出部の周辺領域上の部分の表面を、それ以外の部分の表面から盛り上がるように形成するので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
（２８）この半導体装置の製造方法において、
前記絶縁層の最も厚い部分を、前記突出部よりも低く形成してもよい。
（２９）この半導体装置の製造方法において、
前記絶縁層を、その最も厚い部分が前記突出部と同じ高さとなるように形成してもよい。
（３０）この半導体装置の製造方法において、
前記半導体基板には、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記貫通電極を形成し、
前記半導体基板を切断することをさらに含んでもよい。
（３１）この半導体装置の製造方法は、
前記（ａ）〜（ｂ）工程が終了した複数の前記半導体基板をスタックすること、及び、
複数の前記半導体基板のうち上下の半導体基板を、前記貫通電極を通して電気的に接続すること、
をさらに含んでもよい。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００７】
図１（Ａ）〜図４は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を使用する。半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１２の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１２のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１２の少なくとも一部が作り込まれていてもよい。半導体基板１０には、複数の電極（例えばパッド）１４が形成されている。各電極１４は、集積回路１２に電気的に接続されている。各電極１４は、アルミニウムで形成されていてもよい。電極１４の表面の形状は特に限定されないが矩形であることが多い。
【０００８】
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１（Ａ）に示す例では、パッシベーション膜１６上に、電極１４と、集積回路１２と電極１４を接続する配線（図示せず）とが形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
【０００９】
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２（図１（Ｃ）参照）を形成する。第１の面２０は、電極１４が形成された側（集積回路１２が形成された側）の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。図１（Ｂ）に示すように、電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６（図１（Ｃ）参照）を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１０】
図１（Ｃ）に示すように、貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１１】
図１（Ｄ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、パッシベーション膜１６の貫通穴２６の内壁面に形成してもよい。絶縁層２８は、パッシベーション膜１８上に形成してもよい。
【００１２】
絶縁層２８は、電極１４の貫通穴２４の内壁面に形成してもよい。絶縁層２８は、電極１４の一部（例えばその上面）を避けて形成する。電極１４の表面全体を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、電極１４の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１３】
次に、凹部２２（例えば絶縁層２８の内側）に導電部３０（図２（Ｂ）参照）を設ける。導電部３０は、Ｃｕ又はＷなどで形成してもよい。図２（Ａ）に示すように、導電部３０の外層部３２を形成した後に、その中心部３４を形成してもよい。中心部３４は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部３２は、少なくともバリア層を含んでもよい。バリア層は、中心部３４又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部３４とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。中心部３４を電解メッキで形成する場合、外層部３２は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部３４と同じ材料（例えばＣｕ）で形成する。なお、導電部３０（少なくともその中心部３４）は、無電解メッキやインクジェット方式によって形成してもよい。
【００１４】
図２（Ｂ）に示すように、外層部３２をパッシベーション膜１８上にも形成した場合、図２（Ｃ）に示すように、外層部３２のパッシベーション膜１８上の部分をエッチングする。外層部３２を形成した後、中心部３４を形成することで、導電部３０を設けることができる。導電部３０の一部は、半導体基板１０の凹部２２内に位置する。凹部２２の内壁面と導電部３０との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。導電部３０は、電極１４と電気的に接続されている。例えば、電極１４の絶縁層２８からの露出部に導電部３０が接触していてもよい。導電部３０の一部は、パッシベーション膜１８上に位置していてもよい。導電部３０は、電極１４の領域内にのみ設けてもよい。導電部３０は、少なくとも凹部２２の上方で突出していてもよい。例えば、導電部３０は、パッシベーション膜１８より突出していてもよい。
【００１５】
なお、変形例として、外層部３２をパッシベーション膜１８上に残した状態で、中心部３４を形成してもよい。その場合、中心部３４と連続した層がパッシベーション膜１８の上方にも形成されるので、その層はエッチングする。
【００１６】
図２（Ｄ）に示すように、導電部３０上に、ろう材３６を設けてもよい。ろう材３６は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材３６は、導電部３０以外の領域をレジストで覆って形成してもよい。以上の工程によって、導電部３０よって又はこれにろう材３６を加えてバンプを形成することができる。
【００１７】
本実施の形態では、図３（Ａ）に示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３８を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削ってもよい。この工程は、凹部２２に形成された絶縁層２８が露出する手前まで行う。なお、図３（Ａ）に示す工程を省略して、次の図３（Ｂ）に示す工程を行ってもよい。
【００１８】
図３（Ｂ）に示すように、導電部３０を第２の面３８から突出させる。例えば、半導体基板１０の第２の面３８を、絶縁層２８が露出するようにエッチングする。詳しくは、導電部３０（詳しくはその凹部２２内の部分）が絶縁層２８に覆われた状態で突出するように、半導体基板１０の第２の面３８をエッチングする。エッチングは、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ２）２８に対するエッチング量よりも多くなる性質のエッチャントによって行ってもよい。エッチャントは、ＳＦ６又はＣＦ４又はＣｌ２ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００１９】
なお、図３（Ａ）〜図３（Ｂ）の少なくともいずれか１つの工程は、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）行ってもよい。
【００２０】
以上の工程により、半導体基板１０の第２の面３８から導電部３０を突出させることができる。すなわち、第２の面３８から突出する突出部４２を有する貫通電極４０を形成することができる。貫通電極４０は、第１及び第２の面２０，３８を貫通する。
【００２１】
図４に示すように、第２の面３８に絶縁層５０を形成する。本実施の形態では、第２の面３８の全面に絶縁層５０を形成する。絶縁層５０は、第１及び第２の絶縁部５２，５４を有するように形成する。
【００２２】
第１の絶縁部５２は、突出部４２の周辺領域に形成されるものである。周辺領域は、突出部４２を囲む領域である。また、周辺領域は、突出部４２の側面からの幅が、突出部４２の第２の面３８からの高さの５％〜１００％程度の領域である。周辺領域の説明は、他の例にも該当する。第１の絶縁部５２は、突出部４２の側面に密着していてもよい。第１の絶縁部５２は、突出部４２から離れるに従って薄くなるように形成してもよい。第１の絶縁部５２は、最終的には、突出部４２の先端面を避けるように形成する。例えば、突出部４２の側面と接触する部分の表面が、突出部４２の先端面と同じ高さとなる厚さで、あるいは、突出部４２の先端面よりも低くなる厚さで第１の絶縁部５２を形成してもよい。第２の絶縁部５４は、絶縁層５０のうち第１の絶縁部５２以外の部分である。第２の絶縁部５４は、第１の絶縁部５２の最も厚い部分よりも薄くなるように形成する。第２の絶縁部５４は、第１の絶縁部５２の最も薄い部分よりも薄く形成してもよい。
【００２３】
絶縁層５０は、樹脂で形成することができる。絶縁層５０は、スピンコータを使用して形成してもよいし、ポッティング又は印刷によって形成してもよい。絶縁層５０を、第１及び第２の絶縁部５２，５４とは異なる形状で（例えば平坦に）形成した後、これをエッチングして、第１及び第２の絶縁部５２，５４を形成してもよい。その場合、エッチングにはエッチング液を使用してもよい。エッチング液として、貫通電極４０（及びその周囲の絶縁層２８）よりも、絶縁層５０を構成する樹脂に対するエッチング速度が速い溶液を使用する。突出部４２が存在してその周辺領域の部分がエッチングされにくいので、第１及び第２の絶縁部５２，５４が形成される。あるいは、ポッティング又は印刷等によって、第１及び第２の絶縁部５２，５４を有するように絶縁層５０を形成してもよい。
【００２４】
本実施の形態によれば、第２の絶縁部５４が、第１の絶縁部５２の最も厚い部分よりも薄く形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
【００２５】
図５は、上述した実施の形態の第１の変形例を示す図である。上述した絶縁層５０は、その最も厚い部分（第１の絶縁部５２の突出部４２との接触部）が、突出部４２よりも低く形成されている。すなわち、突出部４２は、絶縁層５０の最も厚い部分を超える高さとなるように形成されてなる。一方、図５に示す絶縁層６０は、その最も厚い部分（第１の絶縁部６２の突出部４２との接触部）が、突出部４２と同じ高さになるように形成されている。すなわち、突出部４２は、絶縁層６０の最も厚い部分と同じ高さとなるように形成されてなる。それ以外の内容は、上述した実施の形態で説明した内容が該当する。
【００２６】
図６は、上述した実施の形態の第２の変形例を示す図である。図６に示す例では、絶縁層１５０を、突出部４２の周辺領域（例えば周辺領域のみ）に形成する。周辺領域の内容は、上述した通りである。絶縁層１５０は、突出部４２から離れるに従って薄くなるように形成してもよい。絶縁層１５０は、第２の面３８の全面に形成せずに、その一部を避けて形成する。絶縁層１５０は、その最も厚い部分（突出部４２との接触部）が、突出部４２よりも低く形成されている。すなわち、突出部４２は、絶縁層５０の最も厚い部分を超える高さとなるように形成されてなる。絶縁層１５０には、図４に示す第１の絶縁部５２の内容を適用してもよい。この例によれば、絶縁層１５０が、貫通電極４０の突出部４２の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。それ以外の内容は、上述した実施の形態で説明した内容が該当する。
【００２７】
図７は、上述した実施の形態の第３の変形例を示す図である。図７に示す例では、絶縁層１６０を、突出部４２の周辺領域（例えば周辺領域のみ）に形成する。周辺領域の内容は、上述した通りである。絶縁層１６０は、突出部４２から離れるに従って薄くなるように形成してもよい。絶縁層１６０は、第２の面３８の全面に形成せずに、その一部を避けて形成する。絶縁層１６０は、その最も厚い部分（突出部４２との接触部）が、突出部４２と同じ高さになるように形成されている。すなわち、突出部４２は、絶縁層１６０の最も厚い部分と同じ高さとなるように形成されてなる。絶縁層１６０には、図４に示す第１の絶縁部５２の内容を適用してもよい。この例によれば、絶縁層１６０が、貫通電極４０の突出部４２の周辺領域に形成され、それ以外の領域を避けて形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。それ以外の内容は、上述した実施の形態で説明した内容が該当する。
【００２８】
図８は、上述した実施の形態の第４の変形例を示す図である。図８に示す例では、半導体基板２１０を、第２の面２３８において、突出部４２の周辺領域（その詳細は上述した通り）が、それ以外の領域から盛り上がるように形成する。第２の面２３８の形状は、第２の面２３８をエッチングするときに、突出部４２の周辺領域でエッチングの速度が遅くなることによって形成されてもよい。第２の面２３８には、絶縁層２５０を形成する。絶縁層２５０は、第２の面２３８の全面に形成してもよい。絶縁層２５０は、突出部４２の周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成する。絶縁層２５０の表面形状は、第２の面２３８の表面形状に対応していてもよい。絶縁層２５０には、図４に示す絶縁層５０又は図５に示す絶縁層６０の内容を適用してもよい。この例によれば、絶縁層２５０の、突出部４２の周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。それ以外の内容は、上述した実施の形態で説明した内容が該当する。
【００２９】
図９は、上述した実施の形態の第５の変形例を示す図である。図９に示す例では、第４の変形例で説明した半導体基板２１０を使用する。第２の面２３８には、絶縁層２６０を形成する。絶縁層２６０は、突出部４２の周辺領域に（例えば周辺領域のみに）形成する。絶縁層２６０は、第２の面２３８の一部（周辺領域以外の領域）を避けて形成する。絶縁層２６０には、図６に示す絶縁層１５０又は図７に示す絶縁層１６０の内容を適用してもよい。この例によれば、第２の面２３８において、突出部４２の周辺領域が、それ以外の領域から盛り上がって形成されているので、スタックされた上下の半導体チップのギャップを十分に確保してショートを防止することができる。また、スタックされた上下の半導体チップのギャップを十分に確保しアンダーフィルの充填性を向上させることができる。
それ以外の内容は、上述した実施の形態で説明した内容が該当する。
【００３０】
図１０は、上述した実施の形態の第６の変形例を示す図である。上述した実施の形態では、電極１４の領域内に貫通電極４０が形成されている。これに対し、図１０に示す例では、電極３１４の領域外に貫通電極３４０が形成されている。電極３１４と貫通電極３４０は、配線３１２によって電気的に接続されている。それ以外の構造は、上述した実施の形態又は第１〜５の変形例いずれの内容を適用してもよい。
【００３１】
続いて、図４に示す本実施の形態の説明に戻るが、以下の説明の内容は、上述した変形例の内容と置き換えることができる。エッチングによって第１及び第２の絶縁部５２，５４を形成するのであれば、突出部４２の先端面を覆うように絶縁層５０を一旦形成し、その後これをエッチングしてもよい。その場合、エッチングを行う前に絶縁層５０を研削又は研磨してもよい。絶縁層５０の研削又は研磨と連続して、あるいはこれとは別に、貫通電極４０を研削又は研磨してもよい。貫通電極４０が絶縁層２８に覆われた状態（図３（Ｂ）参照）で絶縁層５０を形成し、絶縁層２８を研削又は研磨して、貫通電極４０を露出させてもよい。
【００３２】
貫通電極４０（詳しくは突出部４２）の新生面を露出させてもよい。例えば、新生面（構成材料のみからなる面、すなわち酸化膜や堆積した有機物が除去された面）が露出するまで、突出部４２を研削又は研磨してもよい。研削には砥石を使用してもよい。例えば、＃１００〜＃４０００程度の粒度の砥石を使用することができるが、＃１０００〜＃４０００程度の粒度の砥石を使用すれば、絶縁膜２８の破損を防止することができる。研磨には、研磨布を使用してもよい。研磨布は、スエードタイプ又は発砲ウレタンタイプのものであっても、不織布であってもよい。研磨には、Ｎａ，ＮＨ４などのアルカリ陽イオン溶液中に研磨粒子としてコロイダルシリカを分散させたスラリーを使用してもよい。研磨粒子は、０．０３μｍ〜１０μｍ程度の粒径を有し、１０ｗｔ％程度の比率で分散してもよい。スラリーは、キレート剤、アンモニア、過酸化水素水等の添加剤を含んでもよい。研磨圧力は、５ｇ／ｃｍ２〜１ｋｇ／ｃｍ２程度であってもよい。
【００３３】
絶縁層２８を形成した場合、貫通電極４０よりも先に絶縁層２８を研磨又は研削する。絶縁層２８の研磨又は研削と、貫通電極４０の研磨又は研削を連続的に行ってもよい。絶縁層２８の少なくとも凹部２２の底面に形成された部分を除去する。そして、貫通電極４０を露出させ、さらにその新生面を露出させてもよい。貫通電極４０の新生面を露出させ、貫通電極４０の先端部の外周面が絶縁層２８に覆われていてもよい。貫通電極４０の中心部３４の新生面を露出させないように外層部３２（例えばバリア層）の新生面を露出させてもよいし、外層部３２及び中心部３４の新生面を露出させてもよい。貫通電極４０の新生面を露出させれば、電気的に接続するときの特性に優れた貫通電極を形成することができる。なお、貫通電極４０は、新生面が酸化する前（例えば、新生面が露出した直後又はその後できるだけ早く（例えば２４時間以内））に、電気的に接続してもよい。
【００３４】
以上の工程により、例えば、貫通電極４０及び絶縁層５０を有する半導体ウエハ７０（図１１参照）が得られる。この場合、半導体基板１０には、複数の集積回路１２が形成され、それぞれの集積回路１２に対応して貫通電極４０が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。あるいは、貫通電極４０及び絶縁層５０を有する半導体チップ８０（図１３参照）が得られる。この場合、半導体基板１０には、１つの集積回路１２が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。
【００３５】
半導体ウエハ７０は、切断（例えばダイシング）してもよい。例えば、図１１に示すように、貫通電極４０及び絶縁層５０を有する半導体ウエハ７０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）７２又はレーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、貫通電極４０及び絶縁層５０を有する半導体チップ８０（図１３参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００３６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図１２に示すように、貫通電極４０及び絶縁層５０を有する複数の半導体ウエハ７０をスタックしてもよい。あるいは、図１３に示すように、貫通電極４０及び絶縁層５０を有する複数の半導体チップ８０をスタックしてもよい。または、貫通電極４０及び絶縁層５０を有する半導体チップ８０と、貫通電極４０及び絶縁層５０を有する複数の半導体ウエハ７０をスタックしてもよい。
【００３７】
スタックされた複数の半導体基板１０のうち、上下の半導体基板１０を、貫通電極４０を通して電気的に接続する。詳しくは、上下の貫通電極４０同士を電気的に接続してもよい。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００３８】
図１４は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。スタック型半導体装置は、上述した貫通電極４０を有する複数の半導体チップ８０を含む。複数の半導体チップ８０はスタックされている。上下の貫通電極４０同士あるいは貫通電極４０と電極１４は、ろう材８２によって接合されていてもよい。貫通電極４２の突出部４２の周辺領域には、絶縁層（例えば図７に示す絶縁層１６０）が形成されている。ろう材８２は、絶縁層１６０上に載るようになっているが、半導体チップ８０の第２の面３８には接触しないようになっている。したがって、ろう材８２等によるショートが防止される。また、絶縁層１６０が上述した形状であるため、上下の半導体チップ８０間に、十分なギャップを形成することができる。このギャップには、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）８４を設けることができる。十分なギャップが確保されるため、絶縁材料８４の充填がしやすい。絶縁材料８４によって、貫通電極４０の接合状態が維持又は補強される。本実施の形態に係る半導体装置には、本実施の形態又はその変形例に係る半導体装置の製造方法（図１（Ａ）〜図１３参照）から導くことができる内容を適用することができる。
【００３９】
スタックされた複数の半導体チップ８０のうち１つ（例えば第２の面３８の方向に最も外側の半導体チップ８０）には、貫通電極を有しない半導体チップ９０がスタックされていてもよい。半導体チップ９０の内容は、貫通電極を有しない点を除き、半導体チップ８０の内容が該当する。半導体チップ８０の貫通電極４０は、半導体チップ９０の電極９４に接合してもよい。
【００４０】
スタックされた複数の半導体チップ８０は、配線基板１００に実装されてもよい。スタックされた複数の半導体チップ８０のうち、最も外側の半導体チップ８０は、配線基板（例えばインターポーザ）１００に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面２０の方向に最も外側（例えば最も下側）の貫通電極４０を有する半導体チップ８０が、配線基板１００に実装される。例えば、貫通電極４０の第１の面２０からの突出部又は電極１４を配線パターン１０２に電気的に接続（例えば接合）してもよい。半導体チップ８０と配線基板１００の間には、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）８４を設けてもよい。絶縁材料８４によって、貫通電極４０又は電極１４の接合状態が維持又は補強される。
【００４１】
あるいは、図示しない例として、スタックされた複数の半導体チップ８０を、配線基板１００にフェースアップボンディングしてもよい。その場合、貫通電極４０の第２の面３８からの突出部４２を配線パターン１０２に電気的に接続（例えば接合）してもよい。配線基板１００には、配線パターン１０２に電気的に接続された外部端子（例えばハンダボール）１０４が設けられている。あるいは、半導体チップ８０に応力緩和層を形成し、その上に電極１４から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００４２】
図１５には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した貫通電極４０によって電気的に接続されている。上述した半導体装置を有する電子機器として、図１６にはノート型パーソナルコンピュータ２０００が示され、図１７には携帯電話３０００が示されている。
【００４３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】図３（Ａ）〜図３（Ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の実施の形態の第１の変形例を説明する図である。
【図６】図６は、本発明の実施の形態の第２の変形例を説明する図である。
【図７】図７は、本発明の実施の形態の第３の変形例を説明する図である。
【図８】図８は、本発明の実施の形態の第４の変形例を説明する図である。
【図９】図９は、本発明の実施の形態の第５の変形例を説明する図である。
【図１０】図１０は、本発明の実施の形態の第６の変形例を説明する図である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１３】図１３は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図１４】図１４は、本発明の実施の形態に係る半導体装置を示す図である。
【図１５】図１５は、本発明の実施の形態に係る回路基板を示す図である。
【図１６】図１６は、本発明の実施の形態に係る電子機器を示す図である。
【図１７】図１７は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 ２０ 第１の面、 ３８ 第２の面、４０ 貫通電極、 ４２ 突出部、 ５０ 絶縁層、 ５２ 第１の絶縁部、５４ 第２の絶縁部

Claims (31)

  1. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
    前記第２の面の一部の領域を避けて、前記突出部の周辺領域に形成されてなる絶縁層と、
    を有する半導体チップ。
  2. 請求項１記載の半導体チップにおいて、
    前記絶縁層は、前記突出部から離れるに従って薄くなるように形成されてなる半導体チップ。
  3. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
    前記第２の面の全面に形成されてなる絶縁層と、
    を有し、
    前記絶縁層は、前記突出部の周辺領域に形成された第１の絶縁部と、それ以外の第２の絶縁部と、を含み、
    前記第２の絶縁部は、前記第１の絶縁部の最も厚い部分よりも薄く形成されてなる半導体チップ。
  4. 請求項３記載の半導体チップにおいて、
    前記第１の絶縁部は、前記突出部から離れるに従って薄くなるように形成されてなる半導体チップ。
  5. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
    前記第２の面の一部の領域を避けて、前記第２の面の前記突出部の周辺領域に形成されてなる絶縁層と、
    を有し、
    前記半導体基板は、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がって形成されてなる半導体チップ。
  6. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部を有する貫通電極と、
    前記第２の面の全面に形成されてなる絶縁層と、
    を有し、
    前記半導体基板は、前記第２の面において、前記突出部の周辺領域が、それ以外の領域から盛り上がって形成され、
    前記絶縁層は、前記周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されてなる半導体チップ。
  7. 請求項１から請求項６のいずれかに記載の半導体チップにおいて、
    前記突出部は、前記絶縁層の最も厚い部分を超える高さとなるように形成されてなる半導体チップ。
  8. 請求項１から請求項６のいずれかに記載の半導体チップにおいて、
    前記突出部は、前記絶縁層の最も厚い部分と同じ高さとなるように形成されてなる半導体チップ。
  9. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
    前記第２の面の一部の領域を避けて、前記突出部の周辺領域にそれぞれ形成されてなる複数の絶縁層と、
    を有する半導体ウエハ。
  10. 請求項９記載の半導体ウエハにおいて、
    前記複数の絶縁層は、それぞれ、前記突出部から離れるに従って薄くなるように形成されてなる半導体ウエハ。
  11. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
    前記第２の面の全面に形成されてなる絶縁層と、
    を有し、
    前記絶縁層は、前記突出部の周辺領域にそれぞれ形成された複数の第１の絶縁部と、それ以外の第２の絶縁部と、を含み、
    前記第２の絶縁部は、前記第１の絶縁部の最も厚い部分よりも薄く形成されてなる半導体ウエハ。
  12. 請求項１１記載の半導体ウエハにおいて、
    前記第１の絶縁部は、それぞれ、前記突出部から離れるに従って薄くなるように形成されてなる半導体ウエハ。
  13. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
    前記第２の面の一部の領域を避けて、前記突出部の周辺領域にそれぞれ形成されてなる複数の絶縁層と、
    を有し、
    前記半導体基板は、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がって形成されてなる半導体ウエハ。
  14. 半導体基板と、
    前記半導体基板に少なくとも一部が作り込まれてなる複数の集積回路と、
    前記半導体基板の第１及び第２の面を貫通し、前記第２の面からの突出部をそれぞれ有する複数の貫通電極と、
    前記第２の面の全面に形成されてなる絶縁層と、
    を有し、
    前記半導体基板は、前記第２の面において、前記突出部の周辺領域が、それ以外の領域から盛り上がって形成され、
    前記絶縁層は、前記周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成されてなる半導体ウエハ。
  15. 請求項９から請求項１４のいずれかに記載の半導体ウエハにおいて、
    それぞれの前記突出部は、前記絶縁層の最も厚い部分を超える高さとなるように形成されてなる半導体ウエハ。
  16. 請求項９から請求項１４のいずれかに記載の半導体ウエハにおいて、
    それぞれの前記突出部は、前記絶縁層の最も厚い部分と同じ高さとなるように形成されてなる半導体ウエハ。
  17. スタックされてなる、請求項１から請求項８のいずれかに記載の複数の半導体チップを有し、
    前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる半導体装置。
  18. 請求項１から請求項８のいずれかに記載の半導体チップが実装されてなる回路基板。
  19. 請求項１７記載の半導体装置が実装されてなる回路基板。
  20. 請求項１から請求項８のいずれかに記載の半導体チップを有する電子機器。
  21. 請求項１７記載の半導体装置を有する電子機器。
  22. （ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
    （ｂ）前記第２の面の一部を避けて、前記突出部の周辺領域に絶縁層を形成すること、
    を含む半導体装置の製造方法。
  23. 請求項２２記載の半導体装置の製造方法において、
    前記絶縁層を、前記突出部から離れるに従って薄くなるように形成する半導体装置の製造方法。
  24. （ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
    （ｂ）前記第２の面の全面に、絶縁層を、前記突出部の周辺領域に形成された第１の絶縁部とそれ以外の第２の絶縁部と、を含むとともに、前記第２の絶縁部が前記第１の絶縁部の最も厚い部分よりも薄くなるように形成すること、
    を含む半導体装置の製造方法。
  25. 請求項２４記載の半導体装置の製造方法において、
    前記第１の絶縁部を、前記突出部から離れるに従って薄くなるように形成する半導体装置の製造方法。
  26. （ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
    （ｂ）前記第２の面の一部を避けて、前記突出部の周辺領域に絶縁層を形成すること、
    を含み、
    前記半導体基板を、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がるように形成する半導体装置の製造方法。
  27. （ａ）集積回路の少なくとも一部が形成された半導体基板に、その第１及び第２の面を貫通して前記第２の面から突出する突出部を有する貫通電極を形成すること、及び、
    （ｂ）前記第２の面の全面に絶縁層を形成すること、
    を含み、
    前記半導体基板を、前記第２の面において、前記周辺領域が、それ以外の領域から盛り上がるように形成し、
    前記絶縁層を、前記周辺領域上の部分の表面が、それ以外の部分の表面から盛り上がるように形成する半導体装置の製造方法。
  28. 請求項２２から請求項２７のいずれかに記載の半導体装置の製造方法において、
    前記絶縁層の最も厚い部分を、前記突出部よりも低く形成する半導体装置の製造方法。
  29. 請求項２２から請求項２７のいずれかに記載の半導体装置の製造方法において、
    前記絶縁層を、その最も厚い部分が前記突出部と同じ高さとなるように形成する半導体装置の製造方法。
  30. 請求項２２から請求項２９のいずれかに記載の半導体装置の製造方法において、
    前記半導体基板には、複数の前記集積回路が形成され、それぞれの前記集積回路に対応して前記貫通電極を形成し、
    前記半導体基板を切断することをさらに含む半導体装置の製造方法。
  31. 請求項２２から請求項３０のいずれかに記載の半導体装置の製造方法において、
    前記（ａ）〜（ｂ）工程が終了した複数の前記半導体基板をスタックすること、及び、
    複数の前記半導体基板のうち上下の半導体基板を、前記貫通電極を通して電気的に接続すること、
    をさらに含む半導体装置の製造方法。
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