CN1518105A - 半导体芯片、半导体晶片及半导体装置及其制造方法 - Google Patents

半导体芯片、半导体晶片及半导体装置及其制造方法 Download PDF

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Abstract

一种半导体芯片、半导体晶片、半导体装置及其制造方法，所述半导体芯片具有半导体基板(10)、贯通半导体基板(10)的第1及第2面(20)、(38)并具有从第2面(38)的突出部(42)的贯通电极(40)、形成在第2面(38)的整面上的绝缘层(50)。绝缘层(50)包括形成在突出部(42)的周边区域的第1绝缘部(52)及其以外的第2绝缘部(54)。比第1绝缘部(52)的最厚部分减薄地形成第2绝缘部(54)。根据本发明可以充分确保叠加的上下半导体芯片之间的间隙，防止短路。

Description

半导体芯片、半导体晶片及半导体装置及其制造方法
技术领域
本发明涉及一种半导体芯片、半导体晶片及半导体装置及其制造方法。
背景技术
开发了3维组装方式的半导体装置。此外，已知在半导体芯片上形成贯通电极，叠加半导体芯片，接合上下的贯通电极。在以往的结构中，上下的半导体芯片的短路防止对策不完善。或者，考虑在形成半导体芯片的贯通电极的面上形成绝缘层。但是，在此种情况下，在上下半导体芯片之间用于充填底部填充(unerfill)材的间隙变得狭窄。
发明内容
本发明的目的是，通过充分确保叠加的上下半导体芯片之间的间隙，在端子周边部形成绝缘层，防止短路，以及通过充分确保间隙提高底部填充材的充填性。
(1)本发明的半导体芯片，具有：
半导体基板；
集成电路，至少一部分嵌入上述半导体基板；
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部；
绝缘层，避开上述第2面的一部分区域地形成在上述突出部的周边区域。如果采用本发明，由于形成在贯通电极的突出部的周边区域，避开其以外区域地形成绝缘层，所以，可以充分确保叠加的上下半导体芯片之间的间隙，防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(2)在该半导体芯片中：
可以随着远离上述突出部而变薄地形成上述绝缘层。
(3)本发明的半导体芯片，其中，具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面的整面上的绝缘层；
上述绝缘层包括形成在上述突出部的周边区域的第1绝缘部及其以外的第2绝缘部；
比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘部。如果采用本发明，由于比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘部，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(4)在该半导体芯片中：
也可以随着远离上述突出部，减薄地形成上述第1绝缘部。
(5)本发明的半导体芯片，其中，具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
绝缘层，避开上述第2面的一部分区域地形成在上述第2面的所述突出部的周边区域；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成。如果采用本发明，由于在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(6)本发明的半导体芯片，其中，具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
在所述半导体基板的第2面上，所述突出部的周边区域从其以外的区域隆起而形成；
以所述周边区域上的部分表面从其以外的部分的表面隆起的方式形成所述绝缘层。如果采用本发明，由于绝缘层的突出部周边区域上的部分表面从其以外的部分的表面隆起而形成，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(7)在该半导体芯片中：
也可以以超过上述绝缘层的最厚部分的高度的方式形成所述突出部。
(8)在该半导体芯片中：
也可以以与所述绝缘层的最厚部分相同的高度的方式形成所述突出部。
(9)本发明的半导体晶片，具有：
半导体基板；
多个集成电路，至少一部分嵌入上述半导体基板；
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部；
多个绝缘层，避开上述第2面的部分区域地分别形成在上述突出部的周边区域。如果采用本发明，由于形成在贯通电极的突出部的周边区域，避开其以外区域地形成绝缘层，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(10)在该半导体晶片中：
也可以随着远离上述突出部，分别减薄地形成上述多个绝缘层。
(11)本发明的半导体晶片，其中，具有：
半导体基板、
多个集成电路，至少一部分嵌入上述半导体基板、
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
上述绝缘层包括分别形成在上述突出部的周边区域的多个第1绝缘部及其以外的第2绝缘部；
比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘部。如果采用本发明，由于比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘部，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(12)在该半导体晶片中：
也可以随着远离上述突出部，分别减薄地形成上述第1绝缘部。
(13)本发明的半导体晶片，其中，具有：
半导体基板、
多个集成电路，至少一部分嵌入上述半导体基板、
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
多个绝缘层，避开上述第2面的部分区域地分别形成在上述突出部的周边区域；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成。如果采用本发明，由于在上述第2面，突出部的周边区域从其以外的区域隆起而形成，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(14)本发明的半导体晶片，其中，具有：
半导体基板、
多个集成电路，至少一部分嵌入上述半导体基板、
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成。
以所述周边区域上的部分表面从其以外的部分表面隆起的方式形成所述绝缘层。如果采用本发明，由于绝缘层的突出部周边区域上的部分表面从其以外的部分表面隆起而形成，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(15)在该半导体晶片，其中：
也可以以超过所述绝缘层的最厚部分的高度的方式分别形成所述突出部。
(16)在该半导体晶片，其中：
也可以以与所述绝缘层的最厚部分相同高度的方式分别形成所述突出部。
(17)本发明的半导体装置，具有叠加的多个半导体芯片，其中：
通过上述贯通电极，电连接上述多个半导体芯片中的上下半导体芯片。
(18)电路基板也可以组装上述半导体芯片。
(19)电路基板也可以组装上述半导体装置。
(20)电子机器也可以具有上述半导体芯片。
(21)电子机器也可以具有上述半导体装置。
(22)本发明的半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及；
(b)避开上述第2面的一部分，在上述突出部的周边区域形成绝缘层。如果采用本发明，由于形成在贯通电极的突出部的周边区域，避开其以外区域地形成绝缘层，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(23)在该半导体装置的制造方法中：
也可以随着远离上述突出部，减薄地形成上述绝缘层。
(24)本发明的半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及；
(b)在上述第2面的整面上，以包括形成在上述突出部的周边区域的第1绝缘部和其以外的第2绝缘部地、同时上述第2绝缘部变得比上述第1绝缘部还薄地形成绝缘层。如果采用本发明，由于形成的第2绝缘部比上述第1绝缘部的最厚部分薄，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(25)在该半导体装置的制造方法中：
也可以随着远离上述突出部，减薄地形成上述第1绝缘部。
(26)本发明的半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及、
(b)避开上述第2面的一部分，在上述突出部的周边区域形成绝缘层；
在上述第2面，以所述周边区域从其以外的区域隆起的方式形成所述半导体基板。如果采用本发明，由于在第2面，以从其以外的区域隆起的方式形成突出部的周边区域，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(27)本发明的半导体装置的制造方法，其中包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及、
(b)在上述第2面的整个面上形成绝缘层；
在上述第2面，以所述周边区域从其以外的区域隆起的方式形成所述半导体基板；
以所述周边区域上的部分表面从其以外的部分表面隆起的方式形成所述绝缘层。如果采用本发明，由于以从其以外的部分表面隆起的方式形成绝缘层的突出部的周边区域上的部分表面，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
(28)在该半导体装置的制造方法中：
也可以比上述突出部低地形成上述绝缘层的最厚部分。
(29)在该半导体装置的制造方法中：
也可以以上述绝缘层的最厚部分达到与上述突出部相同的高度地形成上述绝缘层。
(30)在该半导体装置的制造方法中，也可以还包括：
在上述半导体基板上，形成多个上述集成电路，与各自的上述集成电路对应地形成上述贯通电极；
切断上述半导体基板。
(31)在该半导体装置的制造方法中，也可以还包括：
叠加上述(a)～(b)工序结束的多个上述半导体基板，及、
通过上述贯通电极，电连接多个上述半导体基板中的上下的半导体基板。
附图说明
图1A～图1D是说明本发明的实施方式的半导体装置的制造方法的图。
图2A～图2D是说明本发明的实施方式的半导体装置的制造方法的图。
图3A～图3D是说明本发明的实施方式的半导体装置的制造方法的图。
图4是说明本发明的实施方式的半导体装置的制造方法的图。
图5是说明本发明的实施方式的第1变形例的图。
图6是说明本发明的实施方式的第2变形例的图。
图7是说明本发明的实施方式的第3变形例的图。
图8是说明本发明的实施方式的第4变形例的图。
图9是说明本发明的实施方式的第5变形例的图。
图10是说明本发明的实施方式的第6变形例的图。
图11是说明本发明的实施方式的半导体装置的制造方法的图。
图12是说明本发明的实施方式的半导体装置的制造方法的图。
图13是说明本发明的实施方式的半导体装置的制造方法的图。
图14是表示本发明的实施方式的半导体装置的图。
图15是表示本发明的实施方式的电路基板的图。
图16是表示本发明的实施方式的电子机器的图。
图17是表示本发明的实施方式的电子机器的图。
具体实施方式
以下，参照附图说明本发明的实施方式。
图1A～图4是说明适用本发明的实施方式的半导体装置的制造方法的图。在本实施方式中，采用半导体基板10。在半导体基板10上，嵌入集成电路(例如，具有晶体管或存储器的电路)12的至少一部分(一部分或全部)。在半导体基板10上，也可以嵌入多个集成电路12的各自的至少一部分，也可以嵌入1个集成电路12的至少一部分。在半导体基板10上，形成多个电极(例如焊盘(Pad))14。各电极14与集成电路12电连接。也可以由铝形成各电极14。电极14的表面的形状不特别限定，但多采用矩形。
在半导体基板10上，形成1层或1层以上的钝化膜16、18。钝化膜16、18，例如，可以由SiO2、SiN、聚酰亚胺树脂等形成。在图1A所示例中，在钝化膜16上，形成电极14和连接集成电路12和电极14的配线(未图示)。此外，避开电极14的表面的至少一部分地形成另外的钝化膜18。在覆盖电极14的表面地形成钝化膜18后，也可以通过蚀刻其一部分，露出电极14的一部分。蚀刻可以采用干法蚀刻或湿法蚀刻。在蚀刻钝化膜18时，也可以蚀刻电极14的表面。
在本实施方式中，在半导体基板10上，从该第1面20形成凹部22(参照图1C)。第1面20是形成电极14的一侧(形成集成电路12的一侧)的面。避开集成电路12的元件及配线地形成凹部22。如图1B所示，在电极14上也可以形成贯通孔24。在贯通孔24的形成中，也可以采用蚀刻(干法蚀刻或湿法蚀刻)。也可以在通过光蚀工序形成图形化的抗蚀剂(未图示)后进行蚀刻。当在电极14的下面形成钝化膜16时，也在其上形成贯通孔26(参照图1C)。在用钝化膜16停止电极14的蚀刻时，在贯通孔26的形成中，也可以采用将用于蚀刻电极14的蚀刻剂换成另外的蚀刻剂。此时，也可以再次，形成通过光蚀工序形成图形化的抗蚀剂(未图示)。
如图1C所示，与贯通孔24(及贯通孔26)连通地，在半导体基板10上形成凹部22。通过使贯通孔24(及贯通孔26)与凹部22结合，也可称为凹部。在凹部22的形成中，也可以采用蚀刻(干法蚀刻或湿法蚀刻)。也可以在通过光蚀工序形成图形化的保护膜(未图示)后进行蚀刻。或者，在凹部22的形成中，也可以使用激光(例如CO2激光、YAG激光等)。激光器也可以用于形成贯通孔24、26。也可以通过一种蚀刻剂或激光连续形成凹部22及贯通孔24、26。在凹部22的形成中，也可以采用喷砂加工。
如图1D所示，也可以在凹部22的内侧形成绝缘层28。绝缘层28也可以是氧化膜。例如，在由Si形成半导体基板10时，绝缘层28可以是SiO2，也可以是SiN。绝缘层28形成在凹部22的底面。绝缘层28形成在凹部22的内壁面。但是，以不埋入凹部22地形成绝缘层28。即，通过绝缘层28形成凹部。绝缘层28也可以形成在钝化膜16的贯通孔26的内壁面。绝缘层28也可以形成在钝化膜18上。
绝缘层28也可以形成在电极14的贯通孔24的内壁面。避开电极14的一部分(例如其上面)地形成绝缘层28。也可以覆盖电极14的表面整体地形成绝缘层28，也可以通过蚀刻(干法蚀刻或湿法蚀刻)其一部分，露出电极14的一部分。也可以在通过光蚀工序形成图形化的抗蚀剂(未图示)后进行蚀刻。
然后，在凹部22(例如绝缘层28的内侧)设置导电部30(参照图2B)。导电部30也可以由Cu或W等形成。如图2A所示，也可以在形成导电部30的外层部32后，形成其中心部34。中心部34可由Cu、W、掺杂多晶硅(例如，低温多晶硅)中的任何一种构成。外层部32也可以至少包括阻挡层。阻挡层是防止中心部34或以下说明的籽晶层的材料在半导体基板10(例如Si)中扩散的。阻挡层也可以由不同于中心部34的材料(例如Ti、W、TiN)形成。在用电镀形成中心部34时，外层部32也可以包含籽晶层。在形成阻挡层后形成籽晶层。籽晶层由与中心部34相同的材料(例如Cu)形成。另外，导电部30(至少其中心部34)也可以由非电镀或喷墨方式形成。
如图2B所示，当也在钝化膜18上形成外层部32时，如图2C所示，蚀刻外层部32的钝化膜18上的部分。在形成外层部32后，通过形成中心部34，能够设置导电部30。导电部30的一部分位于半导体基板10的凹部22内。由于在凹部22的内壁面和导电部30的之间夹着绝缘层28，遮断两者的电连接。导电部30与电极14电连接。例如，也可以将导电部30接触在从电极14的绝缘层28露出的露出部。导电部30的一部分也可以位于钝化膜18上。导电部30也可以只设在电极14的区域内。导电部30也可以至少向凹部22的上方突出。例如，导电部30也可以比钝化膜18突出。
另外，作为变形例，在钝化膜18上残存外层部32的状态下，也可以形成中心部34。此时，由于与中心部34连接的层也形成在钝化膜18的上方，所以蚀刻该层。
如图2D所示，也可以在导电部30上设置钎料材36。钎料材36，例如用钎料形成，也可以由软钎料及硬钎料中的任何一种形成。也可以用抗蚀剂覆盖导电部30以外的区域地形成钎料36。通过以上的工序，通过导电部30或在其中添加钎料材36，能够形成凸起。
在本实施方式中，如图3A所示，也可以利用如机械研磨·磨削及化学研磨·磨削中的至少一种方法磨削半导体基板10的第2面(第1面20的相对面)。该工序进行到露出形成在凹部22的绝缘层28之前。另外，也可以省略图3A所示的工序，直接进行下面的图3B所示的工序。
如图3B所示，使导电部30从第2面38突出。例如，蚀刻半导体基板10的第2面38，以露出绝缘层28。具体是，蚀刻半导体装置10的第2面38，使导电部30以被绝缘层28覆盖的状态下突出(具体是该凹部22内的部分)。也可以通过对于半导体基板(例如Si)10的蚀刻量大于对于绝缘层(例如SiO2)28的蚀刻量的性质的蚀刻剂进行蚀刻。蚀刻剂可以是SF6或CF4或Cl2气体。蚀刻也可以采用干法蚀刻装置。或者，蚀刻剂也可以是氟酸及硝酸的混合液或氟酸、硝酸及醋酸的混合液。
另外，也可以通过在半导体基板10的第1面20的一侧设置，例如玻璃板、树脂层、树脂带等加强部件(例如，利用粘合剂或粘接片材粘贴)，进行图3A～图3B中的至少任何1个工序。
通过以上工序，能够使导电部30从半导体基板10的第2面38突出。即，能够形成具有从第2面38突出的突出部42的贯通电极40。贯通电极40贯通第1及第2面20、38。
如图4所示，在第2面38上形成绝缘层50。在本实施方式中，在第2面38的整面上形成绝缘层50。以具有第1及第2绝缘部52、54地形成绝缘层50。
第1绝缘部52是形成在突出部42的周边区域的绝缘部。周边区域是围住突出部42的区域。此外，周边区域是从突出部42的侧面的宽度约为从突出部42的第2面38的高度的5％～100％左右的区域。周边区域的说明也与其他例相当。第1绝缘部52也可以密接在突出部42的侧面。也可以随着远离突出部42减薄地形成第1绝缘部52。第1绝缘部52，最终以避开突出部42的前端面地形成。例如，也可以以突出部42的侧面接触的部分的表面达到与突出部42的前端面相同的厚度，或，以低于突出部42的前端面的厚度，形成第1绝缘部52。第2绝缘部54是绝缘层50中的第1绝缘部52以外的部分，比第1绝缘部52的最厚部分减薄地形成第2绝缘部54。也可以比第1绝缘部52的最薄部分减薄地形成第2绝缘部54。
绝缘层50可由树脂形成。绝缘层50也可以采用旋转涂料器形成，也可以通过浇注或印刷形成。也可以在以不同于第1及第2绝缘部52、54的形状(例如平坦地)形成绝缘层50后，通过对其进行蚀刻，形成第1及第2绝缘部52、54。此时，蚀刻也可以使用蚀刻液。作为蚀刻液，使用与贯通电极40(及其周围的绝缘层28)相比，对于构成绝缘层50的树脂蚀刻速度快的溶液。由于存在突出部42，不容易蚀刻其周边区域的部分，所以，能够形成第1及第2绝缘部52、54。或者，可以通过浇注或印刷等，具有第1及第2绝缘部52、54地形成绝缘层50。
如果采用本实施方式，由于比第1绝缘部52的最厚部分减薄地形成第2绝缘部54，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。
图5是表示上述实施方式的第1变形例的图。上述绝缘层50以其最厚部分(与第1绝缘部52的突出部42的接触部)低于突出部42的形式形成。即，以达到超过绝缘层50的最厚部分的高度地形成突出部42。另外，图5所示的绝缘层60以其最厚部分(与第1绝缘部62的突出部42的接触部)达到与突出部42相同的高度地形成。即，以达到与绝缘层60的最厚部分相同的高度地形成突出部42。其以外的内容与在上述实施方式中说明的内容相当。
图6是表示上述实施方式的第2变形例的图。在图6所示例中，在突出部42的周边区域(例如只在周边区域)形成绝缘层150。周边区域的内容如上所述。也可以随着远离突出部42减薄地形成绝缘层150。以不形成在第2面38的整面，避开其一部分地形成绝缘层150。绝缘层150以其最厚部分(与突出部42的接触部)低于突出部42的形式形成。即，以达到超过绝缘层50的最厚部分的高度地形成突出部42。在绝缘层150，也可以采用图4所示的第1绝缘部52的内容。如果采用本例，由于形成在贯通电极40的突出部42的周边区域，避开其以外区域地形成绝缘层150，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。其以外的内容与在上述实施方式中说明的内容相当。
图7是表示上述实施方式的第3变形例的图。在图7所示例中，在突出部42的周边区域(例如只在周边区域)形成绝缘层160。周边区域的内容如上所述。也可以随着远离突出部42减薄地形成绝缘层160。以不形成在第2面38的整面，避开其一部分地形成绝缘层160。绝缘层160以其最厚部分(与突出部42的接触部)达到与突出部42相同的高度的形式形成。即，以达到与绝缘层160的最厚部分的高度地形成突出部42。在绝缘层160，也可以采用图4所示的第1绝缘部52的内容。如果采用本例，由于形成在贯通电极40的突出部42的周边区域，避开其以外区域地形成绝缘层160，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。其以外的内容与在上述实施方式中说明的内容相同。
图8是表示上述实施方式的第4变形例的图。在图8所示例中，在第2面238，以突出部42的周边区域(详细情况如上述)从其以外的区域隆起的方式形成半导体基板210。关于第2面238的形状，在蚀刻第2面238时，也可以通过在突出部42的周边区域放慢蚀刻速度来形成。在第2面238形成绝缘层250。绝缘层250也可以形成在第2面238的整面上。以突出部42的周边区域上的部分的表面比其以外部分的表面隆起的方式形成绝缘层250。绝缘层250的形状也可以与第2面238的形状对应。在绝缘层250上也可以采用图4所示的绝缘层50或图5所示的绝缘层60的内容。如果采用本例，由于绝缘层250的突出部42的周边区域上的部分表面从其以外部分的表面隆起而形成，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。其以外的内容与在上述实施方式中说明的内容相同。
图9是表示上述实施方式的第5变形例的图。在图9所示例中，采用在第4变形例中说明的半导体基板210。在第2面238形成绝缘层260。在突出部42的周边区域(例如只在周边区域)形成绝缘层260。避开第2面238的一部分(周边区域以外的区域)地形成绝缘层260。在绝缘层260，也可以采用图6所示的绝缘层150或图7所示的绝缘层160的内容。如果采用本例，在第2面238，由于通过从突出部42的周边区域以外的区域升高地形成突出部42的周边区域，所以，可以充分确保叠加的上下半导体芯片之间的间隙，能够防止短路。此外，通过充分确保叠加的上下半导体芯片之间的间隙，能够提高底部填充材的充填性。其以外的内容与在上述实施方式中说明的内容相当。
图10是表示上述实施方式的第6变形例的图。在上述的实施方式中，在电极14的区域内形成贯通电极40。相反，在图10所示例中，在电极314的区域外形成贯通电极340。电极314和贯通电极340由配线312电连接。其以外的结构也可以采用上述实施方式或第1～5变形例中的任何内容。
下面，返回到图4所示的实施方式的说明，但以下说明的内容能够与上述的变形例的内容置换。如果是通过蚀刻形成第1及第2的绝缘部52、54，一旦覆盖突出部42的前端部地形成绝缘层50，也可以在其后对其进行蚀刻。此时，在进行蚀刻前，也可以磨削或研磨绝缘层50。也可以连续进行绝缘层50的磨削或研磨，或者，也可以不同于此，磨削或研磨贯通电极40。在贯通电极40被覆盖在绝缘层28的状态(参照图3B)下形成绝缘层50，也可以通过磨削或研磨绝缘层28，露出贯通电极40。
也可以露出贯通电极40(具体是突出部42)的新生面。例如，也可以磨削或研磨突出部42到露出新生面(只由构成材料构成的面，即去除氧化膜及堆积的有机物的面)。磨削中也可以使用砂轮。例如，可以使用粒度大致在#100～#4000的砂轮，但是，如果采用粒度大致在#1000～#4000的砂轮，能够防止损伤绝缘膜28。研磨中也可以使用研磨布。研磨布可以是绒面式的或泡沫聚氨酯式的研磨布，也可以是无纺布。研磨中，也可以使用，作为研磨粒子在Na、NH4等碱阳离子溶液中分散有胶态二氧化硅的料浆。研磨粒子具有0.03μm～10μm左右的粒径，也可以按10wt％左右的比率分散。料浆也可以含有螯合剂、氨、过氧化氢水等添加剂。研磨压力可以在5g/cm2～1kg/cm2左右。
在形成绝缘层28时，在研磨或磨削贯通电极40之前研磨或磨削绝缘层28。也可以连续进行绝缘层28的研磨或磨削和贯通电极40的研磨或磨削。去除绝缘层28的至少形成在凹部22的底面的部分。而且，也可以露出贯通电极40，进一步露出其新生面，也可以通过露出贯通电极40的新生面，将贯通电极40的前端部的外周面覆盖在绝缘层28。也可以以不露出贯通电极40的中心部34的新生面地露出外层部32(例如阻挡层)的新生面，也可以露出外层部32及中心部34的新生面。如果露出贯通电极40的新生面，能够形成电连接时的特性优良的贯通电极。另外，也可以在新生面氧化之前(例如，露出新生面后或其后尽快(例如24小时以内))，电连接贯通电极40。
通过以上工序，例如，能得到具有贯通电极40及绝缘层50的半导体晶片70(参照图11)。此时，在半导体基板10上形成多个集成电路12，与各自的集成电12路对应地形成贯通电极40。其详细的结构为可从上述的制造方法导出的内容。或者，得到具有贯通电极40及绝缘层50的半导体芯片80(参照图13)。此时，在半导体基板10上形成1个集成电路12。其详细的结构为可由上述的制造方法导出的内容。
可以切断(例如划线)半导体晶片70。例如，如图11所示，切断具有贯通电极40及绝缘层50的半导体芯片70(例如划线)。切断中，也可以使用切削器(例如切割机)72或激光(例如CO2激光、YAG激光等)。由此，能得到具有贯通电极40及绝缘层50的半导体芯片80(参照图13)。其详细的结构为可由上述的制造方法导出的内容。
半导体装置的制造方法也可以包括叠加多个半导体基板10。例如，如图12所示，也可以叠加具有贯通电极40及绝缘层50的多个半导体晶片70。或者，如图13所示，也可以叠加具有贯通电极40及绝缘层50的多个半导体芯片80。此外，也可以叠加具有贯通电极40及绝缘层50的半导体芯片80和具有贯通电极40及绝缘层50的多个半导体晶片70。
在叠加的多个半导体基板10中，通过贯通电极40电连接上下的半导体基板10。具体是，也可以对上下的贯通电极40之间进行电连接。在电连接中，可以采用软钎料接合或金属接合，也可以采用各向异性导电材料(各向异性导电膜或各向异性导电胶等)，也可以采用利用绝缘性粘合剂的收缩力的压接，也可以是上述的组合。
图14是表示本发明的实施方式的半导体装置(叠加型半导体装置)的图。叠加型半导体装置包括具有上述贯通电极40的多个半导体芯片80。多个半导体芯片80被叠加。也可以通过钎料材82接合上下的贯通电极40之间或贯通电极40和电极14。在贯通电极40的突出部42的周边区域，形成绝缘层(例如，如图7所示的绝缘层160)。钎焊料82放置在绝缘层160上，但是不能与半导体芯片80的第2面38接触。因此，能防止钎料材82等造成的短路。此外，由于绝缘层160是上述的形状，所以能够在上下的半导体芯片80之间形成足够的间隙。在该间隙中能够设置绝缘材料(例如，粘合剂·树脂·底部填充材)84。由于能确保充足的间隙，所以容易充填绝缘材料84。通过绝缘材料84能够维持或增强贯通电极40的接合状态，在本实施方式的半导体装置中，能够采用由本实施方式或其变形例的半导体装置的制造方法(参照图1A～图13)指导的内容。
在叠加的多个半导体芯片80中的1个(例如，在第2面38的方向最外侧的半导体芯片80)上，也可以叠加不具有贯通电极的半导体芯片90。除不具有贯通电极外，半导体芯片90的内容与半导体芯片80的内容相当。半导体芯片80的贯通电极40也可以接合在半导体芯片90的电极94上。
叠加的多个半导体芯片80，也可以组装在配线基板100上。在叠加的多个半导体芯片80中，最外侧的半导体芯片80也可以组装在配线基板(例如插入式选择指(interposer))100上。在该组装中也可以采用面朝下键合。此时，在第1面20的方向具有最外侧(例如最下侧)的贯通电极40的半导体芯片80可以组装在配线基板100上。例如，也可以在配线图形102上电连接(例如接合)从贯通电极40的第1面20突出的突出部或电极14。在半导体芯片80和配线基板100之间也可以设置绝缘材料(例如，粘合剂·树脂·底部填充材)84。通过绝缘材料84能够维持或加强贯通电极40或电极14的接合状态。
或，作为未图示的例子，也可以在配线基板100上面朝上键合叠加的多个半导体芯片80。此时，也可以在配线图形102上电连接(例如接合)从贯通电极40的第2面38突出的突出部42。在配线基板100上，设置电连接在配线图形102上的外部端子(例如焊球)104。或者，在半导体芯片80上形成应力缓和层，在其上面，由电极14形成配线图形，也可以在其上面形成外部端子。其他的内容可以由上述的制造方法导出。
图15表示组装叠加多个半导体芯片的半导体装置1的电路基板1000。通过上述的贯通电极40电连接多个半导体芯片。作为具有上述半导体装置的电子机器，图16示出了笔记本电脑2000，图17示出携带电话3000。
本发明不局限于上述的实施方式，可以进行多种变形。例如，本发明包括与根据实施方式说明的构成实质上相同的构成(例如功能、方法及结果相同的构成或目的及结果相同的构成)。此外，本发明还包括置换在实施方式中说明的构成中的非本质部分的构成。此外，本发明还包括能够达到具有与根据实施方式说明的构成相同的作用效果的构成或相同的目的的构成。此外，本发明还包括在根据实施方式说明的构成中附加众所周知技术的构成。

Claims (54)

1.一种半导体芯片，具有：
半导体基板；
集成电路，至少一部分嵌入上述半导体基板；
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部；
绝缘层，避开上述第2面的一部分区域地形成在上述突出部的周边区域。
2.如权利要求1所述的半导体芯片，其中：
随着远离上述突出部，减薄地形成上述绝缘层。
3.如权利要求1或2所述的半导体芯片，其中：
以超过上述绝缘层的最厚部分的高度的方式形成所述突出部。
4.如权利要求1或2所述的半导体芯片，其中：
以与所述绝缘层的最厚部分相同的高度的方式形成所述突出部。
5.一种半导体芯片，具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面的整面上的绝缘层；
上述绝缘层包括形成在上述突出部的周边区域的第1绝缘部及其以外的第2绝缘部；
比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘部。
6.如权利要求5所述的半导体芯片，其中：
随着远离上述突出部，减薄地形成上述第1绝缘部。
7.如权利要求5或6所述的半导体芯片，其中：
以超过上述绝缘层的最厚部分的高度的方式形成所述突出部。
8.如权利要求5或6所述的半导体芯片，其中：
以与所述绝缘层的最厚部分相同的高度的方式形成所述突出部。
9.一种半导体芯片，具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
绝缘层，避开上述第2面的一部分区域地形成在上述第2面的所述突出部的周边区域；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成。
10.如权利要求9所述的半导体芯片，其中：
以超过上述绝缘层的最厚部分的高度的方式形成所述突出部。
11.如权利要求9所述的半导体芯片，其中：
以与所述绝缘层的最厚部分相同的高度的方式形成所述突出部。
12.一种半导体芯片，具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
在所述半导体基板的第2面上，所述突出部的周边区域从其以外的区域隆起而形成；
以所述周边区域上的部分表面从其以外的部分的表面隆起的方式形成所述绝缘层。
13.如权利要求12所述的半导体芯片，其中：
以超过上述绝缘层的最厚部分的高度的方式形成所述突出部。
14.如权利要求12所述的半导体芯片，其中：
以与所述绝缘层的最厚部分相同的高度的方式形成所述突出部。
15.一种半导体晶片，具有：
半导体基板；
多个集成电路，至少一部分嵌入上述半导体基板；
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部；
多个绝缘层，避开上述第2面的部分区域地分别形成在上述突出部的周边区域；
16.如权利要求15所述的半导体晶片，其中：
随着远离上述突出部，分别减薄地形成上述多个绝缘层。
17.如权利要求15或16所述的半导体晶片，其中：
以超过所述绝缘层的最厚部分的高度的方式分别形成所述突出部。
18.如权利要求15或16所述的半导体晶片，其中：
以与所述绝缘层的最厚部分相同的高度的方式分别形成所述突出部。
19.一种半导体晶片，具有：
半导体基板、
多个集成电路，至少一部分嵌入上述半导体基板、
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
上述绝缘层包括分别形成在上述突出部的周边区域的多个第1绝缘部及其以外的第2绝缘部；
比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘部。
20.如权利要求19所述的半导体晶片，其中：
随着远离上述突出部，减薄地分别形成上述第1绝缘部。
21.如权利要求19或20所述的半导体晶片，其中：
以超过所述绝缘层的最厚部分的高度的方式分别形成所述突出部。
22.如权利要求19或20所述的半导体晶片，其中：
以与所述绝缘层的最厚部分相同的高度的方式分别形成所述突出部。
23.一种半导体晶片，具有：
半导体基板、
多个集成电路，至少一部分嵌入上述半导体基板、
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
多个绝缘层，避开上述第2面的部分区域地分别形成在上述突出部的周边区域；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成。
24.如权利要求23所述的半导体晶片，其中：
以超过所述绝缘层的最厚部分的高度的方式分别形成所述突出部。
25.如权利要求23所述的半导体晶片，其中：
以与所述绝缘层的最厚部分相同的高度的方式分别形成所述突出部。
26.一种半导体晶片，具有：
半导体基板、
多个集成电路，至少一部分嵌入上述半导体基板、
多个贯通电极，分别贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成；
以所述周边区域上的部分表面从其以外的部分的表面隆起的方式形成所述绝缘层。
27.如权利要求26所述的半导体晶片，其中：
以超过所述绝缘层的最厚部分的高度的方式分别形成所述突出部。
28.如权利要求26所述的半导体晶片，其中：
以与所述绝缘层的最厚部分相同的高度的方式分别形成所述突出部。
29.一种半导体装置，具有叠加的多个半导体芯片，其中各半导体芯片具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
绝缘层，避开上述第2面的部分区域地形成在上述突出部的周边区域；
通过上述贯通电极，电连接上述多个半导体芯片中的上下半导体芯片。
30.一种半导体装置，具有叠加的多个半导体芯片，其中各半导体芯片具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面的整面上的绝缘层；
上述绝缘层包括形成在上述突出部的周边区域的第1绝缘部和其以外的第2绝缘部；
比上述第1绝缘部的最厚部分减薄地形成上述第2绝缘层；
通过上述贯通电极，电连接上述多个半导体芯片中的上下半导体芯片。
31.一种半导体装置，具有叠加的多个半导体芯片，其中各半导体芯片具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
绝缘层，避开上述第2面的部分区域地形成在上述第2面的上述突出部的周边区域；
在所述半导体基板的所述第2面上，所述周边区域从其以外的区域隆起而形成。
通过上述贯通电极，电连接上述多个半导体芯片中的上下半导体芯片。
32.一种半导体装置，具有叠加的多个半导体芯片，其中各半导体芯片具有：
半导体基板、
集成电路，至少一部分嵌入上述半导体基板、
贯通电极，贯通上述半导体基板的第1及第2面，具有从上述第2面突出的突出部、
形成在上述第2面整面上的绝缘层；
在所述半导体基板的所述第2面上，所述突出部的周边区域从其以外的区域隆起而形成；
以所述周边区域上的部分表面从其以外的部分的表面隆起的方式形成所述绝缘层；
通过上述贯通电极，电连接上述多个半导体芯片中的上下半导体芯片。
33.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及；
(b)避开上述第2面的一部分，在上述突出部的周边区域形成绝缘层。
34.如权利要求33所述的半导体装置的制造方法，其中：
随着远离上述突出部，减薄地形成上述绝缘层。
35.如权利要求33或34所述的半导体装置的制造方法，其中：
比上述突出部低地形成上述绝缘层的最厚部分。
36.如权利要求33或34所述的半导体装置的制造方法，其中：
以上述绝缘层的最厚部分达到与上述突出部相同的高度地形成上述绝缘层。
37.如权利要求33或34所述的半导体装置的制造方法，还包括：
在上述半导体基板上形成多个上述集成电路，与各自的上述集成电路对应地形成上述贯通电极，
对所述半导体基板进行切断。
38.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部；
(b)避开上述第2面的一部，在上述突出部的周边区域形成绝缘层；
叠加上述(a)～(b)工序结束的多个上述半导体基板；及，
通过上述贯通电极，电连接多个上述半导体基板中的上下的半导体基板。
39.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部；
(b)在上述第2面的整面上，以包括形成在上述突出部的周边区域的第1绝缘部和其以外的第2绝缘部地、同时上述第2绝缘部变得比上述第1绝缘部还薄地形成绝缘层。
40.如权利要求39所述的半导体装置的制造方法，其中：
随着远离上述突出部，减薄地形成上述第1绝缘部。
41.如权利要求39或40所述的半导体装置的制造方法，其中：
比上述突出部低地形成上述绝缘层的最厚部分。
42.如权利要求39或40所述的半导体装置的制造方法，其中：
以上述绝缘层的最厚部分达到与上述突出部相同的高度地形成上述绝缘层。
43.如权利要求39或40所述的半导体装置的制造方法，其中还包括：
在上述半导体基板上，形成多个上述集成电路，与各自的上述集成电路对应地形成上述贯通电极，
对上述半导体基板进行切断。
44.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部；
(b)在上述第2面的整面上，以包括形成在上述突出部的周边区域的第1绝缘部和其以外的第2绝缘部地、同时上述第2绝缘部变得比上述第1绝缘部还薄地形成绝缘层；
叠加上述(a)～(b)工序结束的多个上述半导体基板；及，
通过上述贯通电极，电连接多个上述半导体基板中的上下的半导体基板。
45.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部、
(b)避开上述第2面的一部，在上述突出部的周边区域形成绝缘层；
在上述第2面，以所述周边区域从其以外的区域隆起的方式形成所述半导体基板。
46.如权利要求45所述的半导体装置的制造方法，其中：
比上述突出部低地形成上述绝缘层的最厚部分。
47.如权利要求45所述的半导体装置的制造方法，其中：
以上述绝缘层的最厚部分达到与上述突出部相同的高度地形成上述绝缘层。
48.如权利要求45～47中的任何一项所述的半导体装置的制造方法，其中还包括：
在上述半导体基板上，形成多个上述集成电路，与各自的上述集成电路对应地形成上述贯通电极，
对上述半导体基板进行切断。
49.一种半导体装置的制造方法，其中包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及、
(b)避开上述第2面的一部分，在上述突出部的周边区域形成绝缘层；
另外还包括：
在上述第2面，以所述周边区域从其以外的区域隆起的方式形成所述半导体基板；
叠加上述(a)～(b)工序结束的多个上述半导体基板；及，
通过上述贯通电极，电连接多个上述半导体基板中的上下的半导体基板。
50.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及、
(b)在上述第2面的正面形成绝缘层；
在上述第2面，以所述周边区域从其以外的区域隆起的方式形成所述半导体基板；
以所述周边区域上的部分表面从其以外的部分表面隆起的方式形成所述绝缘层。
51.如权利要求50所述的半导体装置的制造方法，其中：
比上述突出部低地形成上述绝缘层的最厚部分。
52.如权利要求50所述的半导体装置的制造方法，其中：
以上述绝缘层的最厚部分达到与上述突出部相同的高度地形成上述绝缘层。
53.如权利要求50～52中的任何一项所述的半导体装置的制造方法，其中还包括：
在上述半导体基板上，形成多个上述集成电路，与各自的上述集成电路对应地形成上述贯通电极，
对上述半导体基板进行切断。
54.一种半导体装置的制造方法，包括：
(a)在形成集成电路的至少一部分的半导体基板上形成贯通电极，其贯通该第1及第2面并具有从上述第2面突出的突出部，及、
(b)在上述第2面的正面形成绝缘层；
另外还包括：
在上述第2面，以所述周边区域从其以外的区域隆起的方式形成所述半导体基板；
以所述周边区域上的部分表面从其以外的部分表面隆起的方式形成所述绝缘层；
叠加上述(a)～(b)工序结束的多个上述半导体基板，及、
通过上述贯通电极，电连接多个上述半导体基板中的上下的半导体基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456474C (zh) * 2005-06-24 2009-01-28 精工爱普生株式会社 半导体装置、半导体装置的制造方法及电子设备
CN105789180A (zh) * 2014-08-07 2016-07-20 财团法人工业技术研究院 半导体元件、制作方法及其堆叠结构

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2937897A3 (en) 2003-09-15 2016-03-23 Nuvotronics LLC Device package and methods for the fabrication and testing thereof
JP2006066412A (ja) * 2004-08-24 2006-03-09 Mitsubishi Electric Corp 半導体装置および半導体装置製造方法
US7491582B2 (en) 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
JP4063277B2 (ja) 2004-12-21 2008-03-19 セイコーエプソン株式会社 半導体装置の製造方法
JP4349278B2 (ja) * 2004-12-24 2009-10-21 セイコーエプソン株式会社 半導体装置の製造方法
JP4847072B2 (ja) * 2005-08-26 2011-12-28 本田技研工業株式会社 半導体集積回路装置およびその製造方法
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
KR100703012B1 (ko) * 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
JP4768491B2 (ja) * 2006-03-30 2011-09-07 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100830581B1 (ko) * 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP4919984B2 (ja) * 2007-02-25 2012-04-18 サムスン エレクトロニクス カンパニー リミテッド 電子デバイスパッケージとその形成方法
JP5584474B2 (ja) * 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
KR100843240B1 (ko) * 2007-03-23 2008-07-03 삼성전자주식회사 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
KR101538648B1 (ko) * 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
KR101387701B1 (ko) * 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
JP5346510B2 (ja) * 2007-08-24 2013-11-20 本田技研工業株式会社 貫通配線構造
KR100963618B1 (ko) 2007-11-30 2010-06-15 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
JP4939452B2 (ja) * 2008-02-07 2012-05-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
IT1391239B1 (it) * 2008-08-08 2011-12-01 Milano Politecnico Metodo per la formazione di bump in substrati con through via
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
KR101002680B1 (ko) 2008-10-21 2010-12-21 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US8330256B2 (en) * 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8399987B2 (en) 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8896136B2 (en) * 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
KR101688006B1 (ko) * 2010-11-26 2016-12-20 삼성전자주식회사 반도체 장치
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
KR101215648B1 (ko) * 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
US8836137B2 (en) * 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8742591B2 (en) 2011-12-21 2014-06-03 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer in notches around conductive TSV for stress relief
KR101896517B1 (ko) 2012-02-13 2018-09-07 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101867961B1 (ko) 2012-02-13 2018-06-15 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101344978B1 (ko) 2012-05-31 2013-12-24 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 관통 전극 노출 방법 및 그 구조
US8952542B2 (en) * 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US20140199833A1 (en) * 2013-01-11 2014-07-17 Applied Materials, Inc. Methods for performing a via reveal etching process for forming through-silicon vias in a substrate
US8987914B2 (en) 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US10163705B2 (en) 2014-04-28 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Profile of through via protrusion in 3DIC interconnect
US9196628B1 (en) 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
US9721964B2 (en) 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
US9373564B2 (en) 2014-08-07 2016-06-21 Industrial Technology Research Institute Semiconductor device, manufacturing method and stacking structure thereof
TWI581325B (zh) * 2014-11-12 2017-05-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
US10418311B2 (en) * 2017-03-28 2019-09-17 Micron Technology, Inc. Method of forming vias using silicon on insulator substrate
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100201045B1 (ko) 1996-02-05 1999-06-15 포만 제프리 엘 전기적 접속을 위한 도전성 복합물 및 이를 이용한 방법
JPH09312295A (ja) 1996-03-21 1997-12-02 Matsushita Electric Ind Co Ltd バンプ形成体及びバンプの形成方法
JP2861965B2 (ja) 1996-09-20 1999-02-24 日本電気株式会社 突起電極の形成方法
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
US6424048B1 (en) 1998-12-16 2002-07-23 Seiko Epson Corporation Semiconductor chip, semiconductor device, circuit board and electronic equipment and production methods for them
JP3792954B2 (ja) 1999-08-10 2006-07-05 株式会社東芝 半導体装置の製造方法
KR100345075B1 (ko) 1999-12-16 2002-07-20 주식회사 하이닉스반도체 칩 사이즈 패키지
JP3736607B2 (ja) 2000-01-21 2006-01-18 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4479050B2 (ja) * 2000-04-20 2010-06-09 パナソニック株式会社 固体電解コンデンサ
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6734463B2 (en) * 2001-05-23 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a window
JP4703061B2 (ja) * 2001-08-30 2011-06-15 富士通株式会社 薄膜回路基板の製造方法およびビア形成基板の形成方法
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP4213478B2 (ja) * 2003-01-14 2009-01-21 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004221348A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456474C (zh) * 2005-06-24 2009-01-28 精工爱普生株式会社 半导体装置、半导体装置的制造方法及电子设备
CN105789180A (zh) * 2014-08-07 2016-07-20 财团法人工业技术研究院 半导体元件、制作方法及其堆叠结构

Also Published As

Publication number Publication date
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