KR100843240B1 - 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법 - Google Patents

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정현수
이호진
최주일
황선관
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Abstract

웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법에 관해 개시한다. 이를 위해 본 발명은 웨이퍼 제조공정에서 최종금속층 패턴을 만들기 전에 미리 웨이퍼에 관통전극용 비아홀을 형성하고, 최종금속층 패턴을 형성하고 패시베이션층을 형성한 후, 전기적 기능검사를 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 제공한다.
웨이퍼 레벨 스택, 관통전극, 웨이퍼 상태의 전기적 검사, 최종금속층.

Description

웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법{Semiconductor device for wafer level stack and forming method of through electrode thereof}
도 1은 종래 기술에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 공정도(flow chart)이다.
도 2는 본 발명의 바람직한 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 공정도(flow chart)이다.
도 3 내지 도 9는 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자를 사용한 적층 구조를 보여주는 단면도이다.
도 11 및 도 12는 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자를 사용한 적층 구조를 보여주는 단면도이다.
도 14 내지 18은 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자를 형성할 때 칩 선택 단자의 재배선 과정을 설명하기 위한 단면도들이 다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 웨이퍼, 102: 집적회로부,
104: 본드패드용 하부금속층, 106: 스크라이브 레인,
108: 관통전극용 비아홀, 110: 절연막 패턴,
112: 퓨징부, 116: 최종금속층 패턴,
118: 관통전극용 비아홀 충진물, 120: 패시베이션층,
122: 더미(dummy) 단자, 124: 칩 선택 단자.
본 발명은 웨이퍼 레벨 스택(Wafer level stack)을 위한 반도체 소자 및 상기 반도체 소자 내의 관통전극(through electrode) 형성방법에 관한 것이다.
전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 상기 전자 제품에 사용되는 반도체 패키지의 발전 방향도 변화되고 있다. 이러한 변화의 기본 방향은 전자 제품의 발전 방향에 부응하기 위한 것이며, 최근 개발이 활발하게 이루어지는 반도체 패키지는 플립 칩 패키지(flip chip package), 웨이퍼 레벨 패키지(wafer level package) 및 웨이퍼 레벨 스택 패키지(wafer level stack package) 등이 있다. 특히, 웨이퍼 레벨 스택 패키지는, 반도체 칩을 수직으로 적층하여 여러 개의 반도체 소자를 하나의 반도체 패키지 내에 포함하는 기술이다. 이러한 웨이퍼 레벨 스택 패키지는 반도체 패키지가 차지하는 면적을 현저하게 축소시키고, 메모리의 고용량화에 적합하고, 시스템 인 패키지(SIP: System In Package)와 같이 여러 반도체 패키지의 기능을 하나로 통합시키는데 적합하다.
한편, 반도체 칩을 상하로 적층하는 방법으로는 반도체 칩 위에 별도로 재배선 공정을 실행하여 상부 구조를 변경하거나, 반도체 칩에 관통전극을 형성하는 방법이 있다. 이중에서 반도체 칩에 관통전극을 형성하여 반도체 칩을 상하로 적층하는 기술은, 반도체 칩의 제조공정이 완료된 후, 즉 반도체 칩 위에 최종금속층 패턴과 패시베이션층의 형성이 완료된 후, 반도체 칩에 관통전극용 비아홀을 뚫어서 관통전극을 형성하고 있다.
도 1은 종래 기술에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 공정도(flow chart)이다.
도 1을 참조하면, 먼저, 웨이퍼에 집적회로부를 형성하는 공정을 완료(S10)한다. 이러한 집적회로부 형성 공정에는 소자분리 공정, 트랜지스터 형성공정, 배선 공정, 최종금속층 형성공정 및 패시베이션층 형성공정이 포함된다. 계속해서 상기 웨이퍼 상태에서 전기적 검사(Electric Die Sort test)를 수행(S20)한다.
그 후, 전기적 검사가 완료된 웨이퍼에 관통전극을 형성(S30)한다. 이때 복수개의 반도체 칩이 적층될 경우, 칩 선택 단자에 대한 재배선 공정이 동시에 이루어진다. 그러나, 상기 관통전극 형성 공정에서 불량이 발생될 경우, 2, 4, 8개의 단위로 반도체 칩의 적층이 완료된 후 수행하는 전기적 검사공정에서 발견된다. 이 경우, 불량이 발생된 반도체 칩을 포함하여 나머지 반도체 칩 전체가 패기(scrap) 되어야 한다. 따라서 이러한 위험을 피하기 위하여 관통전극을 형성한 후 다시 2차 웨이퍼 상태의 전기적 검사를 수행(S40)한다. 마지막으로 전기적 기능의 검증이 완료된 반도체 칩을 적층하여 웨이퍼 레벨 스택 패키지를 만든다.
그러나 종래 기술은, 2차에 걸친 웨이퍼 상태의 전기적 검사를 진행함에 따라 제조비용이 상승하고 제조 시간이 길어지는 문제점이 있다. 또한 웨이퍼 제조공정을 완료한 후에도 재배선 공정을 별도로 진행함에 따라 공정이 단순화되지 않은 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 관통전극을 웨이퍼에 집적회로부를 형성하면서 최종금속층 패턴이 형성되기 이전에 형성함으로써 1회의 웨이퍼 상태의 전기적 검사만 수행할 수 있는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 관통전극 형성방법에 따라 제조된 웨이퍼 레벨 스택을 위한 반도체 소자를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법은 웨이퍼 위에 집적회로부를 형성하고, 상기 웨이퍼의 집적회로부 위에 관통전극용 비아홀을 뚫고, 상기 관통전극용 비아홀이 뚫린 웨이퍼에 최종금속층 패턴을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 관통전극용 비아홀은, 상기 집적 회로부 위에 본드패드용 하부금속층 패턴이 형성된 후, 뚫는 것이 적합하며, 상기 관통전극용 비아홀은, 집적회로부의 본드 패드용 하부금속층 영역 안에 뚫는 것이 적합하며, 그 깊이는 상기 웨이퍼 위의 집적회로부가 형성된 두께보다 더 깊은 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 관통전극용 비아홀을 뚫는 방법은, 건식식각, 습식식각, 레이저를 이용한 드릴링(drilling) 및 기계적 드릴링 방식중에서 선택된 어느 하나의 방법을 사용할 수 있다.
바람직하게는, 상기 관통전극용 비아홀을 뚫는 단계 후에, 상기 웨이퍼 전면에 절연막 패턴을 형성하는 단계를 더 진행하는 것이 바람직하며, 상기 절연막 패턴의 재질은 산화막, 질화막 및 폴리머막 중에서 선택된 하나인 것이 적합하다.
또한, 상기 최종금속층 패턴은 상기 집적회로부에 있는 칩 선택용 본드패드용 하부금속층 패턴을 재배선시키는 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 최종금속층 패턴을 형성한 후, 상기 최종금속층 패턴이 형성된 상기 관통전극용 비아홀 내부를 채우는 충진물(plug)을 채우는 단계와 상기 충진물이 채워진 웨이퍼 전면을 덮는 패시베이션층(passivation layer)을 형성하는 단계를 더 진행하는 것이 적합하다.
여기서, 상기 관통전극용 비아홀 내부를 채우는 충진물은 도전성 물질, 예컨대 구리일 수 있으며, 상기 도전성 충진물을 채우는 방법은, 상기 관통전극용 비아홀 내부에 시드층(seed layer)을 형성하는 단계와, 상기 시드층을 이용하여 도금(plating)을 진행하여 상기 관통전극용 비아홀을 채우는 단계를 통하여 이루어질 수 있다. 이때 상기 패시베이션층은, 상기 관통전극용 비아홀 내부를 채우는 충진물만 외부로 노출시키도록 형성하는 것이 적합하다.
또한, 상기 관통전극용 비아홀 내부를 채우는 충진물은 비전도성 물질, 예컨대 폴리머의 일종인 ABF일 수 있으며, 상기 비전도성 충진물을 채우는 방법은, 폴리머를 이용하여 베큠 라미네이션(vacuum lamination) 방법으로 채울 수 있다. 이때, 상기 패시베이션층은, 상기 관통전극용 비아홀 내부를 채우는 충진물과 상기 본드패드용 하부금속층 패턴 위의 최종금속층 패턴의 일부를 노출시키도록 형성하는 것이 바람직하다.
마지막으로 상기 패시베이션층을 형성하는 단계 후에, 상기 웨이퍼에 대한 전기적 기능검사를 수행하는 단계와, 상기 웨이퍼의 밑면을 연마하는 단계를 더 진행할 수 있으며, 상기 웨이퍼 밑면을 연마하는 방법은, 상기 관통전극용 비아홀 내부를 채우는 최종금속층 패턴이 노출되도록 연마하는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자는, 밑면이 연마되어 콘택부가 하부로 노출된 웨이퍼와, 상기 웨이퍼 상부에 형성된 집적회로부와, 상기 집적회로부 상부에 형성된 본드패드용 하부금속층 패턴과, 상기 본드패드용 하부금속층 패턴 내에서 상기 반도체 기판을 관통하는 형태로 마련된 관통전극용 비아홀과, 상기 본드패드용 하부금속층 패턴 일부를 노출하면서 상기 웨이퍼 전면과 상기 관통전극용 비아홀 측벽을 덮는 절연막 패턴과, 상기 본드패드용 하부금속층 패턴과 연결되어 상기 절연막 패턴 위에 형성되고 상기 관통전극용 비아홀의 측벽과 바닥에 형성되는 최종금속층 과, 상기 최종금속층이 형성된 관통전극용 비아홀 내부를 채우는 도전성 플러그와, 상기 도전성 플러그 상부를 노출시키며 상기 웨이퍼 전면을 덮는 패시베이션층을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 집적회로부는 메모리 기능을 수행하는 것이 적합하고, 상기 도전성 플러그는 상부가 상기 패시베이션층 위로 돌출된 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자는, 밑면이 연마되어 콘택부가 하부로 노출된 웨이퍼와, 상기 웨이퍼 상부에 형성된 집적회로부와, 상기 집적회로부 상부에 형성된 본드패드용 하부금속층 패턴과, 상기 본드패드용 하부금속층 패턴 내에서 상기 반도체 기판을 관통하는 형태로 마련된 관통전극용 비아홀과, 상기 본드패드용 하부금속층 패턴 일부를 노출하면서 상기 웨이퍼 전면과 상기 관통전극용 비아홀 측벽을 덮는 절연막 패턴과, 상기 본드패드용 하부금속층 패턴과 연결되어 상기 절연막 패턴 위에 형성되고 상기 관통전극용 비아홀의 측벽과 바닥에 형성되는 최종금속층과, 상기 최종금속층이 형성된 관통전극용 비아홀 내부를 채우는 비도전성 플러그와, 상기 웨이퍼 전면을 덮고 상기 본드패드용 하부금속층 위에 있는 최종금속층 일부를 노출시키는 패시베이션층을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 최종금속층의 형성이 이루어진 후 별도로 진행하던 관통전극 형성공정을 최종금속층 형성공정 이전에 수행함으로써 웨이퍼 레벨 스택을 위한 반도체 소자의 제조공정을 단순화시킬 수 있다. 또한 관통전극 형성공정이 검사 공정 이전에 완료되기 때문에 반도체 칩이 적층된 후에 불량 발생의 가능성이 없으며, 추가로 진행하던 2차 웨이퍼 상태의 전기적 검사공정을 생략할 수 있다. 이에 따라 웨이퍼 레벨 스택을 위한 반도체 소자의 제조공정을 단순화시켜 생산성을 개선하고, 제조비용 및 제조기간을 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 바람직한 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 공정도(flow chart)이다.
도 2를 참조하면, 먼저 웨이퍼 위에 집적회로부를 형성하는 웨이퍼 제조공정을 시작(S100)한다. 상기 집적회로부는 웨이퍼 위에 메모리 소자를 기능을 수행하는 집적회로부인 것이 적합하다. 또한 상기 집적회로부는 메모리를 포함하는 다른 로직(LOGIC) 소자일 수도 있다. 그 외 상기 집적회로부는 적층구조를 통하여 고용량화, 집적화, 시스템화 할 수 있으면 어떠한 소자라도 적용이 가능하다.
이어서 상기 집적회로부에 최종금속층 패턴을 형성하기 이전에 상기 웨이퍼에 관통전극용 비아홀을 형성(S110)한다. 본 발명에서는 상기 관통전극용 비아홀이 본드패드용 하부금속층 패턴 내에 형성되는 것을 일 예로 설명하지만, 이러한 관통 전극용 비아홀은 스크라이브 레인(scribe lane) 영역 혹은 그 외의 영역에 형 성할 수도 있다. 상기 관통전극용 비아홀이 상기 웨이퍼에 형성된 집적회로부를 관통하는 깊이로 형성하는 것이 적합하다.
계속해서 상기 관통전극용 비아홀이 형성된 웨이퍼에 절연막 패턴을 형성(S120)한다. 상기 절연막 패턴은 집적회로부 위에 있는 본드패드용 하부금속층 패턴의 일부를 개구하면서 상기 웨이퍼 전면 및 상기 관통전극용 비아홀 내부를 일정한 두께로 덮도록 형성하는 것이 적합하다. 계속해서 상기 절연막 패턴이 형성된 웨이퍼 위에 최종금속층 패턴을 형성(S130)한다. 이때, 상기 최종금속층 패턴은 상기 절연막 패턴 위에서 상기 본드패드용 하부금속층 패턴과 연결되고, 집적회로부에 있는 칩 선택 단자의 재배선이 일어나도록 형성하는 것이 적합하다.
이어서 상기 절연막 패턴 및 최종금속층 패턴이 일정 두께로 덮여있는 상기 관통전극용 비아홀 내부를 충질물을 이용하여 매립(S140)한다. 상기 충진물은 전도성 물질 혹은 비전도성 물질이 될 수 있다. 상기 충진물이 전도성 물질일 경우, 패시베이션층은 상기 충진물만을 외부로 노출시키도록 형성(S150)되는 것이 적합하고, 상기 충진물이 비전도성일 경우, 패시베이션층은 상기 본드패드용 하부금속층 패턴 위에 있는 최종금속층 패턴의 일부를 노출하도록 형성(S150)되는 것이 바람직하다.
이어서 패시베이션층 형성 공정 후에, 웨이퍼 상태에 있는 반도체 소자에 대한 전기적 검사(EDS: Electric Die Sort)를 수행(S160)한다. 그 후, 상기 관통전극용 비아홀 바닥에 형성된 최종금속층 패턴이 노출되도록 웨이퍼 밑면을 연마(S170)한다. 마지막으로 상기 웨이퍼 상태의 반도체 소자를 낱개로 분리하여 반 도체 칩을 적층(S180)하여 웨이퍼 레벨 스택 패키지를 만든다.
도 3 내지 도 9는 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 웨이퍼(100) 위에 집적회로 형성공정(fabrication process)을 통하여 집적회로부(102)를 형성한다. 상기 집적회로부(102)는 메모리 기능의 반도체 소자 혹은 메모리를 포함하는 다른 종류의 반도체 소자가 될 수 있다. 상기 집적회로부(102)는 최종금속층 패턴 아래에 존재하는 본드패드용 하부금속층 패턴(104)이 형성되기 전까지의 구조이다. 계속해서 상기 집적회로부(104) 위에 금속배선 공정을 진행하여 본드패드용 하부금속층 패턴(104)을 형성한다. 상기 본드패드용 하부금속층 패턴(104)이 알루미늄일 경우 도면과 같이 집적회로부(102) 위에 형성되지만, 구리일 경우에는 다마신(damascene) 구조가 되어 상기 집적회로부(104) 내에 포함되는 구조로 된다. 도면에서 참조부호 106은 스크라이브 레인(scribe lane)을 가리키고, 112는 퓨징부(fusing portion)를 각각 가리킨다.
도 4를 참조하면, 상기 본드패드용 하부금속층 패턴(104)이 형성된 웨이퍼에 관통전극용 비아홀(via hole, 108)을 뚫는다. 상기 관통전극용 비아홀(108)은 상기 본드패드용 하부금속층 패턴(104) 내에 뚫는 것이 적합하지만, 이는 스크라이브 레인 영역 혹은 다른 영역에 뚫는 방식으로 변형될 수도 있다. 상기 관통전극용 비아홀(108)을 뚫는 방법은, 건식식각, 습식식각, 레이저를 이용한 드릴링(drilling) 및 기계적 드릴링 방식중에서 선택된 하나의 방법을 사용할 수 있으나, 본 실시예 에서는 레이저 드릴링 방식이 적합하다. 이때 상기 관통전극용 비아홀(108)의 깊이는 상기 집적회로부(102)가 형성된 두께보다 더 깊은 것이 적합하다. 종래 기술에서는 이러한 관통전극용 비아홀을 웨이퍼 제조공정이 완전히 끝난 후, 예를 들면 패시베이션층 형성이 완료된 후 별도의 관통전극 형성공정을 통하여 형성하였다. 그러나 본 발명에서는 이러한 관통전극용 비아홀(108)을 최종금속층 패턴이 형성되기 전에 미리 만드는 특징이 있다.
도 5를 참조하면, 상기 관통전극용 비아홀(108)이 형성된 웨이퍼 전면에 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)은 그 재질이 산화막, 질화막 및 폴리머막 중에서 선택된 하나일 수 있다. 상기 폴리머막의 구체적인 재질로 파릴렌(parylene)을 예로 들 수 있다. 또한 상기 절연막 패턴(110)은 상기 집적회로부(104) 위의 본드패드용 하부금속층 패턴(104A)의 일부를 개구하며 상기 관통전극용 비아홀(108) 내부와 상기 웨이퍼(100) 위 전면을 덮는 것이 적합하다. 상기 절연막 패턴(110)을 형성하는 이유는, 후속공정에서 최종금속층 패턴을 형성할 때, 상기 본드패드용 하부금속층(104A)과, 상기 집적회로부(102) 내부에 존재하는 다른 금속 패턴이 전기적으로 연결되거나 누설전류가 발생하는 것을 방지하기 위함이다.
도 6을 참조하면, 상기 절연막 패턴(110)이 형성된 웨이퍼 위에 최종금속층 패턴(116)을 형성한다. 상기 최종금속층 패턴(116)은 알루미늄인 것이 적합하며, 그 구조는 상기 집적회로부(102) 위의 본드패드용 하부금속층 패턴(104A)과 연결되며, 상기 관통전극용 비아홀(108) 내부와 상기 웨이퍼(100) 위의 배선영역을 덮도록 형성한다. 상기 최종금속층 패턴(116)의 재질은 알루미늄 대신에 구리 및 다른 금속을 사용하는 방식으로도 변형이 가능하며, 구체적으로는 티타늄(Ti)막, 니켈(Ni)막 및 구리막 중에서 하나의 막질을 포함하는 이중층 구조로도 변형할 수 있다.
한편, 본 발명의 바람직한 실시예에 의한 상기 최종금속층 패턴(116)은, 집적회로부(102)에 형성되어 있는 칩 선택 단자(CS pin)의 재배선을 수행하는 금속패턴으로도 이용된다. 이에 대해서는 추후 도 14 내지 도 18을 참조하여 상세히 설명하기로 한다.
도 7을 참조하면, 상기 최종금속층 패턴(116)이 형성된 웨이퍼(100)에서 도전성 충진물(plug, 118A)을 사용하여 상기 관통전극용 비아홀 내부를 채운다. 상기 도전성 충진물은 구리를 재질인 것이 바람직하다. 상기 도전성 충진물(118A)을 채우는 방법은, 상기 최종금속층 패턴(116)이 적층된 관통전극용 비아홀 내부에 먼저 스퍼터링(sputtering)을 통한 시드층(seed layer, 미도시)을 1차로 형성하고, 계속해서 상기 시드층을 이용하여 도금(plating)을 진행하여 상기 관통전극용 비아홀을 채울 수 있다. 그 외에도 여러 다른 방식을 통하여 상기 관통전극용 비아홀 내부를 채울 수 있다. 또한 본 발명의 바람직한 실시예에 의하면 상기 관통전극용 비아홀 내부를 채우는 도전성 충진물(118A)은 후속공정에서 반도체 칩들이 수직으로 적층될 때 연결단자로 사용될 수 있도록 돌출된 형상으로 만드는 것이 적합하다.
도 8을 참조하면, 상기 도전성 충진물(118A)이 형성된 웨이퍼(100) 전면에 패시베이션층(120)을 형성한다. 상기 패시베이션층(120)은 상기 도전성 충진 물(118A)이 외부로 돌출될 수 있도록 형성하는 것이 적합하다. 이어서 상기 패시베이션층(120) 형성에 의하여 웨이퍼 제조공정이 완료된 웨이퍼(100)는, 집적회로부(102)의 기능을 검사하는 전기적 검사(EDS)를 받게된다. 상기 전기적 검사(EDS)에서 상기 돌출된 전도성 충진물(118A)은 프로버 시스템(prober system)의 탐침(needle)이 접촉되는 연결단자의 역할을 수행한다. 한편, 상기 전기적 검사(EDS)는 반도체 칩을 적층(stack)하면서 수행하는 방식으로 변형하여 적용될 수도 있다.
따라서 종래 기술에서는 최종금속층 패턴(116) 형성 이후, 별도의 공정을 통하여 관통전극과 칩 선택 단자 재배선 공정을 진행하였으나, 본 발명에 따르면 이를 최종금속층 패턴을 형성하면서 동시에 진행함으로 말미암아 전체적인 웨이퍼 레벨 스택을 위한 반도체 소자의 제조공정이 단순화되는 효과를 얻을 수 있다. 더욱이 최종금속층 패턴 이전에 관통전극을 미리 형성하기 때문에 종래 기술과 같이 2회에 걸친 전기적 검사를 수행할 필요가 없다. 이에 따라 웨이퍼 레벨 스택을 위한 반도체 소자의 제조시간을 단축하고 제조비용을 절약하여 전반적인 생산성을 높일 수 있다.
도 9를 참조하면, 상기 패시베이션층(120)이 형성되고 전기적 검사(EDS)가 완료된 웨이퍼(100)에 대하여 웨이퍼 밑면에 대한 연마 공정을 진행함으로써 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자(101)의 제조공정을 완료한다. 이때 웨이퍼(100) 밑면이 연마되는 정도는 관통전극용 비아홀 바닥에 형성된 최종금속층 패턴(116)이 외부로 노출될 정도면 적합하다. 필요하다면, 상 기 연마 정도를 상기 집적회로부(102)에 손상이 발생되지 않을 정도로 웨이퍼 밑면을 더 많이 연마를 진행하는 방식으로 변형시킬 수도 있다.
도 10은 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자를 사용한 적층구조를 보여주는 단면도이다.
도 10을 참조하면, 본 발명의 일 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자(101, 101')가 수직방향으로 두 개가 적층된 것을 보여준다. 이때 상부에 적층된 웨이퍼 레벨 스택을 위한 반도체 소자(101)와, 하부에 위치하는 웨이퍼 레벨 스택을 위한 반도체 소자(101')는, 웨이퍼(100) 밑면에 노출된 최종금속층 패턴(116)과, 관통전극용 비아홀 내부를 채우면서 상부로 돌출된 도전성 충진물(118A)의 연결(A)을 통하여 서로 전기적으로 연결된다. 도면에는 2개의 웨이퍼 레벨 스택을 위한 반도체 소자를 적층하는 것을 일 예로 도시하였으나, 이는 4개, 8개 혹은 그 이상으로 적층된 형태로 실현될 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법을 설명하기 위한 단면도들이다.
도 11 및 도 12를 참조하면, 지금까지 도 3 내지 도 9를 통해서는 관통전극용 비아홀 내부를 채우는 물질이 구리와 같은 도전성 물질이었으나, 이를 비도전성 물질을 이용하는 방식으로 실현시킬 수 있다. 상세히 설명하면, 먼저 최종금속층 패턴(116)을 형성하는 공정까지는 상술한 도 3 내지 도 6과 동일한 방식으로 진행한다. 또한 상기 최종금속층 패턴(116)은 집적회로부(102)에 있는 칩 선택 단자의 재배선을 달성하는 금속배선으로도 이용되며 이에 대해서는 추후 도 14 내지 도 18 을 통하여 상세히 설명한다.
그 후 상기 관통전극용 비아홀 내부를 비도전성 폴리머를 사용하여 채워 비도전성 충진물(118B)을 만든다. 상기 비전도성 충진물(118B)을 채우는 방법은, 폴리머를 이용하여 베큠 라미네이션(vacuum lamination) 방법으로 채울 수 있다. 상기 비도전성 충진물(118B)은 폴리머의 일종인 ABF막(Azino moto Build up Film)을 사용하여 형성할 수 있다. 계속해서 상기 비도전성 충진물(118B)이 형성된 웨이퍼(100) 위에 패시베이션층(120)을 형성한다. 상기 패시베이션층(120)은 상기 관통전극용 비아홀 내부를 채우는 비도전성 충진물(118B)과, 상기 본드패드용 하부금속층 패턴 위의 최종금속층 패턴의 일부(P)를 노출시키도록 형성하는 것이 적합하다. 이때, 상기 비도전성 충진물(118B)의 높이는 상기 패시베이션층(116) 위로 돌출되지 않는 것이 적합하다.
이어서 상기 웨이퍼 제조공정이 완료된 웨이퍼에 대한 전기적 검사를 실시한다. 여기서 상기 패시베이션층(120)에 의해 노출된 최종금속층 패턴의 일부(P)는, 전기적 검사(EDS)에서 프로버 시스템(prober system)의 탐침이 접촉하는 연결단자가 된다. 마지막으로 상기 웨이퍼(100) 밑면에 대한 연마를 진행하여 상기 관통전극용 비아홀 바닥에 형성된 최종금속층 패턴이 외부로 노출되도록 한다.
도 13은 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자를 사용한 적층구조를 보여주는 단면도이다.
도 13을 참조하면, 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자(103, 103')가 수직방향으로 두 개가 적층된 것을 보여준다. 이때 상부 의 적층된 웨이퍼 레벨 스택을 위한 반도체 소자(103)와, 하부에 위치하는 웨이퍼 레벨 스택을 위한 반도체 소자(103')의 연결은 중간에 개재된 솔더볼(114)을 통해서 이루어진다.
즉, 즉 위에 있는 반도체 칩(103)에서 웨이퍼(100) 밑면으로 노출된 최종금속층 패턴(116)과, 아래에 있는 반도체 칩(103')에서 상부로 노출된 최종금속층 패턴(116)이 솔더볼(114)을 통하여 상하간 서로 전기적으로 연결된다. 도면에는 2개의 웨이퍼 레벨 스택을 위한 반도체 소자를 적층하는 구조를 일 예로 도시하였으나, 이는 4개, 8개 혹은 그 이상으로 적층된 형태로 실현될 수 있다.
도 14 내지 18은 본 발명의 다른 실시예에 의한 웨이퍼 레벨 스택을 위한 반도체 소자를 형성할 때 칩 선택 단자의 재배선 과정을 설명하기 위한 단면도들이다.
도 14를 참조하면, 일반적으로 복수개의 반도체 칩들이 수직으로 적층된 경우, 각각의 반도체 칩 내부에 형성된 칩 선택 단자(Chip Selection pin)를 통하여 적층된 복수개의 반도체 칩 중에서 하나를 선택하게 된다. 이하 도 14 내지 18은 본 발명에 의한 최종금속층 패턴이 칩 선택 단자의 재배선 공정을 동시에 수행하는 공정을 보여준다.
먼저, 웨이퍼(100) 위에 집적회로부(102)를 형성한다. 계속해서 상기 집적회로부(104) 위에 본드패드용 하부금속층 패턴(104)을 형성한다. 상기 본드패드용 하부금속층 패턴(104)의 좌측(122)은 집적회로부(102)와 연결된 칩 선택 단자가 형성된 영역이고, 상기 본드패드용 하부금속층 패턴(104)의 우측(124)은 재배선 패턴을 통하여 이동된 칩 선택 단자가 만들어지는 영역을 가리킨다. 또한 스크라이브 레인이 중간에 개재되지 않으며 단일 반도체 칩에 대한 단면을 가리킨다. 도면에서 참조부호 112는 퓨징부(fusing portion)를 가리킨다.
도 15를 참조하면, 상기 본드패드용 하부금속층 패턴(104)이 형성된 웨이퍼에 관통전극용 비아홀(via hole, 108)을 뚫는다. 상기 관통전극용 비아홀(108)을 뚫는 방법은, 건식식각, 습식식각, 레이저를 이용한 드릴링(drilling) 및 기계적 드릴링 방식중에서 선택된 어느 하나의 방법을 사용할 수 있다. 이때 상기 관통전극용 비아홀(108)의 깊이는 상기 집적회로부(102)가 형성된 두께보다 더 깊은 것이 적합하다.
도 16을 참조하면, 상기 관통전극용 비아홀(108)이 형성된 웨이퍼 전면에 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)은 그 재질이 산화막, 질화막 및 폴리머막 중에 하나일 수 있으며, 상기 폴리머막으로 파릴렌(parylene)을 사용할 수 있다. 또한 상기 절연막 패턴(110)은 상기 집적회로부(104) 위의 본드패드용 하부금속층 패턴(104A)의 일부를 개구하며 상기 관통전극용 비아홀(108) 내부와 상기 웨이퍼(100) 위 전면을 덮는 구조인 것이 적합하다.
이어서 상기 절연막 패턴(110)이 형성된 웨이퍼 위에 최종금속층 패턴(116)을 형성한다. 이때의 최종금속층 패턴은 양쪽의 관통전극용 비아홀을 서로 연결하는 구조로 형성된다. 따라서 최초에 형성된 칩 선택 단자(122)의 기능이 우측(124)으로 이동된다.
도 17 및 도 18을 참조하면, 상기 최종금속층 패턴(116)이 형성된 웨이 퍼(100)에서 상기 관통전극용 비아홀 내부를 비도전성 충진물(118B)을 사용하여 채운다. 이때 상기 관통전극용 비아홀 내부를 채우는 충진물은 도 3 내지 도 9와 같이 도전성 충진물로 채울 수도 있다. 마지막을 비도전성 충진물(118B)이 형성된 결과물에 패시베이션층(120)을 형성한다. 이때 상기 패시베이션층(120)은 최초로 형성된 칩 선택 단자(122)를 완전히 덮으며, 이동된 칩 선택 단자(124) 영역만을 개구하게 된다. 이하 웨이퍼 상태의 전기적 검사공정 및 웨이퍼 밑면 연마 공정은 상술한 본 발명의 실시예와 동일하기 때문에 중복을 피하여 설명을 생략한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째 최종금속층의 형성이 이루어진 후 별도로 진행하던 관통전극 형성공정을 최종금속층 형성공정 이전에 수행함으로써 전체적인 웨이퍼 레벨 스택을 위한 반도체 소자의 제조공정을 단순화시킬 수 있다. 둘째 관통전극 형성공정이 전기적 검사 공정 이전에 완료되기 때문에 반도체 칩이 적층된 후에 불량 발생의 가능성이 없으며, 추가로 진행하던 2차 웨이퍼 상태의 전기적 검사공정을 생략할 수 있다. 이에 따라 웨이퍼 레벨 스택을 위한 반도체 소자의 제조공정을 단순화시켜 생산성을 개선하고, 제조비용 및 제조기간을 단축시킬 수 있다.

Claims (35)

  1. 웨이퍼 위에 집적회로부를 형성하는 단계;
    상기 웨이퍼의 집적회로부 위에 관통전극용 비아홀을 뚫는 단계;
    상기 관통전극용 비아홀이 형성된 웨이퍼의 전면을 덮는 패시베이션층을 형성하는 단계; 및
    상기 관통전극용 비아홀이 뚫린 웨이퍼에 최종금속층 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  2. 제1항에 있어서,
    상기 집적회로부는,
    메모리 기능을 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  3. 제1항에 있어서,
    상기 관통전극용 비아홀은,
    상기 집적회로부 위에 본드패드용 하부금속층 패턴이 형성된 후, 뚫는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  4. 제1항에 있어서,
    상기 관통전극용 비아홀은,
    집적회로부의 본드패드용 하부금속층 영역 안에 뚫는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  5. 제1항에 있어서,
    상기 관통전극용 비아홀의 깊이는,
    상기 웨이퍼 위의 집적회로부가 형성된 두께보다 더 깊은 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  6. 제1항에 있어서,
    상기 관통전극용 비아홀을 뚫는 방법은,
    건식식각, 습식식각, 레이저를 이용한 드릴링(drilling) 및 기계적 드릴링 방식중에서 선택된 하나의 방법으로 뚫는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  7. 제1항에 있어서,
    상기 관통전극용 비아홀을 뚫는 단계 후에,
    상기 웨이퍼 전면에 절연막 패턴을 형성하는 단계를 더 진행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  8. 제7항에 있어서,
    상기 절연막 패턴은,
    그 재질이 산화막, 질화막 및 폴리머막 중에서 선택된 하나인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  9. 제7항에 있어서,
    상기 절연막 패턴은,
    상기 본드패드용 하부금속층 패턴의 일부를 개구하며 상기 관통전극용 비아홀 내부와 상기 웨이퍼 전면을 덮는 구조인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  10. 제1항에 있어서,
    상기 최종금속층 패턴은,
    상기 본드패드용 하부금속층 패턴과 연결되며 상기 관통전극용 비아홀 내부와 상기 웨이퍼 위를 덮는 구조인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  11. 제1항에 있어서,
    상기 최종금속층 패턴은 상기 집적회로부에 있는 칩 선택용 본드패드용 하부금속층 패턴을 재배선시키는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  12. 제1항에 있어서,
    상기 최종금속층 패턴을 형성한 후,
    상기 최종금속층 패턴이 형성된 상기 관통전극용 비아홀 내부에 충진물(plug)을 채우는 단계; 및
    상기 충진물이 채워진 웨이퍼 전면을 덮는 패시베이션층(passivation layer)을 형성하는 단계를 더 진행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  13. 제12항에 있어서,
    상기 관통전극용 비아홀 내부를 채우는 충진물은,
    도전성 물질인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  14. 제13항에 있어서,
    상기 도전성 충진물을 채우는 방법은,
    상기 관통전극용 비아홀 내부에 시드층(seed layer)을 형성하는 단계; 및
    상기 시드층을 이용하여 도금(plating)을 진행하여 상기 관통전극용 비아홀을 채우는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  15. 제13항에 있어서,
    상기 관통전극용 비아홀 내부를 채우는 도전성 충진물은,
    구리 재질인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  16. 제12항에 있어서,
    상기 관통전극용 비아홀 내부를 채우는 충진물은,
    비전도성 물질인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  17. 제16항에 있어서,
    상기 비전도성 충진물을 채우는 방법은,
    폴리머를 이용하여 베큠 라미네이션(vacuum lamination) 방법으로 채우는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  18. 제16항에 있어서,
    상기 관통전극용 비아홀 내부를 채우는 비도전성 충진물은, ABF막(Azino moto Build up Film)인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  19. 제13항에 있어서,
    상기 패시베이션층은,
    상기 관통전극용 비아홀 내부를 채우는 충진물만 외부로 노출시키는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  20. 제16항에 있어서,
    상기 패시베이션층은,
    상기 관통전극용 비아홀 내부를 채우는 충진물과 상기 본드패드용 하부금속층 패턴 위의 최종금속층 패턴의 일부를 노출시키는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  21. 제12항에 있어서,
    상기 패시베이션층을 형성하는 단계 후에,
    상기 웨이퍼에 대한 전기적 기능검사를 수행하는 단계; 및
    상기 웨이퍼의 밑면을 연마하는 단계를 더 진행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  22. 제21항에 있어서,
    상기 웨이퍼 밑면을 연마하는 방법은,
    상기 관통전극용 비아홀 내부를 채우는 최종금속층 패턴이 노출되도록 연마하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자의 관통전극 형성방법.
  23. 밑면이 연마되어 콘택부가 하부로 노출된 웨이퍼;
    상기 웨이퍼 상부에 형성된 집적회로부;
    상기 집적회로부 상부에 형성된 본드패드용 하부금속층 패턴;
    상기 본드패드용 하부금속층 패턴 내에서 상기 반도체 기판을 관통하는 형태로 마련된 관통전극용 비아홀;
    상기 본드패드용 하부금속층 패턴 일부를 노출하면서 상기 웨이퍼 전면과 상기 관통전극용 비아홀 측벽을 덮는 절연막 패턴;
    상기 본드패드용 하부금속층 패턴과 연결되어 상기 절연막 패턴 위에 형성되고 상기 관통전극용 비아홀의 측벽과 바닥에 형성되는 최종금속층 패턴;
    상기 최종금속층 패턴이 형성된 관통전극용 비아홀 내부를 채우는 도전성 플러그; 및
    상기 도전성 플러그 상부를 노출시키며 상기 웨이퍼 전면을 덮는 패시베이션층을 구비하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  24. 제23항에 있어서,
    상기 집적회로부는 메모리 기능을 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  25. 제23항에 있어서,
    상기 절연막 패턴은,
    산화막, 질화막 및 폴리머막 중에서 선택된 하나인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  26. 제23항에 있어서,
    상기 최종금속층 패턴은 상기 집적회로부에 있는 칩 선택용 본드패드용 하부금속층 패턴의 위치를 재배선시키는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  27. 제23항에 있어서,
    상기 도전성 플러그는,
    구리 재질인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  28. 제23항에 있어서,
    상기 도전성 플러그는 상부가 상기 패시베이션층 위로 돌출된 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  29. 밑면이 연마되어 콘택부가 하부로 노출된 웨이퍼;
    상기 웨이퍼 상부에 형성된 집적회로부;
    상기 집적회로부 상부에 형성된 본드패드용 하부금속층 패턴;
    상기 본드패드용 하부금속층 패턴 내에서 상기 반도체 기판을 관통하는 형태로 마련된 관통전극용 비아홀;
    상기 본드패드용 하부금속층 패턴 일부를 노출하면서 상기 웨이퍼 전면과 상기 관통전극용 비아홀 측벽을 덮는 절연막 패턴;
    상기 본드패드용 하부금속층 패턴과 연결되어 상기 절연막 패턴 위에 형성되고 상기 관통전극용 비아홀의 측벽과 바닥에 형성되는 최종금속층 패턴;
    상기 최종금속층 패턴이 형성된 관통전극용 비아홀 내부를 채우는 비도전성 플러그; 및
    상기 웨이퍼 전면을 덮고 상기 본드패드용 하부금속층 위에 있는 최종금속층 패턴 일부를 노출시키는 패시베이션층을 구비하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  30. 제29항에 있어서,
    상기 집적회로부는 메모리 기능을 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  31. 제29항에 있어서,
    상기 절연막 패턴은, 산화막, 질화막 및 폴리머막 중에서 선택된 하나인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  32. 제29항에 있어서,
    상기 비도전성 플러그는, ABF막(Azino moto Build up Film)인 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  33. 제29항에 있어서,
    상기 패시베이션층은 상기 비도전성 플러그 위를 노출시키는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  34. 제29항에 있어서,
    상기 패시베이션층은 상기 비도전성 플러그 위를 덮는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
  35. 제29항에 있어서,
    상기 최종금속층 패턴은 상기 집적회로부에 있는 칩 선택용 본드패드용 하부금속층 패턴의 위치를 재배선시키는 것을 특징으로 하는 웨이퍼 레벨 스택을 위한 반도체 소자.
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