KR20100020718A - 반도체 칩, 그 스택 구조 및 이들의 제조 방법 - Google Patents

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이광용
김상희
강선원
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Abstract

비어 전극의 연결 신뢰성을 높일 수 있는 반도체 칩, 스택 구조 및 그들의 제조 방법이 제공된다. 상기 반도체 칩에 따르면, 제 1 면 및 제 2 면을 갖는 반도체 기판이 제공된다. 적어도 하나의 도전성 패드는 상기 제 1 면 상에 제공된다. 적어도 하나의 비어 전극은 상기 적어도 하나의 도전성 패드 및 상기 반도체 기판을 관통하도록 신장하고, 그 내부에 상기 기판의 제 2 면으로부터 노출된 보이드(void)를 포함한다. 적어도 하나의 도전성 범프는 상기 적어도 하나의 비어 전극의 상면 상에 제공된다.

Description

반도체 칩, 그 스택 구조 및 이들의 제조 방법{Semiconductor chip, stack structure, and methods of fabricating the semiconductor chip and the stack structure}
본 발명은 반도체 장치에 관한 것이고, 특히 반도체 칩, 이러한 반도체 칩들의 스택 구조, 및 이들의 제조 방법에 관한 것이다.
반도체 칩의 집적도가 증가함에 따라서, 반도체 기판을 관통하는 비어 전극을 이용한 반도체 칩 또는 그 스택 구조가 개시되고 있다. 이러한 반도체 칩 내의 도전성 패드는 반도체 기판을 관통하는 홀들을 채우는 비어 전극들을 통하여 다른 반도체 칩과 연결될 수 있다.
하지만, 반도체 기판의 두께가 두꺼워 홀들 내부에 비어 전극들을 완전히 채우는 것이 쉽지 않다. 더구나, 반도체 칩의 집적도가 높을수록 홀들의 폭이 작아지기 때문에, 홀들의 종횡비(aspect ratio)가 커져 홀들 내부에 비어 전극들을 채우는 것은 더욱 어렵다.
이에 따라, 비어 전극들의 연결 불량이 발생하고, 스택 구조에서 반도체 칩들의 연결 불량이 발생할 수 있다. 따라서, 큰 종횡비를 갖는 홀들을 채우기 위해 서 고가의 증착 공정이 필요해지고, 이러한 증착 공정의 마진이 작아져 불량이 발생할 가능성이 높아진다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 비어 전극의 연결 신뢰성을 높일 수 있는 반도체 칩 및 스택 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 칩 및 스택 구조의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩이 제공된다. 제 1 면 및 제 2 면을 갖는 반도체 기판이 제공된다. 적어도 하나의 도전성 패드는 상기 제 1 면 상에 제공된다. 적어도 하나의 비어 전극은 상기 적어도 하나의 도전성 패드 및 상기 반도체 기판을 관통하도록 신장하고, 그 내부에 상기 제 2 면으로부터 노출된 보이드(void)를 포함한다. 적어도 하나의 도전성 범프는 상기 적어도 하나의 비어 전극의 상면 상에 제공된다.
상기 본 발명에 따른 반도체 칩의 일 예에 따르면, 적어도 하나의 스페이서 절연층이 상기 적어도 하나의 비어 전극 및 상기 반도체 기판 사이에 개재될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 스택 구조가 제공된다. 전술한 상기 반도체 칩과 같은 구조를 갖고, 서로 적층된 복수의 반도체 칩들이 제공된다. 상기 복수의 반도체 칩들은 서로 상하로 인접한 하부의 반도체 칩 및 상부의 반도체 칩을 포함하고, 상기 하부의 반도체 칩의 상기 적어도 하나의 도전성 범프는 상기 상부의 반도체 칩의 상기 보이드 내부로 신장되어 상기 적어도 하나의 비어 전극과 연결된다.
상기 본 발명에 따른 스택 구조의 일 예에 따르면, 상기 복수의 반도체 칩들 아래에, 상기 복수의 반도체 칩들 중에 최하부의 반도체 칩과 연결된 기판이 더 제공될 수 있다.
상기 본 발명에 따른 스택 구조의 다른 예에 따르면, 상기 기판 상으로부터 상기 최하부의 반도체 칩의 상기 보이드 내부로 신장되어 상기 적어도 하나의 비어 전극과 연결된 제 2 도전성 범프가 더 제공될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩의 제조 방법이 제공된다. 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 적어도 하나의 도전성 패드를 형성한다. 상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장되며, 그 내부에 보이드를 포함하는 적어도 하나의 비어 전극을 형성한다. 상기 적어도 하나의 비어 전극의 상면 상에 적어도 하나의 도전성 범프를 형성한다.
상기 본 발명에 따른 제조 방법의 일 예에 따르면, 상기 적어도 하나의 비어 전극을 형성하기 전에, 상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장되는 적어도 하나의 홈을 형성할 수 있고, 상기 적어도 하나의 비어 전극은 상기 적어도 하나의 홈 내에 상기 보이드를 한정하도록 상기 적어도 하 나의 홈의 입구를 막도록 형성할 수 있다.
상기 본 발명에 따른 제조 방법의 다른 예에 따르면, 상기 제 2 면으로부터 상기 반도체 기판의 일부를 제거하여 상기 보이드 및 상기 적어도 하나의 비어 전극을 상기 제 2 면으로부터 노출시키는 단계를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 칩의 제조 방법이 제공된다. 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 적어도 하나의 도전성 패드를 형성한다. 상기 적어도 하나의 도전성 패드 및 상기 반도체 기판을 관통하며, 그 내부에 상기 제 2 면으로부터 노출된 보이드를 포함하는 적어도 하나의 비어 전극을 형성한다. 상기 제 2 면으로부터 상기 보이드 내부를 채우도록 적어도 하나의 도전성 필러를 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 스택 구조의 제조 방법이 제공된다. 복수의 반도체 칩들을 형성한다. 상기 복수의 반도체 칩들을 서로 적층한다. 상기 복수의 반도체 칩들을 연결한다. 상기 복수의 반도체 칩들 각각의 형성 단계는, 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 적어도 하나의 도전성 패드를 형성하는 단계; 상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장되며, 그 내부에 보이드를 포함하는 적어도 하나의 비어 전극을 형성하는 단계; 상기 적어도 하나의 비어 전극의 상면 상에 적어도 하나의 도전성 범프를 형성하는 단계; 및 상기 제 2 면으로부터 상기 반도체 기판의 일부를 제거하여 상기 적어도 하나의 비어 전극 및 상기 보이드를 상기 제 2 면으로부터 노출시키는 단계를 포함할 수 있다.
상기 본 발명에 따른 제조 방법의 일 예에 따르면, 상기 복수의 반도체 칩들의 연결은, 상기 하부의 반도체 칩의 상기 적어도 하나의 도전성 범프가 상기 상부의 반도체 칩의 상기 보이드 내부의 일부로 채워지도록 수행할 수 있다.
상기 본 발명에 따른 제조 방법의 다른 예에 따르면, 상기 복수의 반도체 칩들의 연결은, 상기 복수의 반도체 칩들 상에 하중을 가하여 상기 적어도 하나의 도전성 범프를 상기 보이드 내부로 소성 변형시켜 수행하고, 그리고/또는 상기 복수의 반도체 칩들을 가열하여 상기 적어도 하나의 도전성 범프가 녹아서 상기 보이드 내부로 채워지도록 수행할 수 있다.
본 발명에 따른 반도체 칩은 보이드들의 형성 및 크기에 제약되지 않고, 스택 구조에 용이하게 이용될 수 있다. 스택 구조에서, 반도체 칩들은 상부의 보이드들 내부로 하부의 도전성 범프들을 신장시켜, 그 연결 신뢰성을 확보하면서 적층될 수 있다. 그 결과, 반도체 칩들 사이의 연결 불량으로 인한 스택 구조의 불량 발생이 줄어들 수 있다.
본 발명에 따른 반도체 칩의 제조 방법에 따르면, 보이드들의 잔류를 억제할 필요가 없기 때문에, 충분히 빠른 속도로 비어 전극들을 형성할 수 있고, 비어 전극들의 형성을 위한 공정 마진도 크게 할 수 있다. 또한, 보이드들의 생성을 억제하기 위해서 고가의 장치들을 이용할 필요가 없기 때문에, 전체 제조 단가가 낮아질 수 있다.
본 발명에 따른 반도체 칩의 제조 방법에 따르면, 하중을 가하거나 열을 가 함으로써, 도전성 범프들을 변형시켜 반도체 칩들을 경제적으로 연결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩(100a)을 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(105)은 제 1 면(106) 및 제 2 면(107)을 포함할 수 있다. 제 1 면(106) 및 제 2 면(107)은 서로 반대될 수 있고, 예컨대 반도체 기판(105)의 앞면 및 뒷면이 될 수 있다. 반도체 기판(105)은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 반도체 기판(105)은 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다.
반도체 기판(105)은 제 1 면(106) 상에 집적 회로들(미도시)을 포함할 수 있다. 집적 회로들은 메모리 소자 및/또는 로직 소자를 포함할 수 있다. 본 발명의 범위는 이러한 집적회로들의 종류에 제한되지 않는다.
층간 절연층(110)은 제 1 면(106) 상에 제공될 수 있다. 층간 절연층(110)은 전술한 집적 회로들을 이격시키거나 또는 이러한 집적 회로들과 연결되는 배선 라 인들(미도시)을 이격시키는 역할을 할 수 있다. 따라서, 층간 절연층(110)은 하나의 층으로 도시되었지만, 여러 가지 절연층들의 다층 구조를 포함할 수 있다. 예를 들어, 층간 절연층(110)은 산화층, 질화층, 저유전율층에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 저유전율층은 산화층 및 질화층보다 낮은 유전 상수를 갖는 절연층을 지칭할 수 있다.
적어도 하나의 도전성 패드, 예컨대 복수의 도전성 패드들(120)은 층간 절연층(110) 상에 제공될 수 있다. 도전성 패드들(120)은 반도체 칩의 입출력 단자로 이용될 수 있다. 도전성 패드들(160)의 수는 예시적으로 도시되었고, 반도체 칩의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
패시베이션층(130)은 도전성 패드들(120)을 노출하도록 층간 절연층(110) 상에 제공될 수 있다. 패시베이션층(130)은 외부의 수분 등으로부터 집적 회로들을 보호하는 역할을 할 수 있다. 예를 들어, 패시베이션층(130)은 산화층과 질화층의 적층 구조를 포함할 수 있지만, 본 발명의 범위가 이러한 예에 제한되지는 않는다.
적어도 하나의 비어 전극, 예컨대 복수의 비어 전극들(150)은 도전성 패드들(120), 층간 절연층(110) 및 반도체 기판(105)을 관통하도록 신장될 수 있다. 비어 전극들(150)은 그 내부에 보이드들(voids, 160a)을 포함할 수 있다. 비어 전극들(150)은 도전성 패드들(120)의 상면 일부분을 덮고, 도전성 패드들(120) 아래로 신장하여 제 2 면(107)으로부터 노출될 수 있다. 비어 전극들(150)은 도전성 패드들(120)의 상면과 연결되어, 반도체 칩(100a)의 신호를 제 2 면(107) 아래로 전달하는 역할을 할 수 있다.
보이드들(160a)은 제 2 면(107)으로부터 노출될 수 있도록 비어 전극들(150)의 하부 근처에 배치될 수 있다. 따라서, 비어 전극들(150)은 제 2 면(107)에서 볼 때 내부가 함몰된 형상을 가질 수 있다. 예를 들어, 보이드들(160a)은 제 2 면(107)으로부터 제 1 면(106) 방향으로 갈수록 점차 그 폭이 감소될 수 있다. 이러한 보이드들(160a)의 모양은 후술하는 바와 같이, 스택 구조에서 반도체 칩들을 연결하는 데 유용하게 이용될 수 있다.
보이드들(160a)은 비어 전극들(150)의 상부가 하부보다 빠른 속도로 형성되기 때문에 생성되며, 따라서 보이드들(160a)의 크기는 비어 전극들(150)의 형성 조건에 따라서 제한이 있다. 예를 들어, 보이드들(160a)의 높이(h2)는 비어 전극들(150)의 높이(h1)의 2/3이하일 수 있다. 하지만, 보이드들(160a)의 높이 또는 모양은 비어 전극들(150)의 형성 조건에 따라서 달라질 수 있고, 이러한 예에 제한되지는 않는다.
스페이서 절연층(140)은 비어 전극(150) 및 반도체 기판(105) 사이에 개재될 수 있다. 스페이서 절연층(140)은 반도체 기판(105) 또는 층간 절연층(110) 내의 집적 회로들과 비어 전극(150)이 직접 접촉되는 것을 막아줄 수 있다. 스페이서 절연층(140)은 도전성 패드들(120)의 측벽들과 비어 전극들(150)의 측벽들 사이로 더 신장될 수 있다.
적어도 하나의 도전성 범프, 예컨대 복수의 도전성 범프들(170)은 비어 전극들(150)의 상면 상에 제공될 수 있다. 도전성 범프들(170)은 후술하는 바와 같이 스택 구조에서 반도체 칩들을 연결하는 데 이용될 수 있다.
후술하는 바와 같이, 이 실시예에 따른 반도체 칩(100a)은 보이드들(160a)의 크기에 제약되지 않고, 스택 구조에 용이하게 이용될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 칩(100b)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100b)은 도 1의 반도체 칩(100a)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 비어 전극들(150b)은 제 1 면(106)으로부터 제 2 면(107)으로 갈수록 그 폭이 점차 감소하는 형상을 가질 수 있다. 스페이서 절연층들(140b)은 비어 전극들(150b)의 모양 변화에 따라서 변형될 수 있다.
보이드들(160b)의 높이는 도 1에서 보이드들(160a)의 높이보다 작을 수 있다. 즉, 이러한 구조에서 비어 전극들(150b)의 폭 감소 기울기가 커질수록 보이드들(160b)의 높이가 감소할 수 있다. 하지만, 보이드들(160b)의 높이는 비어 전극들(150)의 폭 감소 기울기 이외에 다른 요인들에 의해서 변화될 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩(100c)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100c)은 도 1의 반도체 칩(100a)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 비어 전극들(150c)은 제 1 면(106)으로부터 제 2 면(107)으로 갈수록 그 폭이 점차 증가하는 형상을 가질 수 있다. 스페이서 절연층들(140c)은 비어 전극들(150c)의 모양 변화에 따라서 변형될 수 있다.
보이드들(160c)의 높이는 도 1에서 보이드들(160a)의 높이보다 클 수 있다. 즉, 이러한 구조에서 비어 전극들(150c)의 폭 증가 기울기가 커질수록 보이드 들(160c)의 높이가 커질 수 있다. 하지만, 보이드들(160c)의 높이는 비어 전극들(150c)의 폭 감소 기울기 이외에 다른 요인들에 의해서 변화될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩(100d)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100d)은 도 1의 반도체 칩(100a)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 4를 참조하면, 도 1에서 도전성 범프들(170)이 생략되고, 도전성 필러들(conductive fillers, 175)이 보이드들(160a) 내부를 채울 수 있다. 도전성 필러들(175)은 보이드들(160a)을 실질적으로 없애는 역할을 할 수 있다. 선택적으로, 스택 구조에서 반도체 칩들의 연결을 보다 강화하기 위해서 도전성 범프들(170)이 비어 전극들(150) 상에 더 배치될 수도 있다. 도전성 범프들(170)과 도전성 필러들(175)은 같은 물질이거나 또는 서로 다른 물질일 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩(100e)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100e)은 도 1의 반도체 칩(100a)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 5를 참조하면, 비어 전극들(150)과 도전성 범프들(170)이 상하로 정렬되지 않을 수 있다. 이 경우, 비어 전극들(150)과 도전성 범프들(170)은 재배선 라인들(158)을 이용하여 연결될 수 있다. 재배선 라인들(158)은 비어 전극들(150)로부터 도전성 범프들(170) 아래로 신장되도록 패시베이션층(130) 상에 제공될 수 있다. 비어 전극들(150)과 도전성 범프들(170)의 배치에 따라서, 재배선 라인들(158)은 다양하게 변형될 수 있다.
이러한 재배선 라인들(158)은 후술하는 바와 같이 반도체 칩(100e)을 다른 반도체 칩 상에 또는 아래에 적층시킬 때, 비어 전극들(150)을 상하로 연결하기 위해서 필요할 수 있다. 이에 따라, 도 9에서 후술하는 바와 같이, 반도체 칩(100e)은 동종의 다른 반도체 칩뿐만 아니라 이종의 다른 반도체 칩들과 스택 구조를 형성할 수 있다. 또한, 반도체 칩(100e)은 동일한 크기의 다른 반도체 칩뿐만 아니라 다른 크기의 다른 반도체 칩들과 스택 구조를 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 스택 구조(200)를 보여주는 단면도이다.
도 6을 참조하면, 반도체 칩(100a)이 기판(210) 상에 적층될 수 있다. 기판(210)은 내부에 회로 배선을 포함할 수 있고, 예컨대 인쇄회로기판(PCB)일 수 있다. 기판(210)과 반도체 칩(100a)의 연결은 제 2 도전성 범프(173a)들을 이용할 수 있다.
예를 들어, 제 2 도전성 범프들(173a)은 기판(210)으로부터 보이드들(160a) 내부로 신장되어 비어 전극들(150)과 연결될 수 있다. 이러한 구조에 의하면 비어 전극들(150)과 제 2 도전성 범프들(173a)의 연결 신뢰성을 높일 수 있다. 왜냐하면, 비어 전극들(150)과 제 2 도전성 범프들(173a)의 접촉 면적이 보이드들(160a)이 없는 경우에 비해서 크게 넓어지기 때문이다.
예를 들어, 제 2 도전성 범프들(173a)은 비어 전극들(150)과 접촉 면적을 최대로 늘리기 위해서 보이드들(160a) 내부를 실질적으로 채울 수 있다. 하지만, 제 2 도전성 범프들(173a)이 보이드들(160a) 내부의 일부분만 채우고도 비어 전극 들(150)과의 연결 신뢰성을 확보할 수도 있다.
따라서, 반도체 칩(100a)은 기판(210)과 연결 신뢰성을 확보하면서 기판(210) 상에 적층될 수 있다. 그 결과 기판(210)과 반도체 칩(100a)의 연결 불량으로 인한 스택 구조(200)의 불량 발생이 줄어들 수 있다.
한편 이 실시예의 변형된 예에서, 반도체 칩(100a)은 이 기술분야에서 통상의 지식을 가진 자에 의해서 도 2 내지 도 5의 반도체 칩들(100b, 100c, 100d, 100e)의 어느 하나로 용이하게 변형될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 스택 구조(300)를 보여주는 단면도이다.
도 7을 참조하면, 복수의 반도체 칩들(100a1, 100a2, 100a3)이 서로 적층될 수 있다. 반도체 칩들(100a1, 100a2, 100a3)은 도 1의 반도체 칩(100a)을 참조할 수 있다. 다만, 반도체 칩들(100a2, 100a3)에서 도전성 범프(170a)는 도 1의 반도체 칩(100a)에서 도전성 범프(170)와 다른 형상을 갖도록 변형되어 있다. 반도체 칩들(100a1, 100a2, 100a3)의 수는 예시적으로 도시되었고, 스택 구조(300)의 용량에 따라서 적절하게 선택될 수 있다.
반도체 칩들(100a1, 100a2, 100a3)은 도전성 범프(170a)를 이용하여 상하로 연결될 수 있다. 예를 들어, 반도체 칩들(100a2, 100a3)의 연결을 보면, 상부의 반도체 칩(100a3)의 비어 전극들(150)은 하부의 반도체 칩(100a2)의 도전성 범프들(170a)과 연결될 수 있다. 하부의 반도체 칩(100a2)의 도전성 범프들(170a)은 상부의 반도체 칩(100a3)의 보이드들(160a) 내부를 실질적으로 채우도록 신장되어 그 위의 비어 전극들(150)과 연결될 수 있다. 이러한 설명은 반도체 칩들(100a2, 100a1)에도 동일하게 적용될 수 있다.
하지만, 반도체 칩(100a3)은 더 이상 위로 연결되지 않기 때문에, 도전성 범프들(170)의 모양을 변형시킬 필요가 없다. 따라서, 반도체 칩(100a3)이 스택 구조(400)의 최상부에 위치하는 경우, 도전성 범프(170)는 생략될 수도 있다. 하지만, 반도체 칩(100a3) 상에 다른 반도체 칩들이 더 적층된다면, 도전성 범프들(170)은 도전성 범프들(170a)과 같이 변형될 수 있다.
따라서, 스택 구조(300)에서 반도체 칩들(100a1, 100a2, 100a3)은 보이드들(160a)을 갖고 있음에도 불구하고, 그 연결 신뢰성을 확보하면서 적층될 수 있다. 만일, 도전성 범프들(170a)을 보이드들(160a) 내부로 신장시키지 않으면, 비어 전극들(150)의 바닥 폭이 좁기 때문에 반도체 칩들(100a1, 100a2, 100a3) 사이에서 비어 전극들(150)을 서로 신뢰성 있게 연결시키는 것이 매우 어려워진다.
도 8은 본 발명의 다른 실시예에 따른 스택 구조(400)를 보여주는 단면도이다.
도 8을 참조하면, 복수의 반도체 칩들(100a2, 100a3)이 기판(410) 상에 적층될 수 있다. 반도체 칩들(100a2, 100a3)은 도 1의 반도체 칩(100a)을 참조할 수 있다. 다만, 반도체 칩(100a2)에서 도전성 범프(170a)는 도 1의 반도체 칩(100a)에서 도전성 범프(170)와 다른 형상을 갖도록 변형되어 있다. 반도체 칩들(100a2, 100a3)의 수는 예시적으로 도시되었고, 스택 구조(400)의 용량에 따라서 적절하게 선택될 수 있다.
반도체 칩들(100a2, 100a3)은 도 7에서 설명한 바와 같이 도전성 범프(170a)를 이용하여 상하로 연결될 수 있다. 반도체 칩(100a3)이 스택 구조(400)의 최상부에 위치하는 경우, 도전성 범프(170)는 생략될 수도 있다. 최하부의 반도체 칩(100a2)은 도 6에서 설명한 바와 같이 제 2 도전성 범프(173a)를 이용하여 기판(410)과 연결될 수 있다.
기판(410)은 회로 배선을 포함할 수 있고, 예컨대 인쇄회로기판(PCB)일 수 있다. 제 2 도전성 범프(173a) 반대편의 기판(410) 상에는 복수의 제 3 도전성 범프들(430)이 부착될 수 있다. 제 3 도전성 범프들(430)은 기판(410) 내의 회로 배선을 통해서 제 2 도전성 범프들(173a)과 연결되어 반도체 칩들(100a2, 100a3)에 연결될 수 있다.
몰딩 부재(420)는 반도체 칩들(100a2, 100a3)을 덮도록 기판(410) 상에 배치될 수 있다. 이러한 구조의 스택 구조(400)는 반도체 패키지, 특히 멀티스택 패키지로 불릴 수도 있다. 하지만, 본 발명의 범위가 이러한 명칭에 제한되는 것은 아니다.
도 9는 본 발명의 다른 실시예에 따른 스택 구조(300a)를 보여주는 단면도이다.
도 9를 참조하면, 복수의 반도체 칩들(100e1, 100e2, 100e3)이 서로 적층될 수 있다. 반도체 칩들(100e1, 100e2, 100e3)은 도 1의 반도체 칩(100a) 또는 도 5의 반도체 칩(100e)을 참조할 수 있다. 다만, 반도체 칩들(100e2, 100e3)에서 도전성 범프(170a)는 도 1의 반도체 칩(100a) 또는 도 5의 반도체 칩(100e)에서 도전성 범프(170)와 다른 형상을 갖도록 변형되어 있다. 반도체 칩들(100e1, 100e2, 100e3)의 수는 예시적으로 도시되었고, 스택 구조(300a)의 용량에 따라서 적절하게 선택될 수 있다.
반도체 칩들(100e1, 100e2, 100e3)은 도전성 범프들(170a)을 이용하여 상하로 연결될 수 있다. 반도체 칩들(100e1, 100e2, 100e3)에서 비어 전극들(150)은 서로 상하로 정렬되지 않을 수 있다. 하지만, 재배선 라인들(158)을 이용하여 도전성 범프들의 위치를 보이드들(160a)의 위치와 정렬시킴으로써, 반도체 칩들(100e1, 100e2, 100e3)이 서로 안정적으로 연결될 수 있다. 예를 들어, 반도체 칩들(100e1, 100e2, 100e3)은 서로 동종의 제품이거나 또는 이종의 제품일 수 있다. 다른 예로, 반도체 칩들(100e1, 100e2, 100e3)은 같은 크기이거나 또는 서로 다른 크기일 수 있다.
도 10은 본 발명의 일 실시예에 따른 카드(500)를 보여주는 개략도이다.
도 10을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부로 출력할 수 있다. 메모리(520)는 도 1 내지 도 5의 반도체 칩들(100a, 100b, 100c, 100d, 100e) 가운데 선택된 적어도 하나 또는 도 6 내지 도 9의 스택 구조들(200, 300, 400, 300a) 가운데 선택된 적어도 하나를 포함하도록 구성될 수 있다.
이러한 카드(500)는 다양한 휴대용 전자 장치의 메모리 카드, 예컨대 멀티미 디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 블록도이다.
도 11을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리(620)는 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(620)는 도 1 내지 도 5의 반도체 칩들(100a, 100b, 100c, 100d, 100e) 가운데 선택된 적어도 하나 또는 도 6 내지 도 9의 스택 구조들(200, 300, 400, 300a) 가운데 선택된 적어도 하나를 포함하도록 구성될 수 있다.
예를 들어, 이러한 시스템(600)은 전자 장치 또는 제어 장치를 구성할 수 있다. 예를 들어, 시스템(600)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
도 12를 참조하면, 반도체 기판(105)의 제 1 면(106) 상에 절연층(110)을 형성할 수 있다. 반도체 기판(105)은 제 1 면(106) 상에 집적 회로들을 포함할 수 있고, 절연층(110)은 이러한 집적 회로들 및 배선 라인들을 덮도록 형성할 수 있다.
절연층(110)은 적절한 증착 방법, 예컨대 화학기상증착(CVD)법을 이용하여 형성할 수 있다. 절연층(110)은 집적 회로들의 프로파일에 따라서 평탄하지 않게 형성될 수 있기 때문에, 증착 단계 후 평탄화될 수 있다. 평탄화는 화학적기계적연마(CMP)법 또는 에치백(etch-back)을 이용하여 수행될 수 있다.
이어서, 절연층(110) 상에 도전성 패드들(120)을 형성할 수 있다. 예를 들어, 도전성 패드들(120)은 적절한 도전층, 예컨대 폴리실리콘, 금속 및 금속 실리사이드의 하나 또는 이들의 적층 구조를 포함하여 형성할 수 있다.
이어서 도전성 패드들(120)을 노출하도록 절연층(110) 상에 패시베이션층(130)을 형성할 수 있다. 예를 들어, 패시베이션층(130)은 산화층 및 질화층의 적층 구조를 형성한 후 이를 패터닝하여 형성할 수 있다. 이러한 패터닝은 포토리소그래피 및 식각 기술을 이용할 수 있다.
이어서, 도전성 패드들(120), 절연층(110) 및 반도체 기판(105)을 연속적으로 제거하여 홈들(135)을 형성할 수 있다. 이에 따라, 홈들(135)은 도전성 패드들(120) 및 층간 절연층(110)을 관통하여 반도체 기판(105) 내부로 소정 깊이만큼 리세스될 수 있다. 이후 단계에서 반도체 기판(105)이 제 2 면(107)으로부터 연마될 것을 고려하여, 이 단계에서 홈들(135)은 반도체 기판(105)을 관통하지 않도록 형성될 수 있다.
예를 들어, 홈들(135)의 형성은 레이저 드릴링 및/또는 건식 식각을 이용할 수 있다. 레이저 드릴링은 초점 설정이 가능하므로, 포토리소그래피를 이용하지 않고 레이저를 홈들(135)이 형성될 부분에 선택적으로 조사할 수 있다. 반면, 건식 식각은 포토리소그래피에 의해 형성된 식각 마스크(미도시)를 필요로 할 수 있다.
홈들(135)의 형상은 식각 조건 또는 드릴링 조건에 따라서 다양한 형상을 가질 수 있다. 예를 들어, 홈들(135)은 도 10에 도시된 바와 같이 비교적 균일한 통 형상을 가질 수도 있다. 다른 예로, 홈들(135)은 도 2의 비어 전극들(150b)의 형성을 위해서, 위에서 아래로 갈수록 그 폭이 점점 좁아지는 형상을 가질 수도 있다. 또 다른 예로, 홈들(135)은 도 3의 비어 전극들(150c)의 형성을 위해서, 위에서 아래로 갈수록 그 폭이 점점 넓어지는 형상을 가질 수도 있다. 홈들(135)은 패시베이션층(130) 형성 전에 형성할 수도 있다.
도 13을 참조하면, 홈들(135) 내에 스페이서 절연층들(140)을 형성할 수 있다. 스페이서 절연층들(140)은 적절한 절연물, 예컨대 산화물, 질화물, 폴리머 또는 파릴렌(parylene)을 포함할 수 있다. 예를 들어, 저온 증착법 예컨대 저온 화학기상증착(CVD), 폴리머 스프레잉(polymer spraying), 저온 물리기상증착(PVD) 방법을 이용하여 절연층을 형성한 후, 도전성 패드들(120) 상부의 절연층을 선택적으로 제거함으로써 홈들(135) 내부 표면상에 스페이서 절연층들(140)을 형성할 수 있다.
예를 들어, 이방성 식각을 이용하여 도전성 패드들(120) 상부의 절연층을 제거하는 경우, 스페이서 절연층들(140)은 홈들(135)의 바닥에는 남지 않고 홈 들(135)의 내부 측벽 상에만 잔류할 수도 있다.
이어서, 스페이서 절연층들(140) 상에 비어 전극들(150)을 형성할 수 있다. 예를 들어, 도금 방법을 이용하여 비어 전극들(150)을 형성하는 경우, 도 14에 도시된 바와 같이, 비어 전극들(150) 각각은 장벽 금속(152), 씨드 금속(154) 및 배선 금속(156)을 포함할 수 있다. 장벽 금속(152)은 티타늄(Ti), 탄탈륨(Ta), TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 씨드 금속(154) 및 배선 금속(156)은 구리(Cu)를 포함할 수 있다.
한편, 증착 방법을 이용하여 비어 전극들(150)을 형성하는 경우에, 씨드 금속(154)이 생략되고, 장벽 금속(152) 위에 배선 금속(156)이 바로 형성될 수 있다. 예를 들어, 이 경우, 비어 전극들(150)은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 하지만, 이러한 비어 전극들(150)의 물질은 예로써 제공되었고, 본 발명의 범위를 제한하지 않는다.
도금 방법 또는 증착 방법에 있어서, 증착 조건에 따라서, 비어 전극들(150)이 홈들(135) 내부를 다 채우지 못하고 보이드들(160)이 홈들(135) 내에 잔류할 수 있다. 예를 들어, 물리기상증착(PVD)법 또는 전기 도금법을 이용한 경우, 홈들(135)의 입구 쪽에서 증착 속도가 바닥에서보다 빠르기 때문에 홈들(135)의 바닥면 근처에서 증착이 충분히 이루어지기 전에 입구가 막혀버릴 수 있다.
예를 들어, 높은 전류 밀도를 이용한 전기 도금 방식의 경우에 비어 전극들(150) 내부에 보이드들(160)이 형성될 수 있다. 예컨대, 비어 전극들(150)의 지 름이 35 ~ 75 ㎛인 경우 단위 면적당 인가되는 전류 밀도는 2.5 Ma/cm2 이상에서 보이드들(160)이 형성될 수 있다. 또한, 비어 전극들(150) 내부에 인위적으로 보이드들(160)을 발생시키기 위해서 DC 전류 모드의 전기 도금을 이용할 수도 있다. 하지만, 펄스 전류 모드 또는 펄스 역 모드(pulse reverse mode)의 전기 도금을 이용하는 경우에도 보이드들(160)이 생성될 수 있다.
이에 따라 보이드들(160)은 홈들(135) 내에 잔류할 수 있고, 그 폭은 제 2 면(107)으로부터 제 1 면(106) 방향으로 갈수록 감소할 수 있다. 특히, 홈들(135)의 종횡비가 크고, 증착 속도가 빠른 조건일수록 홈들(135)의 바닥 근처에서 증착이 이루어지기 어렵기 때문에 보이드들(160)이 더 크게 잔류할 수 있다.
한편, 장벽 금속(152) 및/또는 씨드층(154)은 모서리 도포성(step coverage)이 충분히 높은 고가의 증착 장치를 이용하기 때문에, 홈들(135) 내부 상에 비교적 균일하게 형성할 수 있다. 하지만, 이러한 고가의 증착 장치는 매우 낮은 증착 속도를 갖기 때문에, 배선 금속(156)의 증착에 적용하기는 어렵다.
따라서, 이 실시예에 따르면, 보이드들(160)의 잔류를 억제할 필요가 없기 때문에, 충분히 빠른 속도로 비어 전극들(150)을 형성할 수 있고, 비어 전극들(150)의 형성을 위한 공정 마진도 크게 할 수 있다. 또한, 보이드들(160)의 생성을 억제하기 위해서 고가의 장치들을 이용할 필요가 없기 때문에, 전체 제조 단가가 낮아질 수 있다.
도 15를 참조하면, 비어 전극들(150)의 상면 상에 도전성 범프들(170)을 형 성할 수 있다. 예를 들어, 배선 금속(156)이 구리인 경우, 도전성 범프들(170)은 구리 상에 습윤(wetting) 특성이 좋은 주석계(Sn-base) 합금을 포함할 수 있다. 나아가, 도전성 범프들(170)은 환경 오염을 고려하여, 무연(Pb-free) 주석계 합금일 수 있다. 도전성 범프들(170)의 크기는 보이드들(160)의 크기에 비례하여 선택할 수 있다.
도 16을 참조하면, 제 2 면(107)으로부터 반도체 기판(105)을 소정 두께만큼 제거하여 비어 전극들(150) 및 보이드들(160a)을 제 2 면(107)으로부터 노출할 수 있다. 예를 들어, 비어 전극들(150)의 적어도 10%를 제거하면, 보이드들(160a)이 제 2 면(107)으로부터 노출될 수 있다. 비어 전극들(150)의 크기가 감소하면, 이러한 제거 비율을 더 감소시킬 수도 있다. 또한, 이러한 제거 단계에서, 스페이서 절연층들(140)의 일부도 같이 제거될 수 있다.
반도체 기판(105)의 제거는 화학적기계적연마(CMP), 등방성 식각 및 이방성 식각의 하나 또는 둘 이상을 결합하여 수행할 수 있다. 예를 들어, 화학적기계적연마를 이용하여 보이드들(160a)이 노출될 때까지 반도체 기판(105)을 제 2 면(107)으로부터 연마할 수 있다. 다른 예로, 화학적기계적연마를 이용하여 제거될 반도체 기판(105)의 상당 부분을 제거하고, 이어서 등방성 식각, 예컨대 습식 식각으로 반도체 기판(105)을 제거하여 보이드들(160a)을 노출시킬 수 있다.
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 도 12 내지 도 16의 제조 방법에서 일부 단계를 변형시킨 것이고, 따라서 중복된 설명은 생략될 수 있다.
도 17을 참조하면, 도 12와는 달리, 도전성 패드들(120), 절연층(110) 및 반도체 기판(105)을 관통하는 홀들(137)을 형성할 수 있다. 즉, 홀들(137)은 도 12에서 홈들(135)을 제 2 면(107)까지 연장시킨 것에 대응할 수 있다.
도 18을 참조하면, 홀들(137) 내에 스페이서 절연층들(140)을 형성하고, 이어서 스페이서 절연층들(140) 상에 비어 전극들(150)을 형성할 수 있다. 보이드들(160a)은 도 13에서와는 달리 제 2 면(107)으로부터 노출될 수 있다. 다만, 홀들(137)의 종횡비가 도 12의 홈들(135)의 종횡비보다 커져, 보이드들(160a)의 높이가 도 12의 경우에 비해서 높아질 수 있다.
도 19를 참조하면, 비어 전극들(150)의 상면 상에 도전성 범프들(170)을 형성할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도이다. 이 실시예에 따른 제조 방법은 도 17 내지 도 19의 제조 방법에서 일부 단계를 변형시킨 것이고, 따라서 중복된 설명은 생략될 수 있다. 도 20은 도 18에 이어서 제공될 수 있다.
도 20을 참조하면, 보이드들(160a)의 내부를 도전성 필러들을(175) 이용하여 채울 수 있다. 예를 들어, 도전성 필러들(175)은 비어 전극들(150)과 같은 물질로 형성하거나, 또는 도전성 범프들(도 17의 170)과 같은 물질로 형성할 수 있다. 다른 예로, 도전성 필러들(175)은 비어 전극들(150) 및 도전성 범프들(170) 둘 다와도 다른 물질로 형성할 수도 있다.
도 21은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도이다. 도 21 도 20에 따른 제조 방법의 변형된 예에 해당한다.
도 21을 참조하면, 도전성 필러들(175)은 제 2 면(107) 위로 돌출부(180)를 더 포함할 수 있다. 돌출부(180)는 반도체 칩들의 적층 시 도전성 필러들(175)과 비어 전극들(170)의 연결을 보다 용이하게 하기 위해 부가될 수 있다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 스택 구조의 제조 방법을 보여주는 단면도들이다.
도 22를 참조하면, 반도체 칩들(100a1, 100a2, 100a3)을 서로 순차로 적층할 수 있다. 예를 들어, 도전성 범프들(170)과 보이드들(160a)이 수직 방향으로 정렬되도록 반도체 칩들(100a1, 100a2, 100a3)을 적층할 수 있다. 반도체 칩들(100a1, 100a2, 100a3)의 수는 예시적이고, 스택 구조의 용량에 따라서 적절하게 선택될 수 있다.
도 22를 참조하면, 반도체 칩들(100a1, 100a2)의 도전성 범프들(170a)을 반도체 칩들(100a2, 100a3)의 보이드들(160a) 내부로 신장시켜 도전성 범프들(170a)과 비어 전극들(150)을 서로 연결시킬 수 있다.
예를 들어, 반도체 칩들(100a1, 100a2, 100a3)의 상하에서 하중을 가하여, 도전성 범프들(170a)을 소성 변형시킬 수 있다. 따라서, 도전성 범프들(170a)은 경도가 높은 물질보다는 소성 가공성이 높은 재료, 예컨대 무연 주석계 합금일 수 있다. 하중에 의해서 반도체 칩들(100a1, 100a2, 100a3)이 압착됨에 따라서 반도체 칩들(100a1, 100a2)의 도전성 범프들(170a)이 그 위의 반도체 칩들(100a2, 100a3) 의 보이드들(160a) 내부로 채워질 수 있다. 이에 따라, 도전성 범프들(170a)은 실질적으로 그 위의 보이드들(160a) 내부를 채우면서 그 위의 비어 전극들(150)의 내부 표면과 압착될 수 있다.
다른 예로, 반도체 칩들(100a1, 100a2, 100a3)에 열을 가하여 도전성 범프들(170a)이 그 위의 보이드들(160a) 내부의 비어 전극들(150) 표면 상으로 젖어들게(wetted) 할 수 있다. 예를 들어, 도전성 범프들(170a)이 주석계 합금인 경우, 약 250℃ 이상의 온도를 가하면, 도전성 범프들(170a)은 용융되어 보이드들(160a) 내부의 비어 전극들(150) 표면 상으로 젖어들어 서로 접합을 형성할 수 있다. 이 경우, 도전성 범프들(170a)은 그 위의 보이드들(160a) 내부를 다 채우지 않으면서도 비어 전극들(150)과 안정되게 연결될 수 있다.
또 다른 예로, 반도체 칩들(100a1, 100a2, 100a3)에 하중을 가하면서 동시에 열을 가할 수 있다. 이 경우, 도전성 범프들(170a)이 그 위의 보이드들(160a) 내부로 물리적으로 이동됨과 동시에 열적으로 용융되어 비어 전극들(150)과 접착될 수 있다.
한편, 이러한 스택 구조의 제조 방법은 도 9의 스택 모듈(300a)의 제조 방법에도 실질적으로 동일하게 적용될 수 있다.
도 24 및 도 25는 본 발명의 다른 실시예에 따른 스택 구조의 제조 방법을 보여주는 단면도들이다.
도 24를 참조하면, 기판(410) 상에 반도체 칩들(100a2, 100a3)을 적층할 수 있다. 반도체 칩들(100a2, 100a3)의 수는 예시적이고, 본 발명의 범위를 제한하지 않는다. 예를 들어, 반도체 칩들(100a2, 100a3) 가운데 어느 하나만 기판(410) 상에 적층되거나, 또는 반도체 칩들(100a2, 100a3) 상에 다른 반도체 칩들(미도시)이 더 적층될 수도 있다.
기판(410)과 하부의 반도체 칩(100a2) 사이에는 제 2 도전성 범프들(173)이 개재될 수 있다. 제 2 도전성 범프들(173)은 하부의 반도체 칩(100a2)의 보이드들(160a)과 수직으로 정렬될 수 있다. 또한, 하부의 반도체 칩(100a2)의 도전성 범프들(170)은 상부의 반도체 칩(100a3)의 보이드들(160a)과 수직으로 정렬될 수 있다.
도 25를 참조하면, 도 23에서 설명한 바를 참조하여, 반도체 칩들(100a2, 100a3)과 기판(410) 사이에 하중을 가하거나 그리고/또는 열을 가할 수 있다. 이에 따라, 하부의 반도체 칩(100a2)의 도전성 범프들(170a)은 상부의 반도체 칩(100a3)의 보이드들(160a) 내부로 신장되어 그 위의 비어 전극들(150)과 연결될 수 있다. 제 2 도전성 범프들(173a)은 기판(410)으로부터 하부의 반도체 칩(100a2)의 보이드들(160a) 내부로 신장되어 그 위의 비어 전극들(150)과 연결될 수 있다.
몰딩 부재(420)는 반도체 칩들(100a2, 100a3)을 덮도록 기판(410) 상에 형성할 수 있다. 제 3 도전성 범프들(430)은 기판(410)의 하부면, 즉 반도체 칩들(100a2, 100a3)이 적층된 반대편 상에 부착될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합 하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 6은 본 발명의 일 실시예에 따른 스택 구조를 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 스택 구조를 보여주는 단면도이고;
도 8은 본 발명의 다른 실시예에 따른 스택 구조를 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 스택 구조를 보여주는 단면도이고;
도 10은 본 발명의 실시예에 따른 카드를 보여주는 개략도이고;
도 11은 본 발명의 실시예에 따른 시스템을 보여주는 개략도이고;
도 12 내지 도 16은 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 20은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도이고;
도 21은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도이고;
도 22 및 도 23은 본 발명의 일 실시예에 따른 스택 구조의 제조 방법을 보여주는 단면도들이고; 그리고
도 24 및 도 25는 본 발명의 일 실시예에 따른 스택 구조의 제조 방법을 보여주는 단면도들이다.

Claims (25)

  1. 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 제 1 면 상의 적어도 하나의 도전성 패드;
    상기 적어도 하나의 도전성 패드 및 상기 반도체 기판을 관통하도록 신장하고, 그 내부에 상기 제 2 면으로부터 노출된 보이드(void)를 포함하는 적어도 하나의 비어 전극;
    상기 적어도 하나의 비어 전극의 상면 상의 적어도 하나의 도전성 범프를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 적어도 하나의 비어 전극 및 상기 반도체 기판 사이에 개재된 적어도 하나의 스페이서 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서, 상기 보이드의 높이는 상기 적어도 하나의 비어 전극의 높이의 2/3 이하인 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서, 상기 적어도 하나의 비어 전극의 폭은 상기 제 1 면으로부터 상기 제 2 면으로 갈수록 점점 작아지고, 상기 적어도 하나의 비어 전극의 폭의 감소 기울기가 클수록 상기 보이드의 높이가 작아지는 것을 특징으로 하는 반도 체 칩.
  5. 제 1 항에 있어서, 상기 적어도 하나의 비어 전극의 폭은 상기 제 1 면으로부터 상기 제 2 면으로 갈수록 점점 커지고, 상기 적어도 하나의 비어 전극의 폭의 증가 기울기가 클수록 상기 보이드의 높이가 커지는 것을 특징으로 하는 반도체 칩.
  6. 서로 적층된 복수의 반도체 칩들을 포함하고, 상기 복수의 반도체 칩들 각각은
    제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 제 1 면 상의 적어도 하나의 도전성 패드;
    상기 적어도 하나의 도전성 패드 및 상기 반도체 기판을 관통하도록 신장하고, 그 내부에 상기 제 2 면으로부터 노출된 보이드(void)를 포함하는 적어도 하나의 비어 전극; 및
    상기 적어도 하나의 비어 전극의 상면 상의 적어도 하나의 도전성 범프를 포함하고,
    상기 복수의 반도체 칩들은 서로 상하로 인접한 하부의 반도체 칩 및 상부의 반도체 칩을 포함하고, 상기 하부의 반도체 칩의 상기 적어도 하나의 도전성 범프는 상기 상부의 반도체 칩의 상기 보이드 내부로 신장되어 상기 적어도 하나의 비어 전극과 연결된 것을 특징으로 하는 스택 구조.
  7. 제 6 항에 있어서, 상기 복수의 반도체 칩들 아래의 기판을 더 포함하고,
    상기 기판은 상기 복수의 반도체 칩들 가운에 최하부의 반도체 칩과 연결된 것을 특징으로 하는 스택 구조.
  8. 제 7 항에 있어서, 상기 기판 상으로부터 상기 최하부의 반도체 칩의 상기 보이드 내부로 신장되어 상기 적어도 하나의 비어 전극과 연결된 제 2 도전성 범프를 더 포함하는 것을 특징으로 하는 스택 구조.
  9. 제 6 항에 있어서, 상기 기판 상에 상기 복수의 반도체 칩들을 덮도록 배치된 몰딩 부재를 더 포함하는 것을 특징으로 하는 스택 구조.
  10. 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 적어도 하나의 도전성 패드를 형성하는 단계;
    상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장되며, 그 내부에 보이드를 포함하는 적어도 하나의 비어 전극을 형성하는 단계; 및
    상기 적어도 하나의 비어 전극의 상면 상에 적어도 하나의 도전성 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  11. 제 10 항에 있어서, 상기 적어도 하나의 도전성 패드를 형성하기 전에 상기 제 1 면 상에 절연층을 형성하는 단계를 더 포함하고, 상기 적어도 하나의 도전성 패드는 상기 절연층 상에 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  12. 제 10 항에 있어서, 상기 적어도 하나의 비어 전극을 형성하기 전에, 상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장되는 적어도 하나의 홈을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 비어 전극은 상기 적어도 하나의 홈 내에 상기 보이드를 한정하도록 상기 적어도 하나의 홈의 입구를 막도록 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  13. 제 12 항에 있어서, 상기 적어도 하나의 비어 전극을 형성하기 전에, 상기 적어도 하나의 홈의 내부 표면 상에 적어도 하나의 스페이서 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  14. 제 10 항에 있어서, 상기 제 2 면으로부터 상기 반도체 기판의 일부를 제거하여 상기 보이드 및 상기 적어도 하나의 비어 전극을 상기 제 2 면으로부터 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  15. 제 14 항에 있어서, 상기 보이드의 폭은 상기 제 2 면으로부터 상기 제 1 면 방향으로 갈수록 작아지는 것을 특징으로 하는 반도체 칩의 제조 방법.
  16. 제 10 항에 있어서, 상기 적어도 하나의 도전성 범프는 무연(Pb-free) 주석계(Sn-base) 합금을 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  17. 복수의 반도체 칩들을 형성하는 단계;
    상기 복수의 반도체 칩들을 서로 적층하는 단계; 및
    상기 복수의 반도체 칩들을 연결하는 단계를 포함하고,
    상기 복수의 반도체 칩들 각각의 형성 단계는,
    제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 적어도 하나의 도전성 패드를 형성하는 단계;
    상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장되며, 그 내부에 보이드를 포함하는 적어도 하나의 비어 전극을 형성하는 단계;
    상기 적어도 하나의 비어 전극의 상면 상에 적어도 하나의 도전성 범프를 형성하는 단계; 및
    상기 제 2 면으로부터 상기 반도체 기판의 일부를 제거하여 상기 적어도 하나의 비어 전극 및 상기 보이드를 상기 제 2 면으로부터 노출시키는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 스택 구조의 제조 방법.
  18. 제 17 항에 있어서, 상기 복수의 반도체 칩들의 적층은, 상기 복수의 반도체 칩들 가운데 서로 인접한 상부의 반도체 칩 및 하부의 반도체 칩 가운데 상기 상부의 반도체 칩의 보이드가 상기 하부의 반도체 칩의 상기 적어도 하나의 도전성 범프와 정렬되도록 수행하는 것을 특징으로 하는 스택 구조의 제조 방법.
  19. 제 18 항에 있어서, 상기 복수의 반도체 칩들의 연결은, 상기 하부의 반도체 칩의 상기 적어도 하나의 도전성 범프가 상기 상부의 반도체 칩의 상기 보이드 내부의 일부로 채워지도록 수행하는 것을 특징으로 하는 스택 구조의 제조 방법.
  20. 제 19 항에 있어서, 상기 복수의 반도체 칩들의 연결은, 상기 복수의 반도체 칩들 상에 하중을 가하여 상기 적어도 하나의 도전성 범프를 상기 보이드 내부로 소성 변형시켜 수행하는 것을 특징으로 하는 스택 구조의 제조 방법.
  21. 제 19 항에 있어서, 상기 복수의 반도체 칩들의 연결은, 상기 복수의 반도체 칩들을 가열하여 상기 적어도 하나의 도전성 범프가 상기 보이드 내부의 상기 적어도 하나의 비어 전극 상으로 젖어들어 접착되도록 수행하는 것을 특징으로 하는 스택 구조의 제조 방법.
  22. 제 19 항에 있어서, 상기 복수의 반도체 칩들의 연결은, 상기 복수의 반도체 칩들 상에 하중을 가하면서 상기 복수의 반도체 칩들을 가열하여 수행하는 것을 특징으로 하는 스택 구조의 제조 방법.
  23. 제 17 항에 있어서, 상기 복수의 반도체 칩들을 기판 상에 적층하는 단계;
    상기 기판과 상기 복수의 반도체 칩들 가운데 최하부의 반도체 칩을 연결하는 단계; 및
    상기 기판 상에 상기 복수의 반도체 칩들을 덮도록 몰딩 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 구조의 제조 방법.
  24. 제 23 항에 있어서, 상기 기판과 상기 최하부의 반도체 칩의 연결은 적어도 하나의 제 2 도전성 범프를 상기 기판으로부터 상기 최하부의 반도체 칩의 상기 보이드 내의 일부로 채워 수행하는 것을 특징으로 하는 스택 구조의 제조 방법.
  25. 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 적어도 하나의 도전성 패드를 형성하는 단계;
    상기 적어도 하나의 도전성 패드 및 상기 반도체 기판을 관통하며, 그 내부에 상기 제 2 면으로부터 노출된 보이드를 포함하는 적어도 하나의 비어 전극을 형성하는 단계; 및
    상기 제 2 면으로부터 상기 보이드 내부를 채우도록 적어도 하나의 도전성 필러를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066745B1 (ko) * 2009-07-06 2011-09-21 부산대학교 산학협력단 반도체 집적 회로 장치의 제조방법
KR101109053B1 (ko) * 2010-03-29 2012-01-31 한국생산기술연구원 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법
KR101142337B1 (ko) * 2010-05-07 2012-05-17 에스케이하이닉스 주식회사 반도체 칩 및 그의 제조방법과 이를 이용한 스택 패키지
WO2023014165A1 (ko) * 2021-08-05 2023-02-09 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지
US11626370B2 (en) 2020-09-23 2023-04-11 Samsung Electronics Co., Ltd. Interconnection structure of a semiconductor chip and semiconductor package including the interconnection structure

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
JP2010535427A (ja) 2007-07-31 2010-11-18 テッセラ，インコーポレイテッド 貫通シリコンビアを使用する半導体実装プロセス
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
EP2273545B1 (en) * 2009-07-08 2016-08-31 Imec Method for insertion bonding and kit of parts for use in said method
KR20110124993A (ko) * 2010-05-12 2011-11-18 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8659152B2 (en) * 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
KR101697573B1 (ko) 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US9077344B2 (en) * 2010-12-07 2015-07-07 Atmel Corporation Substrate for electrical component and method
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US9362134B2 (en) * 2011-02-10 2016-06-07 Xintec Inc. Chip package and fabrication method thereof
US8901701B2 (en) * 2011-02-10 2014-12-02 Chia-Sheng Lin Chip package and fabrication method thereof
JP5809476B2 (ja) * 2011-07-29 2015-11-11 新明和工業株式会社 成膜装置および成膜方法
JP2013098514A (ja) * 2011-11-07 2013-05-20 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、電子機器
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
US20150097259A1 (en) * 2013-04-01 2015-04-09 Industrial Technology Research Institute Conductive via structure, package structure, and package of photosensitive device
CN104766847A (zh) * 2014-01-07 2015-07-08 财团法人工业技术研究院 导通孔结构、封装结构以及光感测元件封装
US10083893B2 (en) * 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method
JP6081387B2 (ja) * 2014-01-30 2017-02-15 株式会社東芝 半導体装置および半導体装置の製造方法
CN109904127B (zh) * 2015-06-16 2023-09-26 合肥矽迈微电子科技有限公司 封装结构及封装方法
JP6495130B2 (ja) * 2015-07-24 2019-04-03 新光電気工業株式会社 半導体装置及びその製造方法
US9761509B2 (en) 2015-12-29 2017-09-12 United Microelectronics Corp. Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device
JP2017168528A (ja) 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体製造方法
US20190357364A1 (en) * 2018-05-17 2019-11-21 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component Carrier With Only Partially Filled Thermal Through-Hole
CN109390127B (zh) 2018-11-12 2024-01-30 矽力杰半导体技术(杭州)有限公司 可支撑式封装器件和封装组件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066745B1 (ko) * 2009-07-06 2011-09-21 부산대학교 산학협력단 반도체 집적 회로 장치의 제조방법
KR101109053B1 (ko) * 2010-03-29 2012-01-31 한국생산기술연구원 관통 비아홀이 형성된 웨이퍼 및 이에 대한 적층방법
KR101142337B1 (ko) * 2010-05-07 2012-05-17 에스케이하이닉스 주식회사 반도체 칩 및 그의 제조방법과 이를 이용한 스택 패키지
US11626370B2 (en) 2020-09-23 2023-04-11 Samsung Electronics Co., Ltd. Interconnection structure of a semiconductor chip and semiconductor package including the interconnection structure
WO2023014165A1 (ko) * 2021-08-05 2023-02-09 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
US20100038778A1 (en) 2010-02-18
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