JP6495130B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
近年、半導体チップを実装するパッケージにおいて、小型化（薄型化）、多ピン化、高密度化が要求されている。そして、このような要求に応えるべく、複数の半導体チップを１つの配線基板上に実装したシステム・イン・パッケージ（System in Package：ＳｉＰ）が実用化されている。
特に、複数の半導体チップを３次元的に積層する３次元実装技術を用いたＳｉＰ、所謂チップ積層型パッケージは、高集積化が可能になるという利点に加え、配線長の短縮が可能になるという利点を有している。これにより、回路動作の高速化や配線の浮遊容量の低減が可能になるため、広く実用化されている。
例えば、３次元実装技術を用いたＳｉＰとして、配線基板上に、貫通電極が形成された第１の半導体チップを積層し、更に第１の半導体チップ上に第２の半導体チップを積層した構造が提案されている（例えば、特許文献１参照）。この構造では、第１の半導体チップの貫通電極を介して、配線基板と第２の半導体チップとが電気的に接続される。
特開２０１３−５５３１３号公報
しかしながら、上記のＳｉＰでは、第１の半導体チップの上面に露出した貫通電極上にパッドを形成し、パッドの真上に第２の半導体チップの接続端子が配置され、両者がはんだ等により接続されている。第２の半導体チップの接続端子の直下に貫通電極が存在することで、第２の半導体チップの実装時や、実装後に環境温度の変化が繰り返された場合等に、貫通電極へ応力が集中し、貫通電極にクラックが生じる等の問題が発生するおそれがある。特に、貫通電極が小径化するにつれて、このような問題が発生するおそれが高くなり、第１の半導体チップと第２の半導体チップとの接続信頼性を低下させる。
本発明は、上記に鑑みてなされたもので、貫通電極を有する半導体チップ上に他の半導体チップを実装する際に、両者の接続信頼性を向上することが可能な半導体装置を提供することを課題とする。
本半導体装置は、貫通電極、及び前記貫通電極の一端面に形成されたパッド、を備えた第１の半導体チップと、接続端子を備え、前記接続端子が形成された側と前記パッドが形成された側とが対向するように、前記第１の半導体チップ上に積層された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップの間に設けられた導電性の接合部と、を有し、前記第１の半導体チップと前記第２の半導体チップとは、前記貫通電極の前記一端面と、前記接続端子の前記第１の半導体チップと対向する面とが、平面視で重複しないように配されており、前記導電性の接合部は前記パッドと前記接続端子を電気的に接続し、前記パッド上の第１の部分と、前記第１の半導体チップの前記第２の半導体チップに対向する面上にあり、前記第１の部分から延伸する第２の部分と、を有し、前記接続端子は前記第２の部分と直接接触していることを要件とする。
開示の技術によれば、貫通電極を有する半導体チップ上に他の半導体チップを実装する際に、両者の接続信頼性を向上することが可能な半導体装置を提供できる。
第１の実施の形態に係る半導体装置を例示する断面図である。 第１の実施の形態に係る半導体装置における半導体チップ同士の接続部の平面透視図である。 図１の半導体チップ同士の接続部の構造を例示する部分拡大図である。 比較例に係る接続部の構造を例示する部分拡大断面図である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第２の実施の形態に係る半導体装置を例示する断面図である。 図７のＢ部の部分拡大断面図である。 半導体チップ同士の接続部の構造を例示する部分拡大図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体装置の構造］
まず、第１の実施の形態に係る半導体装置の構造について説明する。図１は、第１の実施の形態に係る半導体装置を例示する断面図である。図２は、第１の実施の形態に係る半導体装置における半導体チップ同士の接続部の平面透視図である。
図１及び図２を参照するに、半導体装置１は、主要な構成要素として、配線基板１０と、半導体チップ３０と、半導体チップ５０とを有する。半導体装置１において、配線基板１０上には、半導体チップ３０及び半導体チップ５０が順次積層されている。
なお、本実施の形態では、便宜上、半導体装置１の半導体チップ５０側を上側又は一方の側、配線基板１０側を下側又は他方の側とする。又、各部位の半導体チップ５０側の面を一方の面又は上面、配線基板１０側の面を他方の面又は下面とする。但し、半導体装置１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を配線基板１０の一方の面の法線方向から視ることを指し、平面形状とは対象物を配線基板１０の一方の面の法線方向から視た形状を指すものとする。
（配線基板）
配線基板１０は、コア層１１の両面に配線層及び絶縁層が積層された配線基板である。具体的には、コア層１１の一方の面には、配線層１３、絶縁層１４、配線層１５、及びソルダーレジスト層１６が順次積層されている。又、コア層１１の他方の面には、配線層２３、絶縁層２４、配線層２５、及びソルダーレジスト層２６が順次積層されている。
コア層１１としては、例えば、ガラスクロスにエポキシ系樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。コア層１１には、コア層１１を厚さ方向に貫通する貫通配線１２が設けられている。
配線層１３は、コア層１１の一方の面に形成されている。又、配線層２３は、コア層１１の他方の面に形成されている。配線層１３と配線層２３とは、貫通配線１２により電気的に接続されている。配線層１３及び２３、並びに貫通配線１２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１３及び２３の厚さは、例えば、１０〜３０μｍ程度とすることができる。なお、貫通配線１２と配線層１３と配線層２３とは一体に形成されたものであってもよい。
絶縁層１４は、コア層１１の一方の面に配線層１３を覆うように形成されている。絶縁層１４の材料としては、例えば、エポキシ系樹脂を主成分とする絶縁性樹脂等を用いることができる。絶縁層１４は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１４の厚さは、例えば１５〜３５μｍ程度とすることができる。
配線層１５は、絶縁層１４の一方の側に形成されている。配線層１５は、絶縁層１４を貫通し配線層１３の上面を露出するビアホールの内壁面に形成されたビア配線、及び絶縁層１４の上面に形成された配線パターンを含んで構成されている。配線層１５の材料等は、例えば、配線層１３と同様とすることができる。
ソルダーレジスト層１６は、絶縁層１４の上面に、配線層１５を覆うように形成されている。ソルダーレジスト層１６は開口部１６ｘを有し、開口部１６ｘ内には配線層１５の一部が露出して半導体チップ３０との接続用のパッドを構成している。ソルダーレジスト層１６は、例えば、エポキシ系樹脂やアクリル系樹脂等の感光性樹脂等から形成することができる。ソルダーレジスト層１６の厚さは、例えば１５〜３５μｍ程度とすることができる。
絶縁層２４は、コア層１１の他方の面に配線層２３を覆うように形成されている。絶縁層２４の材料や厚さは、例えば、絶縁層１４と同様とすることができる。絶縁層２４は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層２５は、絶縁層２４の他方の側に形成されている。配線層２５は、絶縁層２４を貫通し配線層２３の下面を露出するビアホールの内壁面に形成されたビア配線、及び絶縁層２４の下面に形成された配線パターンを含んで構成されている。配線層２５の材料等は、例えば、配線層１３と同様とすることができる。
ソルダーレジスト層２６は、絶縁層２４の下面に、配線層２５を覆うように形成されている。ソルダーレジスト層２６は、開口部２６ｘを有し、開口部２６ｘ内には配線層２５の一部が露出している。開口部２６ｘ内に露出する配線層２５は、マザーボード等の実装基板（図示せず）と電気的に接続するためのパッドとして用いることができる。ソルダーレジスト層２６の材料等は、例えば、ソルダーレジスト層１６と同様とすることができる。なお、開口部２６ｘ内に露出する配線層２５の下面にはんだバンプ６１が形成されていてもよい。
（第１の半導体チップ）
半導体チップ３０（第１の半導体チップ）は、配線基板１０の一方の面にフェイスダウン状態で（回路形成面を配線基板１０の一方の面に向けて）フリップチップ実装されている。半導体チップ３０は、半導体基板３１と、絶縁層３２と、絶縁膜３３と、貫通電極３４と、パッド３５と、配線層３６と、ビア配線３７と、パッド３８と、絶縁層３９と、保護膜４０と、接続端子４１とを備えている。
半導体基板３１の材料としては、例えば、シリコン（Ｓｉ）等を用いることができる。半導体基板３１の厚さは、例えば、３０〜２００μｍ程度とすることができる。半導体基板３１は、例えば、薄板化されたシリコンウェハが個片化されたものである。
絶縁層３２は、半導体基板３１の一方の面（回路形成面とは反対側の面）を被覆している。絶縁層３２の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂を用いることができる。絶縁層３２の厚さは、例えば、１０〜５０μｍ程度とすることができる。
絶縁膜３３は、半導体基板３１の他方の面、及び半導体基板３１及び絶縁層３２を貫通する貫通孔３１ｘの内壁面を連続的に被覆している。絶縁膜３３としては、例えば、シリコン酸化膜や窒化シリコン膜を用いることができる。絶縁膜３３の厚さは、例えば、０．５〜１．０μｍ程度とすることができる。
貫通電極３４は、絶縁膜３３で被覆された貫通孔３１ｘ内を充填している。貫通電極３４の平面形状は例えば円形であり、貫通電極３４の直径は例えば１０〜２０μｍ程度とすることができる。貫通電極３４のピッチは、例えば、４０〜１００μｍ程度とすることができる。貫通電極３４は、例えば、銅（Ｃｕ）等により形成することができる。
貫通電極３４の上端面（一端面）は、例えば、半導体基板３１の一方の面側で絶縁層３２の上面と略面一となるように形成されている。貫通電極３４の上端面には、パッド３５が形成されている。パッド３５の詳細については後述する。
貫通電極３４の下端面（他端面）は、例えば、半導体基板３１の他方の面側で絶縁膜３３の下面と略面一となるように形成されている。貫通電極３４の下端面は、配線層３６と電気的に接続されている。
配線層３６は、半導体基板３１の他方の面を被覆する絶縁膜３３の下面に形成されている。配線層３６はビア配線３７を介してパッド３８と電気的に接続されている。すなわち、配線層３６及びビア配線３７は、貫通電極３４とパッド３８とを電気的に接続している。配線層３６及びビア配線３７の材料としては、例えば、銅（Ｃｕ）等を用いることができる。パッド３８の材料としては、例えば、アルミニウム（Ａｌ）等を用いることができる。
絶縁層３９は、配線層３６及びビア配線３７を被覆している。絶縁層３９の材料としては、例えば、誘電率の低い低誘電体材料（所謂Ｌｏｗ−ｋ材）を用いることができる。低誘電体材料の一例としては、例えば、ＳｉＯＣ等を挙げることができる。低誘電体材料の他の例としては、例えば、ＳｉＯＦや有機ポリマー系の材料等を挙げることができる。絶縁層３９の誘電率は、例えば、３．０〜３．５程度とすることができる。絶縁層３９の厚さは、例えば、０．５〜２μｍ程度とすることができる。
保護膜４０は、絶縁層３９の下面に形成され、パッド３８を被覆している。保護膜４０は開口部４０ｘを有し、開口部４０ｘ内にはパッド３８が露出している。保護膜４０は、半導体基板３１に形成された半導体集積回路を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜４０としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、保護膜４０として、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層したものを用いてもよい。
接続端子４１は、開口部４０ｘ内に露出するパッド３８の下面に形成されており、パッド３８の下面から下方に延びる略円柱状の接続用バンプである。接続端子４１は、貫通電極３４や、半導体基板３１に形成された半導体集積回路と、電気的に接続されている。接続端子４１の高さは、例えば、２０〜４０μｍ程度とすることができる。接続端子４１の直径は、例えば、１０〜４０μｍ程度とすることができる。接続端子４１の材料としては、例えば、銅（Ｃｕ）等を用いることができる。
接続端子４１は、はんだ等からなる接合部６２を介して、配線基板１０の開口部１６ｘ内に露出する配線層１５と電気的に接続されている。
（第２の半導体チップ）
半導体チップ５０（第２の半導体チップ）は、半導体基板５１と、保護膜５２と、パッド５３と、接続端子５４とを備えており、接続端子５４が形成された側とパッド３５が形成された側とが対向するように、半導体チップ３０上に積層されている。言い換えれば、半導体チップ５０は、半導体チップ３０の一方の面（回路形成面とは反対側の面）にフェイスダウン状態でフリップチップ実装されている。
半導体基板５１の材料としては、例えば、シリコン（Ｓｉ）等を用いることができる。半導体基板５１の厚さは、例えば、３０〜２００μｍ程度とすることができる。半導体基板５１は、例えば、薄板化されたシリコンウェハが個片化されたものである。
保護膜５２は、半導体基板５１の他方の面を被覆している。保護膜５２は、半導体基板５１に形成された半導体集積回路を保護するための膜である。保護膜５２の材料等は、例えば、保護膜４０と同様とすることができる。
パッド５３は、半導体基板５１の他方の面に形成されており、半導体基板５１の半導体集積回路と電気的に接続されている。パッド５３の下面は、保護膜５２に形成された開口部５２ｘ内に露出している。パッド５３の材料としては、例えば、アルミニウム（Ａｌ）等を用いることができる。
接続端子５４は、開口部５２ｘ内に露出するパッド５３の下面に形成されている。接続端子５４としては、例えばＡｌジンケート法や無電解めっき法により形成されたＮｉ／Ａｕ／Ｓｎ層（Ｎｉ層とＡｕ層とＳｎ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ／Ｓｎ層（Ｎｉ層とＰｄ層とＡｕ層とＳｎ層をこの順番で積層した金属層）を用いることができる。
又、接続端子５４として、例えば、Ａｌジンケート法や無電解めっき法により形成されたＮｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）を用いることができる。
又、接続端子５４として、例えば、柱状の接続用バンプにはんだ層を形成したものを用いることもできる。この場合、接続用バンプの材料としては例えば銅（Ｃｕ）等を用いることができ、はんだ層の材料としては例えば鉛フリーはんだ（Ｓｎ−Ａｇ等）を用いることができる。
接続端子５４は、はんだ等からなる接合部６３を介して、半導体チップ３０のパッド３５と電気的に接続されている。
（アンダーフィル樹脂、モールド樹脂）
配線基板１０と半導体チップ３０との間には、接続端子４１や接合部６２を被覆するアンダーフィル樹脂７１が充填されている。半導体チップ３０と半導体チップ５０との間には、接続端子５４や接合部６３を被覆するアンダーフィル樹脂７２が充填されている。アンダーフィル樹脂７２は、配線基板１０と半導体チップ５０との間のアンダーフィル樹脂７１の周囲に延伸している。更に、配線基板１０上には、半導体チップ３０及び５０やアンダーフィル樹脂７１及び７２を封止する封止樹脂７９が設けられている。アンダーフィル樹脂７１及び７２、封止樹脂７９の材料としては、例えば、エポキシ系樹脂等を用いることができる。
（半導体チップ同士の接続部の構造）
図３は、図１の半導体チップ同士の接続部の構造を例示する部分拡大図であり、図３（ａ）は断面図、図３（ｂ）は平面透視図である。前述のように、半導体チップ３０において、貫通電極３４の上端面には、パッド３５が形成されている。パッド３５の平面形状は例えば円形であり、パッド３５の外周側は貫通電極３４の上端面から周囲（絶縁層３２の上面）に延伸している。貫通電極３４の直径は、例えば、５〜２０μｍ程度である。パッド３５の外周側は、例えば、数μｍ程度貫通電極３４の上端面から絶縁層３２の上面に円環状に延伸している。
パッド３５は、貫通電極３４の上端面と接し、絶縁層３２の上面に延伸する内側めっき層３５１と、内側めっき層３５１の表面全体を被覆する外側めっき層３５２とを含む構造である。パッド３５は、中央部が高く外周側に行くにつれて高さが低くなる凸形状のドーム型であり、中央部の高さ（最も高い部分の高さ）は、例えば、数μｍ程度とすることができる。
凸形状のパッド３５は、無電解めっき法により形成することができる。無電解めっき法では、絶縁層３２上にレジスト層を形成することなくめっきを行うので、貫通電極３４の上端面からめっきが等方的に成長し、凸形状のパッド３５が形成される。無電解めっき法において、内側めっき層３５１としては、例えば、ニッケル層（Ｎｉ層）を用いることができる。内側めっき層３５１として、Ｎｉ／Ｐｄ層（Ｎｉ層とＰｄ層とをこの順番で積層した金属層）を用いてもよい。外側めっき層３５２としては、例えば、金層（Ａｕ層）を用いることができる。
半導体チップ３０と半導体チップ５０とは、貫通電極３４の半導体チップ５０と対向する面と、接続端子５４の半導体チップ３０と対向する面とが、平面視で重複しないように配されている。そして、半導体チップ３０のパッド３５は、はんだからなる接合部６３を介して、半導体チップ５０の接続端子５４と電気的に接続されている。
なお、貫通電極３４の半導体チップ５０と対向する面と、接続端子５４の半導体チップ３０と対向する面とが、平面視で重複しないように配されていれば、貫通電極３４と接続端子５４とが部分的に平面視で重複してもよい。
図４は、比較例に係る接続部の構造を例示する部分拡大断面図である。比較例に係る接続部は、パッド３５がパッド４５に置換された以外は図３（ａ）に示す構造と同様である。
パッド４５は、電解めっき法により形成されたものであり、パッド３５の凸形状とは異なり、円盤状に形成されている。パッド４５において、下側めっき層４５１の上面を被覆するように上側めっき層４５２が形成されているが、下側めっき層４５１の側面には上側めっき層４５２が形成されていない。なお、下側めっき層４５１の材料は内側めっき層３５１の材料と同様であり、上側めっき層４５２の材料は外側めっき層３５２の材料と同様である。
電解めっき法によりパッド４５を形成するには、まず、絶縁層３２上に無電解めっき法等により、銅（Ｃｕ）等からなるシード層を形成する。次に、シード層上にパッド４５に対応する開口部を備えたレジスト層を形成する。そして、シード層を給電層に利用して電解めっきを行い、レジスト層の開口部内に下側めっき層４５１を形成し、更に、下側めっき層４５１の上面に上側めっき層４５２を積層する。
続いて、レジスト層を除去した後に、下側めっき層４５１及び上側めっき層４５２をマスクにして、不要なシード層をエッチングにより除去する。これにより、シード層上に下側めっき層４５１及び上側めっき層４５２が積層されたパッド４５が形成される。なお、図４では、シード層の図示は省略されている。
以上の説明からわかるように、上側めっき層４５２を形成する際には下側めっき層４５１の側面はレジスト層に被覆されているため、下側めっき層４５１の側面には上側めっき層４５２が形成されない。又、レジスト層の開口部内において、均一にめっきが析出するため、下側めっき層４５１及び上側めっき層４５２の形状は凸形状とはならず円盤状となる。
このように、電解めっき法で形成されたパッド４５は円盤状となり、下側めっき層４５１の側面には上側めっき層４５２が形成されない。そのため、図４のＡ部に示すように、はんだとの濡れ性に優れたＡｕ層等からなる上側めっき層４５２には接合部６３が形成されるが、はんだとの濡れ性に劣るＮｉ層等からなる下側めっき層４５１の側面には接合部６３が形成されない。その結果、貫通電極３４と接続端子５４とが互いにずれた位置に配置されていると、貫通電極３４上のパッド３５と接続端子５４とを接続する部分の接合部６３の量が極めて少なくなり、両者を信頼性の高い状態で接合することができない。
これに対して、本実施の形態では、図３を参照して説明したように、貫通電極３４上には凸形状のパッド３５が形成され、パッド３５の最表面は、接合部６３を構成するはんだとの濡れ性に優れたＡｕ層等からなる外側めっき層３５２である。これにより、貫通電極３４と接続端子５４とが互いにずれた位置に配置されていても、はんだが外側めっき層３５２の表面全体に濡れ広がり、パッド３５と接続端子５４とを接続する部分の接合部６３の量が十分多くなる。そのため、貫通電極３４と接続端子５４とは、パッド３５及び接合部６３を介して信頼性の高い状態で接合される。
なお、パッド３５と接続端子５４とを接続する部分の接合部６３の量が十分多くなることが重要であり、この要件が満たされれば、はんだが外側めっき層３５２の表面全体を完全に覆うように濡れ広がることは必須ではない（以降、同様）。
［第１の実施の形態に係る半導体装置の製造方法］
次に、第１の実施の形態に係る半導体装置の製造方法について説明する。図５及び図６は、第１の実施の形態に係る半導体装置の製造工程を例示する図である。
まず、図５（ａ）に示す工程では、周知の手法により配線基板１０を作製する。そして、配線基板１０上に、開口部１６ｘ内に露出する配線層１５を被覆するアンダーフィル樹脂７１を形成する。アンダーフィル樹脂７１は、例えば、配線基板１０上にＢ−ステージ状態（半硬化状態）の樹脂フィルム（エポキシ系樹脂等）をラミネートすることで形成できる。或いは、配線基板１０上に液状又はペースト状の樹脂（エポキシ系樹脂等）を印刷法等により塗布し、その後プリベークしてＢ−ステージ状態としてもよい。
又、貫通電極３４及び貫通電極３４の上端面に形成されたパッド３５等を備えた半導体チップ３０を準備する。なお、パッド３５は、無電解めっき法により図３（ａ）に示す凸形状に形成されている。そして、半導体チップ３０の接続端子４１の先端に接合部６２を形成する。接合部６２は、例えば、接続端子４１の先端にクリームはんだ（Ｓｎ−Ａｇ等）を塗布し、リフローすることにより形成できる。
次に、接合部６２が形成された接続端子４１が開口部１６ｘ内に露出する配線層１５の上にくるように、半導体チップ３０と配線基板１０とを位置合わせし、半導体チップ３０を配線基板１０側に押圧する。これにより、接合部６２が形成された接続端子４１がＢステージ状態のアンダーフィル樹脂７１を突き破り、接合部６２が開口部１６ｘ内に露出する配線層１５と接する。
次に、図５（ｂ）に示す工程では、半導体チップ３０を配線基板１０上にフリップチップ実装する。具体的には、半導体チップ３０を配線基板１０側に押圧しながら加熱する。これにより、接合部６２が溶融後凝固し、接続端子４１と開口部１６ｘ内に露出する配線層１５とが接合部６２を介して接合される。同時に、アンダーフィル樹脂７１が熱硬化する。アンダーフィル樹脂７１は、配線基板１０と半導体チップ３０との間に充填され、接続端子４１や接合部６２を被覆する。
次に、図６（ａ）に示す工程では、半導体チップ３０上に、パッド３５を被覆するアンダーフィル樹脂７２を形成する。アンダーフィル樹脂７２は、例えば、半導体チップ３０上にＢ−ステージ状態（半硬化状態）の樹脂フィルム（エポキシ系樹脂等）をラミネートすることで形成できる。或いは、半導体チップ３０上に液状又はペースト状の樹脂（エポキシ系樹脂等）を印刷法等により塗布し、その後プリベークしてＢ−ステージ状態としてもよい。
次に、図６（ｂ）に示す工程では、接続端子５４等を備えた半導体チップ５０を準備する。そして、半導体チップ５０の接続端子５４の先端に接合部６３を形成する。接合部６３は、例えば、接続端子５４の先端にクリームはんだ（Ｓｎ−Ａｇ等）を塗布し、リフローすることにより形成できる。
次に、図６（ｃ）に示す工程では、半導体チップ５０を半導体チップ３０上にフリップチップ実装する。具体的には、半導体チップ３０と半導体チップ５０とを、パッド３５が形成された面と接続端子５４が形成された面とが対向するように配する。なお、この際、半導体チップ３０と半導体チップ５０とは、貫通電極３４の半導体チップ５０と対向する面と、接続端子５４の半導体チップ３０と対向する面とが、平面視で重複しないように配される。その後、半導体チップ５０を半導体チップ３０側に押圧する。これにより、接合部６３が形成された接続端子５４がＢステージ状態のアンダーフィル樹脂７２を突き破り、接合部６３がパッド３５とずれた位置で接する。
次に、半導体チップ５０を半導体チップ３０側に押圧しながら加熱する。これにより、接合部６３が溶融後凝固し、パッド３５と接続端子５４とが接合部６３を介して図３に示す位置関係で接合され、パッド３５と接続端子５４とが電気的に接続される。このとき、パッド３５の最表面は、接合部６３を構成するはんだとの濡れ性に優れたＡｕ層等からなる外側めっき層３５２である。これにより、貫通電極３４と接続端子５４とが互いにずれた位置に配置されていても、はんだが外側めっき層３５２の表面全体に濡れ広がり、パッド３５と接続端子５４とを接続する部分の接合部６３の量が十分多くなる。
又、アンダーフィル樹脂７２が熱硬化する。アンダーフィル樹脂７２は、半導体チップ３０と半導体チップ５０の間に充填され、接続端子５４や接合部６３を被覆する。アンダーフィル樹脂７２は、配線基板１０と半導体チップ５０との間のアンダーフィル樹脂７１の周囲に延伸する。
図６（ｃ）に示す工程の後、配線基板１０上に順次積層された半導体チップ３０及び半導体チップ５０を封止する封止樹脂７９を形成し、必要に応じて、開口部２６ｘ内に露出する配線層２５の下面に、はんだバンプ６１を形成する。これにより、図１及び図２に示す半導体装置１が完成する。
なお、封止樹脂７９として熱硬化性を有したモールド樹脂を用いた場合には、図６（ｃ）に示す構造体を金型内に収容し、金型内に所定の圧力を印加したモールド樹脂を導入する。その後、モールド樹脂を加熱して硬化させることで、封止樹脂７９を形成できる。
このように、第１の実施の形態では、半導体チップ３０と半導体チップ５０とは、貫通電極３４の半導体チップ５０と対向する面と、接続端子５４の半導体チップ３０と対向する面とが、平面視で重複しないように配されている。これにより、貫通電極３４へ応力が集中することを防止できる。
その結果、上層となる半導体チップの実装時や、実装後に環境温度の変化が繰り返された場合等に、貫通電極３４にクラックが生じる等の問題が発生するおそれを防止することが可能となり、上下に隣接する半導体チップ間の接続信頼性を向上できる。なお、この接続構造（図３に示す接続構造）は、貫通電極３４が小径化した場合に特に有効である。
又、貫通電極３４上には無電解めっき法により凸形状のパッド３５が形成され、パッド３５の最表面は、接合部６３を構成するはんだとの濡れ性に優れたＡｕ層等からなる外側めっき層３５２である。これにより、貫通電極３４と接続端子５４とが互いにずれた位置に配置されていても、はんだが外側めっき層３５２の表面全体に濡れ広がり、パッド３５と接続端子５４とを接続する部分の接合部６３の量が十分多くなる。そのため、貫通電極３４と接続端子５４とは、パッド３５及び接合部６３を介して信頼性の高い状態で接合される。
〈第２の実施の形態〉
第２の実施の形態では、半導体チップを更に多段に積層する例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図７は、第２の実施の形態に係る半導体装置を例示する断面図である。図８は、図７のＢ部の部分拡大断面図である。なお、便宜上、図７では、細部の符号を省略している。
図７を参照するに、半導体装置２は、主要な構成要素として、配線基板１０と、半導体チップ３０と、半導体チップ５０と、半導体チップ８０と、半導体チップ９０とを有する。半導体装置２において、配線基板１０上には、半導体チップ３０、半導体チップ８０、半導体チップ９０、及び半導体チップ５０が順次積層されている。なお、便宜上、半導体チップ８０と半導体チップ９０とを別符号としているが、半導体チップ８０と半導体チップ９０とは同一構造である。
配線基板１０と半導体チップ３０との間にはアンダーフィル樹脂７１が充填され、半導体チップ３０と半導体チップ８０との間にはアンダーフィル樹脂７２が充填されている。又、半導体チップ８０と半導体チップ９０との間にはアンダーフィル樹脂７３が充填され、半導体チップ９０と半導体チップ５０との間にはアンダーフィル樹脂７４が充填されている。
図７及び図８に示すように、半導体チップ８０及び半導体チップ９０は、半導体チップ５０と同様の構造の半導体チップに、半導体チップ３０と同様に、貫通孔３１ｘ、絶縁層３２、絶縁膜３３、貫通電極３４、及びパッド３５を形成したものである。貫通電極３４は、パッド５３の直上に形成されている。
上下に隣接する半導体チップにおいて、隣接する半導体チップの一方に形成された貫通電極３４の、隣接する半導体チップの他方と対向する面と、隣接する半導体チップの他方に形成された接続端子５４の隣接する半導体チップの一方と対向する面とが、平面視で重複しないように配されている。又、第１の実施の形態と同様に、貫通電極３４上にはパッド３５が形成され、パッド３５の表面全体には、はんだとの濡れ性に優れたＡｕ層等からなる外側めっき層３５２が形成されている。そのため、貫通電極３４と接続端子５４とが互いにずれた位置に配置されていても、両者は信頼性の高い状態で接合される。なお、積層する半導体チップの数は任意に決定することができる。
このように、３つ以上の半導体チップを積層した場合も、上下に隣接する半導体チップにおいて、接続端子５４を貫通電極３４に対してずれた位置に配置することで、第１の実施の形態と同様に、貫通電極３４への応力集中を防止できる。その結果、第１の実施の形態と同様の効果を奏する。
又、各半導体チップの貫通電極３４上に無電解めっき法により凸形状のパッド３５が形成され、パッド３５の表面全体には、はんだとの濡れ性に優れたＡｕ層等からなる外側めっき層３５２が形成されている。そのため、第１の実施の形態と同様に、接合部６３は外側めっき層３５２の表面全体に濡れ広がる。その結果、貫通電極３４と接続端子５４とが互いにずれた位置に配置されていても、貫通電極３４上のパッド３５と接続端子５４とを接続する部分の接合部６３の量が十分多くなるため、パッド３５と接続端子５４とを信頼性の高い状態で接合できる。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、貫通電極３４と接続端子５４とをずらす方向を統一しない例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図９は、半導体チップ同士の接続部の構造を例示する部分拡大図であり、図９（ａ）は断面図、図９（ｂ）は平面透視図である。図９において、半導体チップ３０は、互いに隣接する貫通電極３４１及び３４２を含んでいる。又、半導体チップ５０は、互いに隣接する接続端子５４１及び５４２を含んでいる。
貫通電極３４１の半導体チップ５０と対向する面と、接続端子５４１の半導体チップ３０と対向する面とは、平面視で重複しないように所定の方向（貫通電極３４１に対して接続端子５４１が左側にずれる方向）にずれて配されている。
これに対して、貫通電極３４２の半導体チップ５０と対向する面と、接続端子５４２の半導体チップ３０と対向する面とは、平面視で重複しないように所定の方向とは反対方向（貫通電極３４２に対して接続端子５４２が右側にずれる方向）にずれて配されている。
このように、全ての貫通電極と接続端子とを同一方向にずらす必要はなく、貫通電極と接続端子とをずらす方向は個別に決定することができる。例えば、図９に示した２つの貫通電極のピッチが他に比べて特に狭い場合等に有効である。なお、ここでは、第１の実施の形態の変形例として説明したが、第２の実施の形態においても同様の変形を加えることができる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、配線基板１０は必ずしも樹脂基板でなくてもよく、例えば、セラミック基板等であってもよい。又、配線基板１０は必ずしも必要ではなく、半導体チップのみが積層された構造であってもよい。
又、上記の実施の形態では、配線基板１０上にアンダーフィル樹脂７１を塗布等した後に半導体チップ３０を搭載する工程の例を示した。しかし、配線基板１０上に半導体チップ３０を搭載した後に、アンダーフィル樹脂７１を配線基板１０と半導体チップ３０との間に充填する工程としてもよい。アンダーフィル樹脂７２、７３、及び７４についても同様である。
１、２ 半導体装置
１０ 配線基板
１１ コア層
１２ 貫通配線
１３、１５、２３、２５、３６ 配線層
１４、２４、３２、３９ 絶縁層
１６、２６ ソルダーレジスト層
１６ｘ、２６ｘ、４０ｘ、５２ｘ 開口部
３０、５０、８０、９０ 半導体チップ
３１、５１ 半導体基板
３１ｘ 貫通孔
３３ 絶縁膜
３４ 貫通電極
３５、３８、５３ パッド
３７ ビア配線
４０、５２ 保護膜
４１、５４ 接続端子
６１ はんだバンプ
６２、６３ 接合部
７１、７２、７３、７４ アンダーフィル樹脂
７９ 封止樹脂
３５１ 内側めっき層
３５２ 外側めっき層

Claims (14)

  1. 貫通電極、及び前記貫通電極の一端面に形成されたパッド、を備えた第１の半導体チップと、
    接続端子を備え、前記接続端子が形成された側と前記パッドが形成された側とが対向するように、前記第１の半導体チップ上に積層された第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップの間に設けられた導電性の接合部と、を有し、
    前記第１の半導体チップと前記第２の半導体チップとは、前記貫通電極の前記一端面と、前記接続端子の前記第１の半導体チップと対向する面とが、平面視で重複しないように配されており、
    前記導電性の接合部は前記パッドと前記接続端子を電気的に接続し、前記パッド上の第１の部分と、前記第１の半導体チップの前記第２の半導体チップに対向する面上にあり、前記第１の部分から延伸する第２の部分と、を有し、
    前記接続端子は前記第２の部分と直接接触している半導体装置。
  2. 前記パッドは、中央部が高く外周側に行くにつれて高さが低くなる凸形状のドーム型である請求項１に記載の半導体装置。
  3. 前記パッドは、前記貫通電極の前記一端面から周囲に延伸している請求項１又は２に記載の半導体装置。
  4. 前記導電性の接合部は、前記接続端子の前記第１の半導体チップと対向する面に形成され、前記パッドの表面を覆っている請求項１乃至３の何れか一項に記載の半導体装置。
  5. 平面視で、前記導電性の接合部は前記第１の部分と前記第２の部分の連結部で狭まっている請求項４に記載の半導体装置。
  6. 前記貫通電極は、互いに隣接する第１の貫通電極及び第２の貫通電極を含み、
    前記接続端子は、互いに隣接する第１の接続端子及び第２の接続端子を含み、
    前記第１の貫通電極の前記第２の半導体チップと対向する面と、前記第１の接続端子の前記第１の半導体チップと対向する面とは、平面視で重複しないように所定の方向にずれて配されており、
    前記第２の貫通電極の前記第２の半導体チップと対向する面と、前記第２の接続端子の前記第１の半導体チップと対向する面とは、平面視で重複しないように前記所定の方向とは異なる方向にずれて配されている請求項１乃至５の何れか一項に記載の半導体装置。
  7. 前記パッドは、前記貫通電極の前記一端面と接する内側めっき層と、前記内側めっき層の表面全体を被覆する外側めっき層とを含む請求項１乃至６の何れか一項に記載の半導体装置。
  8. 前記外側めっき層は金層である請求項７に記載の半導体装置。
  9. 前記第１の半導体チップが積層方向に積層されている、少なくとも一つの第３の半導体チップを更に有し、
    前記第１の半導体チップは、前記少なくとも一つの第３の半導体チップに対向する面に接続端子を更に有し、
    前記少なくとも一つの第３の半導体チップは、
    貫通電極と、
    前記第３の半導体チップの前記貫通電極の前記第１の半導体チップに対向する一端面上のパッドと、を有し、
    前記少なくとも一つの第３の半導体チップの前記貫通電極の前記一端面と、前記第１の半導体チップの前記接続端子の前記少なくとも一つの第３の半導体チップに対向する面とは、平面視で重複せず、
    前記少なくとも一つの第３の半導体チップの前記パッドと前記第１の半導体チップの前記接続端子とは、他の接合部により電気的に接続されている請求項１乃至８の何れか一項に記載の半導体装置。
  10. 前記第１の半導体チップの前記貫通電極の前記一端面は、前記第１の半導体チップの前記第２の半導体チップに対向する面と略面一であり、
    前記第１の半導体チップの前記パッドは、前記第１の半導体チップの前記貫通電極の一端面の周囲を越えて前記第１の半導体チップの前記第２の半導体チップに対向する面上に延伸している請求項１乃至９の何れか一項に記載の半導体装置。
  11. 前記第１の半導体チップが基板と基板上の絶縁層を有し、
    前記導電性の接合部の前記第２の部分が、前記絶縁層の前記第２の半導体チップに対向する面上にあり、
    前記第１の半導体チップの前記パッドが前記第１の半導体チップの前記貫通電極の前記一端面の周囲を越えて前記絶縁層の前記第２の半導体チップに対向する面上に延出している請求項１乃至１０の何れか一項に記載の半導体装置。
  12. 前記導電性の接合部は、前記第１の半導体チップの前記パッドとは異なる金属材料から形成されている請求項１乃至１１の何れか一項に記載の半導体装置。
  13. 前記導電性の接合部ははんだからなり、前記第１の半導体チップの前記パッドはめっき層からなる請求項１乃至１２の何れか一項に記載の半導体装置。
  14. 貫通電極、及び前記貫通電極の一端面に無電解めっき法により形成されたパッド、を備えた第１の半導体チップを準備する工程と、
    接続端子を備えた第２の半導体チップを準備する工程と、
    前記第１の半導体チップと前記第２の半導体チップとを、前記パッドが形成された面と前記接続端子が形成された面とが対向するように配し、前記パッドと前記接続端子とを導電性の接合部を介して電気的に接続する工程と、を有し、
    前記電気的に接続する工程において、前記第１の半導体チップと前記第２の半導体チップとは、前記貫通電極の前記一端面と、前記接続端子の前記第１の半導体チップと対向する面とが、平面視で重複しないように配され、
    前記導電性の接合部は、前記パッド上の第１の部分と、前記第１の半導体チップの前記第２の半導体チップに対向する面上にあり、前記第１の部分から延伸する第２の部分と、を有するように形成され、前記接続端子は前記第２の部分と直接接触する半導体装置の製造方法。
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