WO2018198544A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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WO2018198544A1
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solder layer
connection terminal
solder
layer
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智之 小杉
河野　一郎
伸治 脇坂
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アオイ電子株式会社
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    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • a columnar electrode is formed on a semiconductor chip and the columnar electrode and a connection terminal of a circuit board are joined by solder. Since the columnar electrode is deformed so as to absorb the difference in thermal expansion coefficient between the semiconductor chip and the circuit board, compared to a structure in which the connection electrode of the semiconductor chip and the connection terminal of the circuit board are directly joined by solder, Solder cracks can be suppressed and the pitch of the joints can be reduced.
  • solder interposed between the columnar electrode and the connection terminal spreads to the connection terminal and the wiring connected to the connection terminal, it spreads to the periphery in order to secure a sufficient bonding force. A sufficient amount of solder is also required. Conventionally, since the amount of solder cannot be reduced in order to ensure the required bonding force, there is a limit in reducing the pitch of the bonding portion.
  • solder is formed on the connection terminals of the circuit board, spherical protrusion electrodes are high-frequency bonded to the connection pads of the semiconductor chip, and the protrusion electrodes and the connection terminals are soldered by thermocompression bonding.
  • a method is also known (see Patent Document 1).
  • a method of manufacturing a semiconductor device includes disposing a solder layer formed on an end surface of a columnar electrode of a semiconductor element on a connection terminal formed on one surface of a circuit board, To bond the solder layer and the connection terminal, seal the semiconductor element with a thermosetting resin, cure the thermosetting resin, and cure the thermosetting resin. Then, the solder layer is heated to a temperature higher than the melting point of the solder layer to join the solder layer and the connection terminal.
  • the solder layer has a shape whose width with the interface of the connection terminal is smaller than the width of the interface with the columnar electrode. It is preferable.
  • a width of the solder layer is smaller than a width of the connection terminal.
  • the solder layer and the connection terminal are joined at a temperature lower than the melting point of the solder layer.
  • the columnar electrode and the solder layer are formed by plating.
  • the circuit board is a solder connected to the connection terminal on the other surface facing the one surface. And having a ball mounting portion, and before placing the solder layer on the connection terminal, supporting the circuit board with a support substrate via a release layer, and applying ultrasonic waves to the solder layer And bonding the connection terminal and then peeling the support substrate and mounting a solder ball on the solder ball mounting portion on the other surface of the circuit board, the melting point of the solder layer It is preferable to join the solder ball to the solder ball mounting portion when the solder layer and the connection terminal are joined by heating to a higher temperature.
  • a semiconductor device in the method of manufacturing a semiconductor device according to the sixth aspect, joining the solder layer and the connection terminal, and joining the solder ball to the solder ball mounting portion. It is preferable to carry out by reflow.
  • the thermosetting resin that seals the semiconductor element in the method for manufacturing a semiconductor device according to the sixth aspect, before the support substrate is peeled off, the thermosetting resin that seals the semiconductor element is removed, and the peeling is performed. It is preferred to have the layer exposed.
  • a semiconductor device includes a semiconductor element having a columnar electrode with a solder layer formed on an end surface, a circuit board having a connection terminal, and a hardened seal that seals the semiconductor element.
  • the solder layer has a shape whose width with the interface with the connection terminal is smaller than the width with the interface with the columnar electrode.
  • the circuit board has a solder ball connected to the connection terminal.
  • the semiconductor element has a plurality of the columnar electrodes arranged along each of a pair of opposing sides, and the circuit It is preferable that the solder ball of the substrate has the solder ball connected to each of the columnar electrodes, and the solder ball is disposed outside the columnar electrode.
  • the columnar electrode and the connection terminal are formed of a copper-based metal, and the solder layer is formed of copper and silver. It is preferable that it is formed with the metal containing.
  • a barrier layer is interposed between the columnar electrode and the solder layer.
  • the columnar electrode is directly formed on a pad connected to an internal circuit of the semiconductor element.
  • the joint pitch can be reduced.
  • FIG. 1 is a side cross-sectional view showing a first embodiment of a semiconductor device of the present invention, cut in the thickness direction.
  • 2A to 2E are cross-sectional views for explaining a manufacturing process of the semiconductor device shown in FIG.
  • FIGS. 5A to 5C are cross-sectional views for explaining the manufacturing process of the semiconductor device continued from FIG. 6A to 6C are cross-sectional views for explaining the manufacturing process of the semiconductor device continued from FIG.
  • FIG. 7 is an enlarged cross-sectional view of the bonding region VII illustrated in FIG.
  • FIG. 5A is a schematic diagram obtained by tracing a photograph using a scanning electron microscope (SEM).
  • FIG. 8 is an enlarged cross-sectional view of the bonding region VIII illustrated in FIG. 5B, and is a schematic diagram obtained by tracing a photograph using a scanning electron microscope (SEM).
  • FIG. 9 is an enlarged cross-sectional view showing the joint portion of the second embodiment of the semiconductor device of the present invention.
  • FIG. 10 is a sectional view showing a third embodiment of the semiconductor device of the present invention.
  • FIG. 11 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
  • FIG. 1 is a side cross-sectional view showing a first embodiment of a semiconductor device of the present invention, cut in the thickness direction.
  • the semiconductor device 1 includes a semiconductor element 2, a circuit board 3, a resin 4, and solder balls 11.
  • the semiconductor element 2 includes a semiconductor chip 21, a columnar electrode 22, and a solder layer 23.
  • the circuit board 3 includes an insulating layer 31 and wirings 32.
  • the wiring 32 has a connection terminal 33 formed on the upper surface of the insulating layer 31 and an external terminal portion 34 exposed to the outside from the lower surface of the insulating layer 31.
  • the semiconductor chip 21 is a bare semiconductor chip obtained by dicing a wafer, which is a semiconductor substrate, and includes a passivation film 24 formed on the main surface and a protective film made of polyimide or the like formed on the passivation film 24. 25 and an electrode pad 26 exposed from an opening provided in each of the passivation film 24 and the protective film 25.
  • the electrode pad 26 is connected to the internal integrated circuit of the semiconductor chip 21.
  • the openings of the passivation film 24 and the protective film 25 are arranged in plural along a pair of opposite sides or four sides of the semiconductor chip 21. Are also arranged in pairs along a pair of sides or four sides.
  • the columnar electrode 22 is formed on each electrode pad 26 and has a cylindrical shape with a height of 10 ⁇ m to 30 ⁇ m.
  • the columnar electrode is made of, for example, a copper-based metal.
  • a solder layer 23 is formed on the end surface in the axial direction of the columnar electrode 22.
  • the solder layer 23 is formed of, for example, a Sn—Ag binary system or a Sn—Ag—Cu ternary system.
  • the semiconductor element 2 is obtained by forming the columnar electrode 22 and the solder layer 23 on each electrode pad 26 by plating and then individually separating them by dicing.
  • the resin 4 is formed of a thermosetting resin and seals the semiconductor element 2 bonded to the circuit board 3.
  • the outer peripheral side surface of the resin 4 is formed in substantially the same shape and size as the circuit board 3.
  • solder layer 23 is joined to the connection terminal 33.
  • the solder ball 11 is joined to the external terminal portion 34.
  • the external terminal part 34 side of the wiring 32 is routed to the outer peripheral side from the columnar electrode 22, and each external terminal part 34 is arranged on the outer peripheral side of the columnar electrode 22 at a pitch larger than the pitch of the columnar electrode 22. . That is, the solder ball 11 is disposed outside the columnar electrode 22, and the semiconductor device 1 of the first embodiment is exemplified as Fan-out Package.
  • a solder resist 64 is formed on the surface of the circuit board 3 opposite to the semiconductor element 2, that is, the lower surface in FIG. It is joined to the external terminal portion 34 in a state.
  • the solder layer 23 of the semiconductor element 2 and the connection terminal 33 of the circuit board 3 are ultrasonically bonded at a temperature lower than the melting point of the solder layer 23.
  • the width of the solder layer 23 is formed smaller than the width of the connection terminal 33.
  • the solder layer 23 is formed so that the width of the interface that is a joint surface with the connection terminal 33 is smaller than the width of the interface that is a joint surface with the columnar electrode 22.
  • the width of the solder layer 23 is the length in the direction orthogonal to the pitch direction of the solder layer 23, and the width of the columnar electrode 22 is the length in the direction orthogonal to the pitch direction of the columnar electrode 22.
  • the solder layer 23 is formed such that the length in the pitch direction of the interface that is the joint surface with the connection terminal 33 is smaller than the length in the pitch direction of the interface that is the joint surface with the columnar electrode 22. ing.
  • the solder layer 23 is ultrasonically bonded to the connection terminal 33 and then sealed with the resin 4. After the resin 4 is cured, the solder balls 11 are mounted, and the external terminal portions 34 and the solder balls 11 are joined by reflow. At this time, the solder layer 23 is heated to the melting point or higher, and the solder layer 23 and the connection terminal 33 are finally joined.
  • solder layer 23 and the connection terminal 33 are ultrasonically bonded at a temperature lower than the melting point of the solder layer 23, it is possible to prevent the solder layer 23 from spreading on the connection surface of the connection terminal 33. can do.
  • the solder layer 23 is finally bonded with the cured resin 4 in a state where the periphery thereof is covered, the solder layer 23 is suppressed from spreading on the bonding surface of the connection terminal 33 even during the main bonding. Accordingly, even if the amount of the solder layer 23 is reduced, a necessary joining force can be ensured, and the pitch of the joint portion between the columnar electrode 22 and the connection terminal 33 can be reduced.
  • FIGS. 2A to 2E are cross-sectional views for explaining a manufacturing process of the semiconductor device shown in FIG. 1, and FIGS. 3A to 3E are views of the semiconductor device continued from FIG.
  • FIGS. 4A to 4D are cross-sectional views for explaining the manufacturing process of the semiconductor device subsequent to FIG. 3, and FIGS. 5A to 5C are cross-sectional views for explaining the manufacturing process.
  • FIGS. 6A to 6C are cross-sectional views for explaining the manufacturing process of the semiconductor device following FIG. is there.
  • Fig.2 (a) The square support substrate 52 with which peeling layer 52a and seed layers 52b, such as a silicon (Si) film
  • seed layer 52b for example, titanium (Ti) is formed as an adhesion layer, and copper (Cu) is formed thereon. Ti and Cu are formed by sputtering, for example. Then, a dry film resist 61 is laminated on the seed layer 52b.
  • FIG.2 (b) The some opening 61a which exposes the seed layer 52b is formed in the dry film resist 61 using the photolithographic technique. Each opening 61a is provided in a region where the external terminal portion 34 is to be formed.
  • the case where two semiconductor elements 2 are arranged on the support substrate 52 is exemplified, but the number of semiconductor elements 2 arranged on the support substrate 52 is not limited, and one or three or more. Can be any number.
  • the 1st land 71 is formed in each opening 61a of the dry film resist 61 by electroplating.
  • the first land 71 corresponds to the external terminal portion 34 illustrated in FIG.
  • the first land 71 is made of copper (Cu), and has a cylindrical shape with a diameter of 50 to 500 ⁇ m and a height of 5 to 20 ⁇ m, for example. However, the first land 71 may have a polygonal shape.
  • the 1st buildup layer (interlayer insulation layer) 81 is laminated on the seed layer 52b and the 1st land 71.
  • FIG. The first buildup layer 81 is preferably a film type.
  • the first buildup layer 81 is fully cured after being laminated in a vacuum.
  • the first buildup layer 81 is formed so that the outer periphery thereof is disposed inside the outer periphery of the support substrate 52.
  • the first buildup layer 81 an opening 81a for exposing each first land 71 is formed.
  • the opening 81a is performed by laser processing, for example.
  • a desmear process is performed to remove residues remaining on the surface of the first lands 71 in the openings 81a.
  • a seed layer 53 is formed on the first buildup layer 81 and each first land 71.
  • a palladium (Pd) / copper (Cu) laminated film is formed by electroless plating.
  • the seed layer 53 may be formed by sputtering a Ti / Cu laminated film.
  • FIG.3 (b) The dry film resist 62 is laminated on the seed layer 53, and the some opening 62a which exposes a part of seed layer 53 is formed in the dry film resist 62 using a photography technique. Each opening 62 a is formed so as to expose the first land 71.
  • FIG.3 (c) The 1st land which connects the 2nd land 72 and the 2nd land 72 and the 1st land 71 on the seed layer 53 in each opening 62a of the dry film resist 62 by electroplating Rewiring and vias 32a are formed. Note that the first rewiring extends in the depth direction of the drawing and is not shown in FIG.
  • the L / S (line width / gap) of the second land 72 is about 5/5 to 50/50 mm.
  • the thickness of the second land 72 is about 8 to 30 ⁇ m from the upper surface of the first buildup layer 81.
  • FIG.3 (d) The dry film resist 62 is peeled and the 2nd land 72 and the seed layer 53 are exposed. The seed layer 53 exposed from the second land 72 and the first rewiring is removed.
  • the 2nd buildup layer 82 is formed on the 2nd land 72 and the 1st buildup layer 81.
  • FIG. The second buildup layer 82 is preferably a film type.
  • the second buildup layer 82 is fully cured after being laminated in a vacuum.
  • the second buildup layer 82 is formed so that the outer periphery thereof is disposed inside the outer periphery of the support substrate 52.
  • FIG. 4A The opening 82a for exposing each 2nd land 72 is formed in the 2nd buildup layer 82.
  • FIG. The opening 82a is performed by laser processing, for example.
  • a desmear process is performed to remove the residue remaining on the surface of the second land 72 in each opening 82a.
  • the seed layer 54 is formed on the second buildup layer 82 and each second land 72.
  • a palladium (Pd) / copper (Cu) laminated film is formed by electroless plating.
  • the seed layer 54 may be formed by sputtering a Ti / Cu laminated film.
  • FIG.4 (b) The dry film resist 63 is laminated
  • FIG.4 (c) The 2nd which connects the 3rd land 73 and the 3rd land 73 and the 2nd land 72 on the seed layer 54 in each opening 63a of the dry film resist 63 by electrolytic plating Rewiring and vias 32b are formed.
  • the second rewiring extends in the depth direction of the drawing, and is not shown in FIG.
  • the third land 73 corresponds to the connection terminal 33 illustrated in FIG.
  • the L / S (line width / gap) of the third land 73 is about 5/5 to 50/50 mm.
  • the thickness of the third land 73 is about 8 to 30 ⁇ m from the upper surface of the second buildup layer 82.
  • FIG.4 (d) The dry film resist 63 is peeled and the 3rd land 73 and the seed layer 54 are exposed. The seed layer 54 exposed from the third land 73 and the second rewiring (not shown) is removed.
  • the semiconductor element 2 in which the columnar electrode 22 is formed on the electrode pad 26 and the solder layer 23 is formed on the end surface of the columnar electrode 22 is formed. Then, the solder layer 23 formed on the end face of the columnar electrode 22 of the semiconductor element 2 is disposed on the third land 73 and positioned.
  • the alignment of the solder layer 23 and the third land 73 may be performed by moving the semiconductor element 2 or by moving the support substrate 52. Then, the solder layer 23 of the semiconductor element 2 and the third land 73 are bonded by ultrasonic bonding.
  • the lower surface of the support substrate 52 is supported by an anvil, a horn is applied to the surface opposite to the surface on which the columnar electrode 22 of the semiconductor element 2 is formed, and vibration is applied by applying ultrasonic waves in a state where a load is applied.
  • the columnar electrode 22 is formed to a height of 10 to 30 ⁇ m by copper plating, and a solder layer 23 having a height of 10 to 30 ⁇ m is formed at the end in the axial direction by plating.
  • the total height of the columnar electrode 22 and the solder layer 23 is preferably about 40 to 60 ⁇ m.
  • Sn-Ag, Sn-3Ag-0.5Cu (SAC305) or Sn-4Ag-0.5Cu (SAC405) is used as a material of the solder layer 23 .
  • the melting point of the solder layer 23 is about 220 to 230 ° C.
  • the solder layer 23 and the third land 73 are joined by low-temperature ultrasonic joining in which the temperature of the joining support substrate is lower than the melting point of the solder layer 23, for example, about 100 ° C. (set value).
  • the bonding head may be heated to about 100 ° C. along with the heating of the bonding support substrate.
  • FIG. 7 is an enlarged cross-sectional view of the junction region VII illustrated in FIG. 5A, and is a schematic diagram obtained by tracing a photograph using a scanning electron microscope (SEM). As shown in this figure, the solder layer 23 is formed so that the width of the interface that is the joint surface with the connection terminal 33 is smaller than the width of the interface that is the joint surface with the columnar electrode 22.
  • the solder layer 23 is formed such that the length in the pitch direction of the interface that is the joint surface with the connection terminal 33 is smaller than the length in the pitch direction of the interface that is the joint surface with the columnar electrode 22. ing. That is, the interface of the solder layer 23 with the connection terminal 33 has an area smaller than the area of the end face of the columnar electrode 22. This indicates that when the solder layer 23 and the connection terminal 33 are bonded by ultrasonic bonding, the solder layer 23 is prevented from spreading on the connection terminal 33. That is, the entire amount of the solder layer 23 formed on the columnar electrode 22 is involved in the joining with the connection terminal 33.
  • the amount of the solder layer 23 formed on the columnar electrode 22 can be reduced as compared with the conventional connection method in which the solder layer spreads on the connection terminal 33.
  • the bonding is performed at a low temperature at this time, there is a possibility that a sufficient bonding force is not ensured.
  • thermosetting resins 4 such as an epoxy.
  • the resin 4 covers the second buildup layer 82 and the upper surface of the semiconductor element 2 and covers the second buildup layer 82 and the semiconductor element 2 so as to be filled.
  • the resin 4 may cover the outer periphery of the support substrate 52.
  • FIG. 5B illustrates such a state. In this state, the resin 4 is cured by being heated to a curing temperature, for example, about 150 ° C. or higher.
  • FIG. 8 is an enlarged cross-sectional view of the bonding region VIII shown in FIG. 5B, and is a schematic diagram obtained by tracing a photograph taken with an SEM (Scanning Electron Microscope).
  • FIG.5 (c) The outer periphery of the support substrate 52 is diced, and the peeling layer 52a of the support substrate 52 is exposed.
  • Fig.6 (a) The outer peripheral side is peeled from the main body 1A from the dicing part of the insulating substrate 51 and resin 4. Then, the seed layer 52b (see FIG. 2A) remaining on the main body 1A and a part of the peeling layer 52a are removed by etching.
  • the main body 1A refers to the first and second buildup layers 81 and 82, the first, second, and third lands 71, 72, and 73 manufactured by the above-described method, An electronic component module including two semiconductor elements 2 bonded to the land 73.
  • a solder resist 64 is formed on the surface of the first buildup layer 81 opposite to the semiconductor element 2, and an opening exposing the first land 71 on the solder resist 64 using a photolithography technique.
  • the first land 71 is an external terminal portion 34 which is a solder ball mounting portion, and the solder ball 11 is mounted on the external terminal portion 34 exposed from each opening. And it reflows at the temperature higher than melting
  • the solder balls 11 and the external terminal portions 34 are joined by reflow. At this time, the solder layer 23 is melted and the solder layer 23 and the connection terminal 33 are finally joined.
  • the solder ball 11 and the external terminal portion 34 are joined by reflow, and the solder layer 23 and the connection terminal 33 are finally joined.
  • the solder layer 23 bonded to the connection terminal 33 is covered with the cured resin 4 before reflowing. For this reason, even if the solder layer 23 melts during reflow, the spread of the solder layer 23 to the connection terminal 33 is suppressed by the cured resin 4. Accordingly, the semiconductor device 1 can be miniaturized by reducing the pitch of the joints. In addition, since the amount of solder necessary for bonding is ensured even if the pitch of the bonding portions is reduced, the bonding force of the solder layer 23 does not decrease, and highly reliable bonding is achieved.
  • a C4 (Controlled Collapse Chip Connection) method is known as a bonding method using solder bumps.
  • the pitch of bonding portions is limited to about 100 ⁇ m.
  • the joint pitch can be set to 20 to 60 ⁇ m.
  • the following effects can be obtained.
  • (1) The ultrasonic wave is applied to join the solder layer 23 and the connection terminal 33, the semiconductor element 2 is sealed with the thermosetting resin 4, the thermosetting resin 4 is cured, and the thermosetting resin 4 is bonded.
  • the solder layer 23 is heated to a temperature higher than the melting point of the solder layer 23 to join the solder layer 23 and the connection terminal 33 together. For this reason, the spread of the solder layer 23 to the connection terminal 33 can be suppressed, and a sufficient bonding force can be ensured even if the amount of solder is reduced. Thereby, it is possible to reduce the pitch of the joints, and thus the semiconductor device 1 can be reduced in size.
  • solder layer 23 and the connection terminal 33 By applying ultrasonic waves to join the solder layer 23 and the connection terminal 33, it is possible to suppress the solder layer 23 from spreading around. Conventionally, as a method of suppressing the spread of the solder layer, a method of forming a solder resist around the area where the solder layer is formed has been used, but this method increases the number of steps. In the above embodiment, since it is not necessary to form a solder resist, it is possible to improve the bonding throughput. Further, since the solder layer 23 and the connection terminal 33 are ultrasonically bonded, it is not necessary to use a solder flux at the bonding portion, and it is not necessary to apply or wash the solder flux. This factor also improves the bonding throughput. be able to.
  • the solder layer 23 has a shape in which the width with the interface with the connection terminal 33 is smaller than the width with the interface with the columnar electrode 22. For this reason, there is a margin in the alignment between the solder layer 23 and the connection terminal 33, and the efficiency of the alignment operation can be improved.
  • solder layer 23 and the connection terminal 33 are joined at a temperature lower than the melting point of the solder layer 23. For this reason, the spread of the solder layer 23 to the connection terminal 33 can be reliably suppressed.
  • solder ball 11 is joined to the solder ball mounting portion (external terminal portion) 34 at the same time. For this reason, a manufacturing process can be reduced and productivity can be improved.
  • FIG. 9 is an enlarged cross-sectional view showing the joint portion of the second embodiment of the semiconductor device of the present invention.
  • the second embodiment has a structure in which a barrier layer 28 is interposed between the solder layer 23 and the columnar electrode 22.
  • the material of the barrier layer 28 include nickel.
  • the barrier layer 28 By providing the barrier layer 28, the copper forming the columnar electrode 22 is prevented from diffusing into the solder layer 23 and Cu3Sn being formed. Since Cu3Sn is smaller in volume than Sn alone, voids are formed in the solder layer 23 due to the formation of Cu3Sn, and there is a possibility that cracks will occur in the solder layer 23. Therefore, the reliability of bonding can be improved by providing the barrier layer 28.
  • the barrier layer 28 is preferably formed by plating together with the columnar electrode 22 and the solder layer 23.
  • Other structures of the second embodiment are the same as those of the first embodiment. Therefore, also in the second embodiment, the same effects as in the first embodiment can be obtained.
  • FIG. 10 is a sectional view showing a third embodiment of the semiconductor device of the present invention.
  • the third embodiment has a structure in which the connection terminal 36 is connected to the uppermost wiring portion 35a of the wiring 35 through the via 36a. That is, a buildup layer is formed on the wiring portion 35a of the wiring 35, an opening is provided in the buildup layer, and the via 36a and the connection terminal 36 are formed.
  • Other structures of the third embodiment are the same as those of the first embodiment. Therefore, the third embodiment also has the same effect as the first embodiment.
  • FIG. 11 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
  • the lowermost layer 37a of the wiring 37 has a structure having an external terminal portion which is a solder ball mounting portion and a wiring portion connected to the external terminal portion.
  • the lowermost buildup layer in which the external terminal portion 34 which is the lowermost conductor layer and the via connected to the external terminal portion 34 are formed. Can be omitted.
  • Other structures of the fourth embodiment are the same as those of the first embodiment. Therefore, the fourth embodiment also has the same effect as the first embodiment.
  • the manufacturing process can be reduced to improve productivity, and the semiconductor device 1 can be thinned.
  • the support substrate 52 is exemplified as a structure in which the peeling layer 52a is formed on the insulating substrate 51 such as a glass plate.
  • the support substrate 52 has, for example, a structure in which a platinum (Pt) layer is formed in a solid shape on a Si substrate with SiO2, or a Si substrate is used instead of the insulating substrate 51, and a release layer 52a is formed on the Si substrate. It may be structured.
  • the release layer 52a may have a structure in which a metal film such as iron (Fe) is stacked on the Si film by several nm.
  • a stainless steel (SUS) substrate with a nickel (Ni) film may be used as the support substrate 52.
  • a manufacturing method using a panel level square substrate which is a square insulating substrate, is used, but the present invention can also be manufactured using a wafer level substrate using a wafer as a support substrate.
  • the wafer level substrate may be a circular substrate.
  • the fan-out package is exemplified.
  • the present invention can also be a fan-in package, and in short, all flip chip mounting in which the columnar electrodes and the connection terminals are joined by the solder layer. It is possible to apply to.
  • the semiconductor device 1 is exemplified as a structure having one semiconductor element 2.
  • the semiconductor device 1 may have a structure having a plurality of semiconductor elements 2.
  • the semiconductor elements 2 included in the semiconductor device 1 may have different functions and shapes.
  • the semiconductor device 1 may include a sensor and passive elements such as a resistor, a capacitor, and a coil.

Abstract

半導体装置の製造方法は、半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、超音波を印加してはんだ層と接続端子とを接合することと、熱硬化性樹脂により半導体素子を封止し、熱硬化性樹脂を硬化させることと、熱硬化性樹脂を硬化させた後、はんだ層を、はんだ層の融点よりも高い温度に加熱して、はんだ層と接続端子とを接合すること、を備える。

Description

半導体装置の製造方法および半導体装置
　本発明は、半導体装置の製造方法および半導体装置に関する。
　フリップチップ実装方式として、半導体チップに柱状電極を形成し、柱状電極と回路基板の接続端子とをはんだにより接合する方式が知られている。柱状電極は、半導体チップと回路基板との熱膨張率の差を吸収するように変形するため、半導体チップの接続電極と回路基板の接続端子とを、直接、はんだにより接合する構造に比し、はんだのクラックを抑制し、かつ、接合部のピッチを小さくすることができる。しかし、前者の構造では、柱状電極と接続端子との間に介在するはんだは、接続端子および該接続端子に接続される配線に広がるため、十分な接合力を確保するためには、周囲に広がる分も見込んだはんだの量が必要となる。従来では、必要とされる接合力を確保するためにはんだの量を低減することができないため、接合部のピッチを小さくするうえで限界があった。
　また、その他に、回路基板の接続端子に、はんだを形成しておき、半導体チップの接続パッドに、球状の突起電極を高周波接合しておき、熱圧着により突起電極と接続端子とをはんだ付けする方法も知られている（特許文献１参照）。
日本国特開平１１－１１１７５５号公報
　特許文献１に記載された方法では，突起電極が球状であるため、接合部のピッチを小さくすることができない。また、突起電極と接続端子との間に介在するはんだが、接続端子および該接続端子に接続される配線に広がるのを抑えることもできない。従って、特許文献１に記載された方法によっても、接合部のピッチを小さくすることはできない。
　本発明の第１の態様によると、半導体装置の製造方法は、半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、超音波を印加して前記はんだ層と前記接続端子とを接合することと、熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、を備える。
　本発明の第２の態様によると、第１の態様の半導体装置の製造方法において、前記はんだ層は、前記接続端子の界面との幅が前記柱状電極との界面の幅よりも小さい形状を有することが好ましい。
　本発明の第３の態様によると、第１の態様の半導体装置の製造方法において、前記はんだ層の幅は、前記接続端子の幅よりも小さいことが好ましい。
　本発明の第４の態様によると、第１の態様の半導体装置の製造方法において、前記はんだ層と前記接続端子との接合は、前記はんだ層の融点より低い温度で行うことが好ましい。
　本発明の第５の態様によると、第１の態様の半導体装置の製造方法において、前記柱状電極および前記はんだ層をめっきにより形成することが好ましい。
　本発明の第６の態様によると、第１から第５までのいずれか一態様の半導体装置の製造方法において、前記回路基板は、前記一面に対向する他面に前記接続端子に接続されるはんだボール搭載部を有し、前記はんだ層を前記接続端子上に配置する前に、前記回路基板を、剥離層を介して支持基板で支持することを有し、超音波を印加して前記はんだ層と前記接続端子とを接合した後、前記支持基板を剥離することと、前記回路基板の前記他面の前記はんだボール搭載部にはんだボールを搭載することと、を有し、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合する際、前記はんだボールを前記はんだボール搭載部に接合することが好ましい。
　本発明の第７の態様によると、第６の態様の半導体装置の製造方法において、前記はんだ層と前記接続端子とを接合すると共に、前記はんだボールを前記はんだボール搭載部に接合することを、リフローにより行うことが好ましい。
　本発明の第８の態様によると、第６の態様の半導体装置の製造方法において、前記支持基板を剥離する前に、前記半導体素子を封止する前記熱硬化性樹脂を除去して、前記剥離層を露出させることを有することが好ましい。
　本発明の第９の態様によると、半導体装置は、端面にはんだ層が形成された柱状電極を有する半導体素子と、接続端子を有する回路基板と、前記半導体素子を封止する硬化された封止樹脂と、を備え、前記はんだ層の幅は、前記接続端子の幅より小さく、前記はんだ層の外周は、前記硬化された樹脂により囲まれている。
　本発明の第１０の態様によると、第９の態様の半導体装置において、前記はんだ層は、前記接続端子との界面との幅が前記柱状電極との界面の幅よりも小さい形状を有することが好ましい。
　本発明の第１１の態様によると、第９の態様の半導体装置において、前記回路基板は、前記接続端子に接続されるはんだボールを有することが好ましい。
　本発明の第１２の態様によると、第１１の態様の半導体装置において、前記半導体素子は、相対向する一対の側辺のそれぞれに沿って配列された複数の前記柱状電極を有し、前記回路基板の前記はんだボールは前記柱状電極のそれぞれに接続される前記はんだボールを有し、前記はんだボールは、前記柱状電極よりも外側に配置されていることが好ましい。
　本発明の第１３の態様によると、第９から第１２までのいずれか一態様の半導体装置において、前記柱状電極および前記接続端子は、銅系金属により形成され、前記はんだ層は、銅および銀を含む金属により形成されていることが好ましい。
　本発明の第１４の態様によると、第１３の態様の半導体装置において、前記柱状電極と前記はんだ層との間に、バリア層が介在されていることが好ましい。
　本発明の第１５の態様によると、第１３の態様の半導体装置において、前記柱状電極は、前記半導体素子の内部回路に接続されるパッド上に、直接、形成されていることが好ましい。
　本発明によれば、接合部のピッチを小さくすることができる。
図１は、本発明の半導体装置の第１の実施形態を示し、厚さ方向に切断した側面断面図である。 図２（ａ）～（ｅ）は、図１に図示された半導体装置の製造工程を説明するための断面図である。 図３（ａ）～（ｅ）は、図２に続く半導体装置の製造工程を説明するための断面図である。 図４（ａ）～（ｄ）は、図３に続く半導体装置の製造工程を説明するための断面図である。 図５（ａ）～（ｃ）は、図４に続く半導体装置の製造工程を説明するための断面図である。 図６（ａ）～（ｃ）は、図５に続く半導体装置の製造工程を説明するための断面図である。 図７は、図５（ａ）に図示された接合領域ＶＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図である。 図８は、図５（ｂ）に図示された接合領域ＶＩＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図である。 図９は、本発明の半導体装置の第２の実施形態の接合部を示す拡大断面図である。 図１０は、本発明の半導体装置の第３の実施形態を示す断面図である。 図１１は、本発明の半導体装置の第４の実施形態を示す断面図である。
－第１の実施形態－
　以下、図１～図８を参照して、本発明の半導体装置および半導体装置の製造方法の第１の実施形態を説明する。
　図１は、本発明の半導体装置の第１の実施形態を示し、厚さ方向に切断した側面断面図である。
　半導体装置１は、半導体素子２と、回路基板３と、樹脂４と、はんだボール１１とを有する。
　半導体素子２は、半導体チップ２１と、柱状電極２２と、はんだ層２３とを有する。回路基板３は、絶縁層３１と、配線３２とを有する。配線３２は、絶縁層３１の上面上に形成された接続端子３３と、絶縁層３１の下面から外部に露出する外部端子部３４を有する。
　半導体チップ２１は、半導体基板であるウエハをダイシングして得られたベアーの半導体チップであり、主面上に形成されたパッシベーション膜２４と、パッシベーション膜２４上に形成されたポリイミド等からなる保護膜２５と、パッシベーション膜２４および保護膜２５のそれぞれに設けられた開口から露出する電極パッド２６とを有する。電極パッド２６は、半導体チップ２１の内部集積回路に接続されている。平面図は図示しないが、パッシベーション膜２４および保護膜２５の開口は、半導体チップ２１の相対向する一対の側辺または４つの側辺に沿って複数個づつ配列されており、従って、電極パッド２６も、一対の側辺または４つの側辺に沿って複数個づつ配列されている。
　柱状電極２２は、各電極パッド２６上に形成されており、高さ１０μｍ～３０μｍの円筒形状を有する。柱状電極は、例えば、銅系金属により形成されている。
　柱状電極２２の軸方向端面には、はんだ層２３が形成されている。はんだ層２３は、例えば、Ｓｎ－Ａｇ二元系またはＳｎ－Ａｇ－Ｃｕ三元系により形成されている。半導体素子２は、ウエハ状態において、各電極パッド２６上に柱状電極２２およびはんだ層２３をめっきにより形成した後、ダイシングにより個々に分離して得られる。
　樹脂４は、熱硬化性樹脂により形成され、回路基板３に接合された半導体素子２を封止している。樹脂４の外周側面は、回路基板３とほぼ同形状、ほぼ同サイズに形成されている。
　各はんだ層２３は、接続端子３３に接合されている。また、外部端子部３４には、はんだボール１１が接合されている。配線３２の外部端子部３４側は、柱状電極２２より外周側に引き回されており、各外部端子部３４は、柱状電極２２の外周側に柱状電極２２のピッチより大きいピッチで配列されている。すなわち、はんだボール１１は柱状電極２２より外側に配置されており、第１の実施形態の半導体装置１は、Fan-out Package として例示されている。なお、回路基板３の半導体素子２と反対側の面、すなわち、図１では下面に、ソルダレジスト６４が形成されており、はんだボール１１は、ソルダレジスト６４に形成された開口内に配置された状態で外部端子部３４に接合されている。
　詳細は後述するが、半導体素子２のはんだ層２３と、回路基板３の接続端子３３とは、はんだ層２３の融点よりも低い温度で超音波接合されている。はんだ層２３の幅は、接続端子３３の幅よりも小さく形成されている。また、はんだ層２３は、接続端子３３との接合面である界面の幅が、柱状電極２２との接合面である界面の幅よりも小さく形成されている。ここで、はんだ層２３の幅とは、はんだ層２３のピッチ方向に直交する方向の長さであり、柱状電極２２の幅とは、柱状電極２２のピッチ方向に直交する方向の長さである。また、図示はしないが、はんだ層２３は、接続端子３３との接合面である界面のピッチ方向の長さが、柱状電極２２との接合面である界面のピッチ方向の長さよりも小さく形成されている。
　はんだ層２３は、接続端子３３に超音波接合された後、樹脂４により封止される。樹脂４を硬化後、はんだボール１１を搭載し、リフローにより外部端子部３４とはんだボール１１とを接合する。このとき、はんだ層２３が融点以上に加熱され、はんだ層２３と接続端子３３とが本接合される。
　この第１の実施形態では、はんだ層２３と接続端子３３とは、はんだ層２３の融点よりも低い温度で超音波接合されるため、はんだ層２３が接続端子３３の接合面に広がるのを抑制することができる。また、はんだ層２３は、硬化された樹脂４により、その周囲を覆われた状態で本接合されるため、本接合の際にも、接続端子３３の接合面に広がるのが抑制される。従って、はんだ層２３の量を少なくしても必要な接合力を確保することが可能となり、柱状電極２２と接続端子３３との接合部のピッチを小さくすることができる。さらに、はんだ層２３と接続端子３３との本接合を、外部端子部３４とはんだボール１１とを接合するリフロー時に同時に行うことができるので、生産性を向上することができる。
　次に、本実施形態の半導体装置を製造する方法を説明する。
　図２（ａ）～（ｅ）は、図１に図示された半導体装置の製造工程を説明するための断面図であり、図３（ａ）～（ｅ）は、図２に続く半導体装置の製造工程を説明するための断面図であり、図４（ａ）～（ｄ）は、図３に続く半導体装置の製造工程を説明するための断面図であり、図５（ａ）～（ｃ）は、図４に続く半導体装置の製造工程を説明するための断面図であり、図６（ａ）～（ｃ）は、図５に続く半導体装置の製造工程を説明するための断面図である。
　以下、図面を参照して、本発明の製造方法を説明する。
　図２（ａ）について
　ガラス板等の絶縁基板５１上にシリコン（Ｓｉ）膜等の剥離層５２ａおよびシード層５２ｂが形成された角形の支持基板５２を準備する。シード層５２ｂとしては、例えば、密着層としてチタン（Ｔｉ）を形成し、その上に銅（Ｃｕ）を形成する。ＴｉおよびＣｕは、例えば、スパッタにより形成する。そして、シード層５２ｂ上にドライフィルムレジスト６１をラミネートする。
　図２（ｂ）について
　フォトリソグラフィ技術を用いて、ドライフィルムレジスト６１にシード層５２ｂを露出する複数の開口６１ａを形成する。各開口６１ａは、外部端子部３４が形成されるべき領域内に設ける。
　なお、以下の説明では、支持基板５２上に、２つの半導体素子２を配置する場合で例示するが、支持基板５２上に配置する半導体素子２の数に制限はなく、１つまたは３つ以上の任意の数にすることができる。
　図２（ｃ）について
　電解めっきにより、ドライフィルムレジスト６１の各開口６１ａ内に第１のランド７１を形成する。第１のランド７１は、図１に図示された外部端子部３４に相当する。第１のランド７１は、銅（Ｃｕ）により形成され、例えば、直径５０～５００μｍ、高さ５～２０μｍの円筒形状に形成する。但し、第１のランド７１は、多角形状としてもよい。
　図２（ｄ）について
　ドライフィルムレジスト６１を剥離し、シード層５２ｂおよび第１のランド７１を露出する。
　図２（ｅ）について
　シード層５２ｂおよび第１のランド７１上に第１のビルドアップ層（層間絶縁層）８１をラミネートする。第１のビルドアップ層８１としては、フィルムタイプが好ましい。第１のビルドアップ層８１は、真空中でラミネートした後、本硬化を行う。第１のビルドアップ層８１は、その外周が、支持基板５２の外周の内側に配置されるように形成する。
　図３（ａ）について
　第１のビルドアップ層８１に、各第１のランド７１を露出するための開口８１ａを形成する。開口８１ａは、例えば、レーザー加工により行う。開口８１ａを形成後、デスミア処理を行って、各開口８１ａ内の第１のランド７１の表面に残った残渣を除去する。そして、第１のビルドアップ層８１および各第１のランド７１上にシード層５３を形成する。シード層５３としては、例えば、パラジウム（Ｐｄ）／銅（Ｃｕ）積層膜を無電解めっきにより形成する。シード層５３は、Ｔｉ／Ｃｕ積層膜をスパッタ法により形成してもよい。
　図３（ｂ）について
　シード層５３上にドライフィルムレジスト６２をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト６２にシード層５３の一部を露出する複数の開口６２ａを形成する。各開口６２ａは、第１のランド７１を露出するように形成する。
　図３（ｃ）について
　電解めっきにより、ドライフィルムレジスト６２の各開口６２ａ内のシード層５３上に第２のランド７２、および第２のランド７２と第１のランド７１とを接続する第１の再配線およびビア３２ａを形成する。なお、第１の再配線は、図面の奥行方向に延在されており、図３（ｃ）には図示されていない。第２のランド７２のＬ／Ｓ（線幅／間隙）は５／５～５０／５０ｍｍ程度である。また、第２のランド７２の厚さは、第１のビルドアップ層８１の上面から８～３０μｍ程度である。
　図３（ｄ）について
　ドライフィルムレジスト６２を剥離し、第２のランド７２およびシード層５３を露出する。第２のランド７２および第１の再配線から露出するシード層５３を除去する。
　図３（ｅ）について
　第２のランド７２および第１のビルドアップ層８１上に第２のビルドアップ層８２を形成する。第２のビルドアップ層８２としては、フィルムタイプが好ましい。第２のビルドアップ層８２は、真空中でラミネートした後、本硬化を行う。第２のビルドアップ層８２は、その外周が、支持基板５２の外周の内側に配置されるように形成する。
　図４（ａ）について
　第２のビルドアップ層８２に、各第２のランド７２を露出するための開口８２ａを形成する。開口８２ａは、例えば、レーザー加工により行う。開口８２ａを形成後、デスミア処理を行って、各開口８２ａ内の第２のランド７２の表面に残った残渣を除去する。そして、第２のビルドアップ層８２および各第２のランド７２上にシード層５４を形成する。シード層５４は、例えば、パラジウム（Ｐｄ）／銅（Ｃｕ）積層膜を無電解めっきにより形成する。シード層５４は、Ｔｉ／Ｃｕ積層膜をスパッタ法により形成してもよい。
　図４（ｂ）について
　シード層５４上にドライフィルムレジスト６３をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト６３にシード層５４の一部を露出する複数の開口６３ａを形成する。各開口６３ａは、第２のランド７２を露出するように形成する。
　図４（ｃ）について
　電解めっきにより、ドライフィルムレジスト６３の各開口６３ａ内のシード層５４上に第３のランド７３、および第３のランド７３と第２のランド７２とを接続する第２の再配線およびビア３２ｂを形成する。なお、第２の再配線は、図面の奥行方向に延在されており、図４（ｃ）には、図示されていない。第３のランド７３は、図１に図示された接続端子３３に相当する。第３のランド７３のＬ／Ｓ（線幅／間隙）は５／５～５０／５０ｍｍ程度である。また、第３のランド７３の厚さは、第２のビルドアップ層８２の上面から８～３０μｍ程度である。
　図４（ｄ）について
　ドライフィルムレジスト６３を剥離し、第３のランド７３およびシード層５４を露出する。第３のランド７３および第２の再配線（図示せず）から露出するシード層５４を除去する。
　図５（ａ）について
　上述したように、電極パッド２６上に柱状電極２２が形成され、柱状電極２２の端面にはんだ層２３が形成された半導体素子２を形成しておく。
　そして、半導体素子２の柱状電極２２の端面に形成されたはんだ層２３を、第３のランド７３上に配置して、位置決めする。はんだ層２３と第３のランド７３との位置合わせは、半導体素子２を移動して行ってもよいし、支持基板５２を移動して行ってもよい。
　そして、超音波接合により、半導体素子２のはんだ層２３と第３のランド７３とを接合する。超音波接合は、支持基板５２の下面をアンビルで支持し、半導体素子２の柱状電極２２が形成された面の反対面にホーンを当てて、荷重をかけた状態で超音波を印加して振動させる。
　柱状電極２２は、銅めっきにより高さ１０～３０μｍに形成し、その軸方向端に、めっきにより高さ１０～３０μｍのはんだ層２３を形成する。なお、アスペクト比の都合上、柱状電極２２とはんだ層２３との合計の高さは、４０～６０μｍ程度が好ましい。はんだ層２３の材料としては、Ｓｎ－Ａｇ、またはＳｎ－３Ａｇ－０．５Ｃｕ（ＳＡＣ３０５）あるいはＳｎ－４Ａｇ－０．５Ｃｕ（ＳＡＣ４０５）を用いる。はんだ層２３の融点は２２０～２３０℃程度である。
　はんだ層２３と第３のランド７３との接合は、接合用支持基板の温度を、はんだ層２３の融点より低い温度、例えば１００℃程度（設定値）とする、低温超音波接合により行う。接合用支持基板の加熱と共に、接合ヘッドを１００℃程度に加熱してもよい。
　このように、低温により超音波接合を行うと、はんだ層２３が、第３のランド７３の上面上に広がるのを抑制される。
　図７は、図５（ａ）に図示された接合領域ＶＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図である。この図に図示されるように、はんだ層２３は、接続端子３３との接合面である界面の幅が、柱状電極２２との接合面である界面の幅よりも小さく形成されている。また、図示はしないが、はんだ層２３は、接続端子３３との接合面である界面のピッチ方向の長さが、柱状電極２２との接合面である界面のピッチ方向の長さよりも小さく形成されている。すなわち、はんだ層２３の接続端子３３との界面は、柱状電極２２の端面の面積より小さい面積を有している。このことは、超音波接合によりはんだ層２３と接続端子３３とを接合する際、はんだ層２３が、接続端子３３上への広がりが抑制されていることを示している。つまり、柱状電極２２上に形成されたはんだ層２３の全量が、接続端子３３との接合に関与している。従って、接続端子３３上にはんだ層が広がる従来の接続方法に比し、柱状電極２２上に形成するはんだ層２３の量を低減することができる。但し、この時点では、低温での接合であるので、十分な接合力は確保されていない可能性がある。
　図５（ｂ）について
　第３のランド７３に接合された半導体素子２を、エポキシ等の熱硬化性の樹脂４により封止する。樹脂４は、第２のビルドアップ層８２および半導体素子２の上面を覆い、かつ、第２のビルドアップ層８２と半導体素子２との間に充填されるように覆う。樹脂４は、支持基板５２の外周を覆うようにしてもよい。図５（ｂ）は、このような状態の図として例示している。この状態で、樹脂４を硬化温度、例えば１５０℃程度、より高い温度に加熱して硬化させる。
　図８は、図５（ｂ）に図示された接合領域ＶＩＩＩの拡大断面図であり、ＳＥＭ（Scanning Electron Microscope）による写真をトレースした模式図である。
　はんだ層２３と接続端子３３とを低温超音波接合した後、樹脂４により封止し、樹脂４を硬化する。この処理により、はんだ層２３の周囲は硬化された樹脂４により囲まれる。このため、この状態では、仮に、はんだ層２３が溶融しても、接続端子３３上への広がりは抑制される状態となっている。
　図５（ｃ）について
　支持基板５２の外周縁をダイシングして、支持基板５２の剥離層５２ａを露出する。
　図６（ａ）について
　絶縁基板５１と樹脂４のダイシング部より外周側を本体１Ａより剥離する。そして、本体１Ａに残ったシード層５２ｂ(図２（ａ）参照)と剥離層５２ａの一部をエッチングにより除去する。なお、ここで本体１Ａとは、上述の方法で製造された、第１、第２のビルドアップ層８１、８２と、第１、第２、第３のランド７１、７２、７３と、第３のランド７３に接合された２つの半導体素子２を含む電子部品モジュールをいう。
　図６（ｂ）について
　第１のビルドアップ層８１の半導体素子２と反対側の面にソルダレジスト６４を形成し、フォトリソグラフィ技術を用いて、ソルダレジスト６４に第１のランド７１を露出する開口を形成する。第１のランド７１は、はんだボール搭載部である外部端子部３４であり、各開口から露出する外部端子部３４に、はんだボール１１を搭載する。そして、はんだ層２３およびはんだボール１１の融点より高い温度、例えば、２６０℃程度の温度でリフローする。リフローにより、はんだボール１１と外部端子部３４とが接合される。また、このとき、はんだ層２３が溶融し、はんだ層２３と接続端子３３が本接合する。
　図６（ｃ）について
　２つの半導体素子２の境界でダイシングして、個々の半導体装置１を得る。なお、個片化する前に、テストおよび捺印をしてもよい。
　上述したように、リフローにより、はんだボール１１と外部端子部３４とが接合されると共に、はんだ層２３と接続端子３３が本接合する。
　図８において説明したように、リフローを行う前に、接続端子３３に接合されたはんだ層２３は、硬化された樹脂４により周囲を覆われている。このため、リフロー時に、はんだ層２３が溶融しても、はんだ層２３の接続端子３３への広がりは、硬化された樹脂４により抑制される。従って、接合部のピッチを小さくして、半導体装置１の小型化を図ることができる。しかも、接合部のピッチを小さくしても接合に必要なはんだ量は確保されるので、はんだ層２３の接合力が低下することは無く、信頼性の高い接合が達成される。
　従来、はんだバンプによる接合方式としてＣ４（ Controlled Collapse Chip Connection ）方式が知られているが、この方式では、接合部のピッチは１００μｍ程度に限界がある。これに対し、上記実施形態では、接合部のピッチを２０～６０μｍとすることが可能である。
　本発明の第１の実施形態によれば、下記の効果を奏する。
（１）超音波を印加してはんだ層２３と接続端子３３とを接合し、熱硬化性樹脂４により半導体素子２を封止し、熱硬化性樹脂４を硬化させ、熱硬化性樹脂４を硬化させた後、はんだ層２３を、はんだ層２３の融点よりも高い温度に加熱して、はんだ層２３と接続端子３３とを接合する。このため、はんだ層２３の接続端子３３への広がりを抑制することができ、はんだ量を少なくしても、十分な接合力を確保することができる。これにより、接合部のピッチを小さくすることが可能となり、以って、半導体装置１の小型化を図ることができる。
　超音波を印加してはんだ層２３と接続端子３３とを接合することにより、はんだ層２３が周囲に広がるのを抑えることができる。従来、はんだ層の広がりを抑える方法として、はんだ層を形成する領域の周囲にソルダレジストを形成する方法が用いられているが、この方法では、工数が増加する。上記実施形態では、ソルダレジストを形成する必要がないので、接合のスループットを向上することができる。また、はんだ層２３と接続端子３３とを超音波接合するため、接合部にはんだフラックスを用いる必要が無くなり、はんだフラックスの塗着や洗浄が不要となり、この要因によっても、接合のスループットを向上することができる。
（２）はんだ層２３は、接続端子３３との界面との幅が柱状電極２２との界面の幅よりも小さい形状を有する。このため、はんだ層２３と接続端子３３との位置合わせに余裕ができ、位置合わせ作業の能率を向上することができる。
（３）はんだ層２３の幅を、接続端子３３の幅よりも小さくしても、換言すれば、接続端子３３の幅をはんだ層２３の幅よりも大きくしても、はんだ層２３の接続端子への広がりを抑制することができる。接続端子３３の幅をはんだ層２３の幅よりも大きくすることにより、はんだ層２３と接続端子３３との位置合わせに余裕ができ、これによっても、位置合わせ作業の能率を向上することができる。
（４）はんだ層２３と接続端子３３との接合は、はんだ層２３の融点より低い温度で行う。このため、はんだ層２３の接続端子３３への広がりを確実に抑制することができる。
（５）はんだ層２３と接続端子３３とを本接合する際、同時に、はんだボール１１をはんだボール搭載部（外部端子部）３４に接合する。このため、製造工程を低減して、生産性を向上することができる。
－第２の実施形態－
　図９は、本発明の半導体装置の第２の実施形態の接合部を示す拡大断面図である。
　第２の実施形態は、はんだ層２３と柱状電極２２との間にバリア層２８が介在する構造を有する。バリア層２８の材料としては、例えば、ニッケルが挙げられる。バリア層２８を設けることにより、柱状電極２２を形成する銅がはんだ層２３内に拡散し、Ｃｕ3Ｓｎが形成されるのが抑制される。Ｃｕ3Ｓｎは、Ｓｎ単体よりも体積が小さい為、Ｃｕ3Ｓｎの生成によりはんだ層２３内にボイドが形成され、はんだ層２３にクラックが生じる可能性が生じる。従って、バリア層２８を設けることにより、接合の信頼性を向上することができる。バリア層２８は、柱状電極２２およびはんだ層２３と共にめっきにより形成するのが好ましい。
　第２の実施形態の他の構造は、第１の実施形態と同様である。従って、第２の実施形態においても、第１の実施形態と同様な効果を奏する。
－第３の実施形態－
　図１０は、本発明の半導体装置の第３の実施形態を示す断面図である。
　第３の実施形態は、接続端子３６をビア３６ａを介して配線３５の最上層の配線部３５ａに接続した構造を有する。すなわち、配線３５の配線部３５ａ上にビルドアップ層を形成し、該ビルドアップ層に開口を設けて、ビア３６ａおよび接続端子３６を形成したものである。
　第３の実施形態の他の構造は、第１の実施形態と同様である。従って、第３の実施形態においても、第１の実施形態と同様な効果を奏する。
－第４の実施形態－
　図１１は、本発明の半導体装置の第４の実施形態を示す断面図である。
　第４の実施形態は、配線３７の最下層３７ａが、はんだボール搭載部である外部端子部と、該外部端子部に接続される配線部とを有する構造を有する。この構造では、図１に示す第１の実施形態に比し、最下層の導体層である外部端子部３４と、該外部端子部３４に接続されるビアが形成される最下層のビルドアップ層とを省略することが可能となる。
　第４の実施形態の他の構造は、第１の実施形態と同様である。従って、第４の実施形態においても、第１の実施形態と同様な効果を奏する。加えて、第４の実施形態では、製造工程を低減して生産性を向上すると共に、半導体装置１の薄型化を図ることができる。
　なお、上記各実施形態では、支持基板５２をガラス板等の絶縁基板５１上に剥離層５２ａを形成した構造として例示した。しかし、支持基板５２は、例えば、ＳｉＯ2付きＳｉ基板に白金（Ｐｔ）層をべた状に形成した構造としたり、絶縁基板５１に替えてＳｉ基板を用い、該Ｓｉ基板に剥離層５２ａを形成した構造としたりしてもよい。また、剥離層５２ａは、Ｓｉ膜上に鉄（Ｆｅ）等の金属膜が数ｎｍ積層された構造としてもよい。
　また、支持基板５２として、ニッケル（Ｎｉ）膜付きステンレス鋼（ＳＵＳ）基板を用いてもよい。
　上記各実施形態では、角形の絶縁基板であるパネルレベル角基板を用いる製造方法としたが、本発明は、支持基板としてウエハを用いたウエハレベル基板を用いて製造することも可能である。ウエハレベル基板では、円形状基板の場合もある。
　上記各実施形態では、Fan-out Package として例示したが、本発明はFan-in Package とすることも可能であり、要は、柱状電極と接続端子とをはんだ層により接合するフリップチップ実装のすべてに適用することが可能である。
　上記実施形態では、半導体装置１は、１個の半導体素子２を有する構造として例示した。しかし、半導体装置１が複数個の半導体素子２を有する構造としてもよい。その場合、半導体装置１に含まれる半導体素子２は、異なる機能や形状を有していてもよい。また、半導体装置１は、半導体素子２の他に、センサや、抵抗・コンデンサ・コイル等の受動素子を有するものであってもよい。
　上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１７年第８９９４７号（２０１７年４月２８日出願）
　　１　　　半導体装置
　　２　　　半導体素子
　　３　　　回路基板
　　４　　　樹脂(封止樹脂)
　１１　　　はんだボール
　２２　　　柱状電極
　２３　　　はんだ層
　３３、３６　　　接続端子
　３４　　　外部端子部（はんだボール搭載部）
　５２ａ　　剥離層
　５２　　　支持基板
　７１　　　第１のランド（外部端子部）
　７２　　　第２のランド
　７３　　　第３のランド（接続端子）
 

Claims (15)

  1. 　半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、
    　超音波を印加して前記はんだ層と前記接続端子とを接合することと、
    　熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、
    　前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、
    　を備える半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記はんだ層は、前記接続端子の界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置の製造方法。
  3. 　請求項１に記載の半導体装置の製造方法において、
    　前記はんだ層の幅は、前記接続端子の幅よりも小さい、半導体装置の製造方法。
  4. 　請求項１に記載の半導体装置の製造方法において、
    　前記はんだ層と前記接続端子との接合は、前記はんだ層の融点より低い温度で行う、半導体装置の製造方法。
  5. 　請求項１に記載の半導体装置の製造方法において、
    　前記柱状電極および前記はんだ層をめっきにより形成する、半導体装置の製造方法。
  6. 　請求項１から請求項５までのいずれか一項に記載の半導体装置の製造方法において、
    　前記回路基板は、前記一面に対向する他面に前記接続端子に接続されるはんだボール搭載部を有し、
    　前記はんだ層を前記接続端子上に配置する前に、前記回路基板を、剥離層を介して支持基板で支持することを有し、
    　超音波を印加して前記はんだ層と前記接続端子とを接合した後、
    　前記支持基板を剥離することと、
    　前記回路基板の前記他面の前記はんだボール搭載部にはんだボールを搭載することと、を有し、
    　前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合する際、前記はんだボールを前記はんだボール搭載部に接合する、半導体装置の製造方法。
  7. 　請求項６に記載の半導体装置の製造方法において、
    　前記はんだ層と前記接続端子とを接合すると共に、前記はんだボールを前記はんだボール搭載部に接合することを、リフローにより行う、半導体装置の製造方法。
  8. 　請求項６に記載の半導体装置の製造方法において、
    　前記支持基板を剥離する前に、前記半導体素子を封止する前記熱硬化性樹脂を除去して、前記剥離層を露出させることを有する、半導体装置の製造方法。
  9. 　端面にはんだ層が形成された柱状電極を有する半導体素子と、
    　接続端子を有する回路基板と、
    　前記半導体素子を封止する硬化された封止樹脂と、を備え、
    　前記はんだ層の幅は、前記接続端子の幅より小さく、
    　前記はんだ層の外周は、前記硬化された樹脂により囲まれている、半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記はんだ層は、前記接続端子との界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置。
  11. 　請求項９に記載の半導体装置において、
    　前記回路基板は、前記接続端子に接続されるはんだボールを有する、半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記半導体素子は、相対向する一対の側辺のそれぞれに沿って配列された複数の前記柱状電極を有し、前記回路基板の前記はんだボールは前記柱状電極のそれぞれに接続される前記はんだボールを有し、前記はんだボールは、前記柱状電極よりも外側に配置されている、半導体装置。
  13. 　請求項９から請求項１２までのいずれか一項に記載の半導体装置において、
    　前記柱状電極および前記接続端子は、銅系金属により形成され、
    　前記はんだ層は、銅および銀を含む金属により形成されている、半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記柱状電極と前記はんだ層との間に、バリア層が介在されている、半導体装置。
  15. 　請求項１３に記載の半導体装置において、
    　前記柱状電極は、前記半導体素子の内部回路に接続されるパッド上に、直接、形成されている、半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US20090155955A1 (en) * 2007-12-17 2009-06-18 Steve Xin Liang Thermal mechanical flip chip die bonding
JP2013131623A (ja) * 2011-12-21 2013-07-04 Murata Mfg Co Ltd 半導体装置およびその製造方法
JP2013232486A (ja) * 2012-04-27 2013-11-14 Shinko Electric Ind Co Ltd 接続構造体、配線基板ユニット、電子回路部品ユニット、及び電子装置
JP2014168791A (ja) * 2013-03-01 2014-09-18 Hitachi Chemical Co Ltd フラックスフィルム、フリップチップ接続方法、及び半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US20090155955A1 (en) * 2007-12-17 2009-06-18 Steve Xin Liang Thermal mechanical flip chip die bonding
JP2013131623A (ja) * 2011-12-21 2013-07-04 Murata Mfg Co Ltd 半導体装置およびその製造方法
JP2013232486A (ja) * 2012-04-27 2013-11-14 Shinko Electric Ind Co Ltd 接続構造体、配線基板ユニット、電子回路部品ユニット、及び電子装置
JP2014168791A (ja) * 2013-03-01 2014-09-18 Hitachi Chemical Co Ltd フラックスフィルム、フリップチップ接続方法、及び半導体装置

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