JP2018190782A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】超音波を印加してはんだ層23と接続端子33とを接合することと、熱硬化性樹脂4により半導体素子2を封止し、熱硬化性樹脂4を硬化させることと、熱硬化性樹脂4を硬化させた後、はんだ層23を、はんだ層23の融点よりも高い温度に加熱して、はんだ層23と接続端子33とを接合すること、とを備える。
【選択図】図8
Description
本発明の第2の態様によれば、半導体装置は、端面にはんだ層が形成された柱状電極を有する半導体素子と、接続端子を有する回路基板と、前記半導体素子を封止する硬化された封止樹脂と、を備え、前記はんだ層の幅は、前記接続端子の幅より小さく、前記はんだ層の外周は、前記硬化された樹脂により囲まれている。
以下、図1〜図8を参照して、本発明の半導体装置および半導体装置の製造方法の第1の実施形態を説明する。
図1は、本発明の半導体装置の第1の実施形態を示し、厚さ方向に切断した側面断面図である。
半導体装置1は、半導体素子2と、回路基板3と、樹脂4と、はんだボール11とを有する。
半導体素子2は、半導体チップ21と、柱状電極22と、はんだ層23とを有する。回路基板3は、絶縁層31と、配線32とを有する。配線32は、絶縁層31の上面上に形成された接続端子33と、絶縁層31の下面から外部に露出する外部端子部34を有する。
柱状電極22の軸方向端面には、はんだ層23が形成されている。はんだ層23は、例えば、Sn−Ag二元系またはSn−Ag−Cu三元系により形成されている。半導体素子2は、ウエハ状態において、各電極パッド26上に柱状電極22およびはんだ層23をめっきにより形成した後、ダイシングにより個々に分離して得られる。
樹脂4は、熱硬化性樹脂により形成され、回路基板3に接合された半導体素子2を封止している。樹脂4の外周側面は、回路基板3とほぼ同形状、ほぼ同サイズに形成されている。
次に、本実施形態の半導体装置を製造する方法を説明する。
以下、図面を参照して、本発明の製造方法を説明する。
ガラス板等の絶縁基板51上にシリコン(Si)膜等の剥離層52aおよびシード層52bが形成された角形の支持基板52を準備する。シード層52bとしては、例えば、密着層としてチタン(Ti)を形成し、その上に銅(Cu)を形成する。TiおよびCuは、例えば、スパッタにより形成する。そして、シード層52b上にドライフィルムレジスト61をラミネートする。
フォトリソグラフィ技術を用いて、ドライフィルムレジスト61にシード層52bを露出する複数の開口61aを形成する。各開口61aは、外部端子部34が形成されるべき領域内に設ける。
なお、以下の説明では、支持基板52上に、2つの半導体素子2を配置する場合で例示するが、支持基板52上に配置する半導体素子2の数に制限はなく、1つまたは3つ以上の任意の数にすることができる。
電解めっきにより、ドライフィルムレジスト61の各開口61a内に第1のランド71を形成する。第1のランド71は、図1に図示された外部端子部34に相当する。第1のランド71は、銅(Cu)により形成され、例えば、直径50〜500μm、高さ5〜20μmの円筒形状に形成する。但し、第1のランド71は、多角形状としてもよい。
ドライフィルムレジスト61を剥離し、シード層52bおよび第1のランド71を露出する。
シード層52bおよび第1のランド71上に第1のビルドアップ層(層間絶縁層)81をラミネートする。第1のビルドアップ層81としては、フィルムタイプが好ましい。第1のビルドアップ層81は、真空中でラミネートした後、本硬化を行う。第1のビルドアップ層81は、その外周が、支持基板52の外周の内側に配置されるように形成する。
第1のビルドアップ層81に、各第1のランド71を露出するための開口81aを形成する。開口81aは、例えば、レーザー加工により行う。開口81aを形成後、デスミア処理を行って、各開口81a内の第1のランド71の表面に残った残渣を除去する。そして、第1のビルドアップ層81および各第1のランド71上にシード層53を形成する。シード層53としては、例えば、パラジウム(Pd)/銅(Cu)積層膜を無電解めっきにより形成する。シード層53は、Ti/Cu積層膜をスパッタ法により形成してもよい。
シード層53上にドライフィルムレジスト62をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト62にシード層53の一部を露出する複数の開口62aを形成する。各開口62aは、第1のランド71を露出するように形成する。
電解めっきにより、ドライフィルムレジスト62の各開口62a内のシード層53上に第2のランド72、および第2のランド72と第1のランド71とを接続する第1の再配線およびビア32aを形成する。なお、第1の再配線は、図面の奥行方向に延在されており、図3(c)には図示されていない。第2のランド72のL/S(線幅/間隙)は5/5〜50/50mm程度である。また、第2のランド72の厚さは、第1のビルドアップ層81の上面から8〜30μm程度である。
ドライフィルムレジスト62を剥離し、第2のランド72およびシード層53を露出する。第2のランド72および第1の再配線から露出するシード層53を除去する。
第2のランド72および第1のビルドアップ層81上に第2のビルドアップ層82を形成する。第2のビルドアップ層82としては、フィルムタイプが好ましい。第2のビルドアップ層82は、真空中でラミネートした後、本硬化を行う。第2のビルドアップ層82は、その外周が、支持基板52の外周の内側に配置されるように形成する。
第2のビルドアップ層82に、各第2のランド72を露出するための開口82aを形成する。開口82aは、例えば、レーザー加工により行う。開口82aを形成後、デスミア処理を行って、各開口82a内の第2のランド72の表面に残った残渣を除去する。そして、第2のビルドアップ層82および各第2のランド72上にシード層54を形成する。シード層54は、例えば、パラジウム(Pd)/銅(Cu)積層膜を無電解めっきにより形成する。シード層54は、Ti/Cu積層膜をスパッタ法により形成してもよい。
シード層54上にドライフィルムレジスト63をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト63にシード層54の一部を露出する複数の開口63aを形成する。各開口63aは、第2のランド72を露出するように形成する。
電解めっきにより、ドライフィルムレジスト63の各開口63a内のシード層54上に第3のランド73、および第3のランド73と第2のランド72とを接続する第2の再配線およびビア32bを形成する。なお、第2の再配線は、図面の奥行方向に延在されており、図4(c)には、図示されていない。第3のランド73は、図1に図示された接続端子33に相当する。第3のランド73のL/S(線幅/間隙)は5/5〜50/50mm程度である。また、第3のランド73の厚さは、第2のビルドアップ層82の上面から8〜30μm程度である。
ドライフィルムレジスト63を剥離し、第3のランド73およびシード層54を露出する。第3のランド73および第2の再配線(図示せず)から露出するシード層54を除去する。
上述したように、電極パッド26上に柱状電極22が形成され、柱状電極22の端面にはんだ層23が形成された半導体素子2を形成しておく。
そして、半導体素子2の柱状電極22の端面に形成されたはんだ層23を、第3のランド73上に配置して、位置決めする。はんだ層23と第3のランド73との位置合わせは、半導体素子2を移動して行ってもよいし、支持基板52を移動して行ってもよい。
そして、超音波接合により、半導体素子2のはんだ層23と第3のランド73とを接合する。超音波接合は、支持基板52の下面をアンビルで支持し、半導体素子2の柱状電極22が形成された面の反対面にホーンを当てて、荷重をかけた状態で超音波を印加して振動させる。
はんだ層23と第3のランド73との接合は、接合用支持基板の温度を、はんだ層23の融点より低い温度、例えば100℃程度(設定値)とする、低温超音波接合により行う。接合用支持基板の加熱と共に、接合ヘッドを100℃程度に加熱してもよい。
図7は、図5(a)に図示された接合領域VIIの拡大断面図であり、SEM(Scanning Electron Microscope)による写真をトレースした模式図である。この図に図示されるように、はんだ層23は、接続端子33との接合面である界面の幅が、柱状電極22との接合面である界面の幅よりも小さく形成されている。また、図示はしないが、はんだ層23は、接続端子33との接合面である界面のピッチ方向の長さが、柱状電極22との接合面である界面のピッチ方向の長さよりも小さく形成されている。すなわち、はんだ層23の接続端子33との界面は、柱状電極22の端面の面積より小さい面積を有している。このことは、超音波接合によりはんだ層23と接続端子33とを接合する際、はんだ層23が、接続端子33上への広がりが抑制されていることを示している。つまり、柱状電極22上に形成されたはんだ層23の全量が、接続端子33との接合に関与している。従って、接続端子33上にはんだ層が広がる従来の接続方法に比し、柱状電極22上に形成するはんだ層23の量を低減することができる。但し、この時点では、低温での接合であるので、十分な接合力は確保されていない可能性がある。
第3のランド73に接合された半導体素子2を、エポキシ等の熱硬化性の樹脂4により封止する。樹脂4は、第2のビルドアップ層82および半導体素子2の上面を覆い、かつ、第2のビルドアップ層82と半導体素子2との間に充填されるように覆う。樹脂4は、支持基板52の外周を覆うようにしてもよい。図5(b)は、このような状態の図として例示している。この状態で、樹脂4を硬化温度、例えば150℃程度、より高い温度に加熱して硬化させる。
はんだ層23と接続端子33とを低温超音波接合した後、樹脂4により封止し、樹脂4を硬化する。この処理により、はんだ層23の周囲は硬化された樹脂4により囲まれる。このため、この状態では、仮に、はんだ層23が溶融しても、接続端子33上への広がりは抑制される状態となっている。
支持基板52の外周縁をダイシングして、支持基板52の剥離層52aを露出する。
絶縁基板51と樹脂4のダイシング部より外周側を本体1Aより剥離する。そして、本体1Aに残ったシード層52b(図2(a)参照)と剥離層52aの一部をエッチングにより除去する。なお、ここで本体1Aとは、上述の方法で製造された、第1、第2のビルドアップ層81、82と、第1、第2、第3のランド71、72、73と、第3のランド73に接合された2つの半導体素子2を含む電子部品モジュールをいう。
第1のビルドアップ層81の半導体素子2と反対側の面にソルダレジスト64を形成し、フォトリソグラフィ技術を用いて、ソルダレジスト64に第1のランド71を露出する開口を形成する。第1のランド71は、はんだボール搭載部である外部端子部34であり、各開口から露出する外部端子部34に、はんだボール11を搭載する。そして、はんだ層23およびはんだボール11の融点より高い温度、例えば、260℃程度の温度でリフローする。リフローにより、はんだボール11と外部端子部34とが接合される。また、このとき、はんだ層23が溶融し、はんだ層23と接続端子33が本接合する。
2つの半導体素子2の境界でダイシングして、個々の半導体装置1を得る。なお、個片化する前に、テストおよび捺印をしてもよい。
図8において説明したように、リフローを行う前に、接続端子33に接合されたはんだ層23は、硬化された樹脂4により周囲を覆われている。このため、リフロー時に、はんだ層23が溶融しても、はんだ層23の接続端子33への広がりは、硬化された樹脂4により抑制される。従って、接合部のピッチを小さくして、半導体装置1の小型化を図ることができる。しかも、接合部のピッチを小さくしても接合に必要なはんだ量は確保されるので、はんだ層23の接合力が低下することは無く、信頼性の高い接合が達成される。
従来、はんだバンプによる接合方式としてC4( Controlled Collapse Chip Connection )方式が知られているが、この方式では、接合部のピッチは100μm程度に限界がある。これに対し、上記実施形態では、接合部のピッチを20〜60μmとすることが可能である。
(1)超音波を印加してはんだ層23と接続端子33とを接合し、熱硬化性樹脂4により半導体素子2を封止し、熱硬化性樹脂4を硬化させ、熱硬化性樹脂4を硬化させた後、はんだ層23を、はんだ層23の融点よりも高い温度に加熱して、はんだ層23と接続端子33とを接合する。このため、はんだ層23の接続端子33への広がりを抑制することができ、はんだ量を少なくしても、十分な接合力を確保することができる。これにより、接合部のピッチを小さくすることが可能となり、以って、半導体装置1の小型化を図ることができる。
図9は、本発明の半導体装置の第2の実施形態の接合部を示す拡大断面図である。
第2の実施形態は、はんだ層23と柱状電極22との間にバリア層28が介在する構造を有する。バリア層28の材料としては、例えば、ニッケルが挙げられる。バリア層28を設けることにより、柱状電極22を形成する銅がはんだ層23内に拡散し、Cu3Snが形成されるのが抑制される。Cu3Snは、Sn単体よりも体積が小さい為、Cu3Snの生成によりはんだ層23内にボイドが形成され、はんだ層23にクラックが生じる可能性が生じる。従って、バリア層28を設けることにより、接合の信頼性を向上することができる。バリア層28は、柱状電極22およびはんだ層23と共にめっきにより形成するのが好ましい。
第2の実施形態の他の構造は、第1の実施形態と同様である。従って、第2の実施形態においても、第1の実施形態と同様な効果を奏する。
図10は、本発明の半導体装置の第3の実施形態を示す断面図である。
第3の実施形態は、接続端子36をビア36aを介して配線35の最上層の配線部35aに接続した構造を有する。すなわち、配線35の配線部35a上にビルドアップ層を形成し、該ビルドアップ層に開口を設けて、ビア36aおよび接続端子36を形成したものである。
第3の実施形態の他の構造は、第1の実施形態と同様である。従って、第3の実施形態においても、第1の実施形態と同様な効果を奏する。
図11は、本発明の半導体装置の第4の実施形態を示す断面図である。
第4の実施形態は、配線37の最下層37aが、はんだボール搭載部である外部端子部と、該外部端子部に接続される配線部とを有する構造を有する。この構造では、図1に示す第1の実施形態に比し、最下層の導体層である外部端子部34と、該外部端子部34に接続されるビアが形成される最下層のビルドアップ層とを省略することが可能となる。
第4の実施形態の他の構造は、第1の実施形態と同様である。従って、第4の実施形態においても、第1の実施形態と同様な効果を奏する。加えて、第4の実施形態では、製造工程を低減して生産性を向上すると共に、半導体装置1の薄型化を図ることができる。
また、支持基板52として、ニッケル(Ni)膜付きSUS基板を用いてもよい。
2 半導体素子
3 回路基板
4 樹脂(封止樹脂)
11 はんだボール
22 柱状電極
23 はんだ層
33、36 接続端子
34 外部端子部(はんだボール搭載部)
52a 剥離層
52 支持基板
71 第1のランド(外部端子部)
72 第2のランド
73 第3のランド(接続端子)
Claims (15)
- 半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、
超音波を印加して前記はんだ層と前記接続端子とを接合することと、
熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、
前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、
を備える半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記はんだ層は、前記接続端子の界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記はんだ層の幅は、前記接続端子の幅よりも小さい、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記はんだ層と前記接続端子との接合は、前記はんだ層の融点より低い温度で行う、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記柱状電極および前記はんだ層をめっきにより形成する、半導体装置の製造方法。 - 請求項1から請求項5までのいずれか一項に記載の半導体装置の製造方法において、
前記回路基板は、前記一面に対向する他面に前記接続端子に接続されるはんだボール搭載部を有し、
前記はんだ層を前記接続端子上に配置する前に、前記回路基板を、剥離層を介して支持基板で支持することを有し、
超音波を印加して前記はんだ層と前記接続端子とを接合した後、
前記支持基板を剥離することと、
前記回路基板の前記他面の前記はんだボール搭載部にはんだボールを搭載することと、を有し、
前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合する際、前記はんだボールを前記はんだボール搭載部に接合する、半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記はんだ層と前記接続端子とを接合すると共に、前記はんだボールを前記はんだボール搭載部に接合することを、リフローにより行う、半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記支持基板を剥離する前に、前記半導体素子を封止する前記熱硬化性樹脂を除去して、前記剥離層を露出させることを有する、半導体装置の製造方法。 - 端面にはんだ層が形成された柱状電極を有する半導体素子と、
接続端子を有する回路基板と、
前記半導体素子を封止する硬化された封止樹脂と、を備え、
前記はんだ層の幅は、前記接続端子の幅より小さく、
前記はんだ層の外周は、前記硬化された樹脂により囲まれている、半導体装置。 - 請求項9に記載の半導体装置において、
前記はんだ層は、前記接続端子との界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置。 - 請求項9に記載の半導体装置において、
前記回路基板は、前記接続端子に接続されるはんだボールを有する、半導体装置。 - 請求項11に記載の半導体装置において、
前記半導体素子は、相対向する一対の側辺のそれぞれに沿って配列された複数の前記柱状電極を有し、前記回路基板の前記はんだボールは前記柱状電極のそれぞれに接続される前記はんだボールを有し、前記はんだボールは、前記柱状電極よりも外側に配置されている、半導体装置。 - 請求項9から請求項12までのいずれか一項に記載の半導体装置において、
前記柱状電極および前記接続端子は、銅系金属により形成され、
前記はんだ層は、銅および銀を含む金属により形成されている、半導体装置。 - 請求項13に記載の半導体装置において、
前記柱状電極と前記はんだ層との間に、バリア層が介在されている、半導体装置。 - 請求項13に記載の半導体装置において、
前記柱状電極は、前記半導体素子の内部回路に接続されるパッド上に、直接、形成されている、半導体装置。
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