JP2011210773A - 半導体装置の構造および製造方法 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13609—Indium [In] as principal constituent
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
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    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/1701—Structure
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

【課題】挟ピッチかつ高い接続信頼性を確保した簡易な構造の半導体装置、および製造方法を提供する。
【解決手段】半導体素子１の電極端子１ｂ上に突起状電極１ａを形成する。突起状電極１ａよりも大きくし、位置を合わせた転写用の金型４に、粘着層５を供給し半田粒子３を付与する。金型４と半導体素子１の対向する位置を合わせ、加熱・加圧して半田粒子３を突起状電極１ａ上に付与、金型４を引き剥がして半導体素子１を個片化する。半導体素子１の突起状電極１ａに対向して回路基板２の電極端子２ａの位置を合わせて、加熱、荷重し半導体素子１を回路基板２上へ搭載する。半導体素子１の端部の回路基板２との距離が最も大きな電極同士でも、微細半田が鼓状に伸びて接合し平行度の悪化を吸収する。端部電極の熱応力集中を微小半田接合体（半田接合部３ｃ）が受けて、電極直下の脆弱な絶縁膜の熱応力を低減して剥離や亀裂を防ぎ、高い接続信頼性を確保する。
【選択図】図２

Description

本発明は、半導体装置の構造および製造方法に関するものである。
近年、半導体素子の高密度化と電極端子の多ピン化の両立を進めるべく、半導体素子の電極端子の狭ピッチ化、面積縮小化が図られている。
通常、フリップチップ実装においては、ＬＳＩなどの半導体素子の電極端子上に半田バンプなどの突起電極を形成し、その半導体素子をフェイスダウンにより実装基板の接続端子に対して圧接・加熱してバンプ接続させることで実装している。
しかし、狭ピッチ化の進展は著しいため、従来のように電極端子をペリフェラルに配置する手段では、電極端子間で短絡が発生したり、半導体素子と実装基板との熱膨張係数の差により接続不良などが発生することがある。そこで、電極端子をエリア状に配置することで、電極端子間ピッチを広げる方法がとられてきたが、近年ではエリア配置でも狭ピッチ化の進展が著しい。
半田バンプを形成する方法として、半田をスクリーン印刷やディスペンサーや電解メッキで電極上に形成した後、リフロー炉で半田融点以上に加熱することによって突起状の半田バンプを形成する工法がとられてきた。
しかし、近年さらに半田接合部のピッチが狭く、半導体素子・基板電極間の隙間も小さくなってきたため、フリップチップ実装時の加熱工程において溶融した半田が変形し、半田の表面張力により半田バンプ同士がつながる半田ブリッジ不良が発生するといった問題が起きるようになってきた。
このような要求に対応するものとして、バンプを２層構成にする方法が提案されている。
例えば、金や銅からなる突起電極表面を覆うように、金属粒子を含有した絶縁性皮膜を形成する方法がある（例えば、特許文献１参照）。この方法によれば、絶縁性皮膜や突起電極がフリップチップ時に溶融せずに、半導体素子と基板間に注入する封止樹脂の硬化収縮による圧縮方向の力によって電気的に導通をとることができ、ブリッジ発生を防ぐことができ、狭ピッチ化に対応できる。
しかしながら、近年要求される電極間ピッチの狭ピッチ化の要求は非常に厳しいため、特許文献１のように、金属粒子と金属電極が拡散接合せずに接触のみで導通を確保する接続形態であれば、電極面積が小さくなると当然電極間に介在する導電粒子の数が少なくなり、接続抵抗が高く、信号の伝送損失が増大するという問題がある。
そこで、バンプを下層金属と上層金属とからなる２層構成にし、高融点金属からなる下層金属上に半田からなる上層金属を形成する方法が採用されるようになってきた。この方法によれば、半田一層からなるバンプよりも半田量を減らすことができ、フリップチップ実装時の平面方向への半田つぶれ量が減り、半田ブリッジ発生を防ぐことができるだけでなく、半田と基板電極とが拡散接合するので、接続抵抗は低く、信号の伝送損失を損なうこともない（例えば、特許文献２参照）。
特開２００３−２８２６１７号公報 特開平９−９７７９１号公報
しかしながら、近年要求される配線ルールの微細化や高速信号処理に対応する目的で半導体素子の層間絶縁膜に低誘電率膜（いわゆるLow-k膜やＵＬＫ（Ultra Low-k）膜など）が用いられるようになってきた。低誘電率膜自体は、誘電率を下げるために多数の数ｎｍの空孔を有するポーラス状（多孔質）とされている。
図７は特許文献２に記載の実施例の半導体装置を概念的に示す断面図である。特許文献２の図７に示すように、半導体素子１１の電極１１ａと回路基板１２の電極１２ａ同士全面が半田１３で拡散接合される。このような構成をとれば、フリップチップ工程における半田溶融後の冷却過程において、半導体素子１１と回路基板１２の弾性率および線膨張係数の差に起因する熱応力が、半導体素子のコーナー部分の半田１３の接合部に集中することになる。このため、その熱応力が半導体素子１１の電極１１ａ直下に直接伝わり、電極１１ａ直下にある脆弱な低誘電率膜の剥離や亀裂を発生させるといった問題がある。
また、急激な温度差が発生するような使用環境下においても、同様な熱応力集中が発生して、電極直下にある脆弱な低誘電率絶縁膜の剥離や亀裂が発生するといった問題がある。
本発明は、前記問題に鑑み、脆弱膜を有する半導体素子において、高い接続信頼性を確保できる簡易な構造の半導体装置、および半導体装置を形成する製造方法を提供することを目的とする。
前記の目的を達成するために、本発明の請求項１に係る半導体装置の製造方法は、電子部品の複数の電極の少なくとも１つの電極に対して２個以上の半田粒子を付与する工程と、前記電子部品の電極と回路基板の電極とを対向して配置する工程と、前記電子部品の電極表面に付与した半田粒子と前記回路基板の電極とを当接させる工程と、前記半田粒子を加熱する工程と、からなり、前記半田粒子が溶融した２個以上の微小半田接合体を介して前記電子部品の電極と前記回路基板の電極とを電気的に接続することを特徴とする。
また、請求項２に記載した半導体装置の製造方法は、回路基板の複数の電極の少なくとも１つの電極に対して２個以上の半田粒子を付与する工程と、前記回路基板の電極と電子部品の電極とを対向して配置する工程と、前記回路基板の電極表面に付与した半田粒子と前記電子部品の電極とを当接させる工程と、前記半田粒子を加熱する工程と、からなり、前記半田粒子が溶融した２個以上の微小半田接合体を介して前記回路基板の電極と前記電子部品の電極とを電気的に接続することを特徴とする。
また、請求項３に記載した半導体装置の製造方法は、電子部品の複数の電極の少なくとも１つの電極に対して２個以上の第１半田粒子を付与する工程と、回路基板の複数の電極の少なくとも１つの電極に対して２個以上の第２半田粒子を付与する工程と、前記電子部品の電極と前記回路基板の電極とを対向して配置する工程と、前記電子部品の電極表面に付与した第１半田粒子と前記回路基板の電極、または前記回路基板の電極表面に付与した第２半田粒子と前記電子部品の電極、または前記第１半田粒子と前記第２半田粒子を当接させる工程と、前記第１半田粒子および前記第２半田粒子を加熱する工程と、からなり、前記第１半田粒子および／または前記第２半田粒子が溶融した２個以上の微小半田接合体を介して前記回路基板の電極と前記電子部品の電極とを電気的に接続することを特徴とする。
また、請求項４に記載した発明は、請求項３の半導体装置の製造方法であって、前記電子部品の電極表面に付与した第１半田粒子と、前記回路基板の電極表面に付与した第２半田粒子とは粒子間隔が異なることを特徴とする。
また、請求項５に記載した発明は、請求項３，４の半導体装置の製造方法であって、前記電子部品の電極表面に付与した第１半田粒子と、前記回路基板の電極表面に付与した第２半田粒子とは粒子径が異なることを特徴とする。
また、請求項６に記載した発明は、請求項３〜５の半導体装置の製造方法であって、前記電子部品の電極表面に形成した第１半田粒子の粒子間隔が、前記回路基板の電極表面に形成した第２半田粒子の粒子径より大きいことを特徴とする。
また、請求項７に記載した発明は、請求項３〜５の半導体装置の製造方法であって、前記回路基板の電極表面に形成した第２半田粒子の粒子間隔が、前記電子部品の電極表面に形成した第１半田粒子の粒子径より大きいことを特徴とする。
また、請求項８に記載した半導体装置は、電子部品の電極と、該電極に対向して配置された回路基板の電極が、半田を介して接合される半導体装置において、前記電子部品の電極と前記回路基板の電極とが対向して配置された少なくとも１つの電極組は、前記半田を溶融した２個以上の微小半田接合体を介して接合されたことを特徴とする。
また、請求項９に記載した発明は、請求項８の半導体装置において、前記電子部品の電極と前記回路基板の電極とが対向して配置された電極組は、前記電極組の複数の中で間隔の最も大きい電極同士は２個以上の微小半田接合体を介して接合されたことを特徴とする。
前記製造方法、装置構成によれば、半導体装置における脆弱な半導体素子のフリップチップ実装において、優れた接続信頼性が確保できる。
本発明によれば、半導体装置のコーナー電極における熱応力集中を軟らかく延びやすい微小半田接合体が受けるため、電極直下にある脆弱な低誘電率絶縁膜が受ける熱応力が低減され、脆弱な低誘電率絶縁膜の剥離や亀裂を防ぐことができ、高い接続信頼性が確保できるという効果を奏する。
本発明の実施形態１における半導体装置を概念的に示す断面図 本実施形態１における半導体装置の製造方法（ａ）〜（ｆ）を概念的に示す断面図 本実施形態２における半導体装置の製造方法（ａ）〜（ｆ）を概念的に示す断面図 本実施形態３における半導体装置の製造方法（ａ）〜（ｉ）を概念的に示す断面図 本実施形態３における（ａ），（ｂ）は半田粒子付着基材を概念的に示す平面図、（ｃ）は半導体装置を概念的に示す断面図 本実施形態３における（ａ），（ｂ）は基材の半田粒子配置を概念的に示す平面図、（ｃ）は半導体装置を概念的に示す断面図 従来の半導体装置を概念的に示す断面図
以下、図面を参照して本発明における実施の形態を詳細に説明する。
（実施形態１）
図１は本発明の実施形態１における半導体装置を概念的に示す断面図である。電子部品たる半導体素子１の電極面の内層には、例えばＣｕやＡｌからなる微細配線層と脆弱な低誘電率絶縁膜（例えば、Low-k層やUltra Low-k層）を含む多層配線層１ｃが設けられており、その最表面に複数の電極端子１ｂがエリア配置で設けられている。例えば電極端子１ｂはＡｌやＣｕからなる。その電極端子１ｂ上にＴｉ／Ｃｕ、Ｔｉ／Ｗ／Ｃｕなどからなるシード層が設けられ、その上にＮｉ／Ａｕ、Ａｕ、Ｃｕなどの半田が濡れる金属からなる突起状電極１ａが設けられている。
一方、半導体素子１を実装した回路基板２（例えば、ガラスエポキシ多層基板、アラミド多層基板、シリコンからなる）には、半導体素子１の突起状電極１ａに対向する配置の電極端子２ａを有している。電極端子２ａは、例えば、Ｎｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ等からなる。
半導体素子１の突起状電極１ａと回路基板２の電極端子２ａとは半田接合部３ｃにより電気的・機械的に接続されており、半田接合部３ｃと突起状電極１ａ、および半田接合部３ｃと電極端子２ａ間は、固層拡散または固液拡散反応が起こり、中間に合金層が形成され、強固に接合がされている。
ここで、半導体素子１と回路基板２の間隔（図１中のＡ）が最大の半田接合部３ｃは、２個の微小半田接合体からなる。半田溶融工程において、半導体素子１と回路基板２の線膨張係数の違いにより、半導体素子１の最外郭に位置する接合部近傍にて、最も反りが発生しやすくなるため、半導体素子１と回路基板２の間隔が最も大きくなることが多い。
さらに、半導体素子１の面内では、最外郭に位置する接合部近傍で熱応力も最大になる。このように間隔が最も大きい位置において、熱応力は最も受けるが、２個の微小半田接合体で接続することによって、１個の微小半田接合体の時よりも小さい径で、引張方向の力を受けることにより、半田部分への応力集中が増し、応力集中点が脆弱膜から半田接合部３ｃへ移る。しかし、半田接合部３ｃは伸び率が大きく、突起状電極１ａ、電極端子２ａとは強固に接合されているので、半田接合部３ｃが破損することはなく伸びて、多層配線層１ｃの脆弱な低誘電率膜も剥離や亀裂の発生を防ぐことができる。
半田の組成は、例えば、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＺｎＢｉ、ＳｎＰｂ、ＳｎＢｉ、ＳｎＡｇＢｉＩｎ、ＳｎＩｎ、Ｉｎ、Ｓｎなどからなり、最大間隔Ａの大きさに合わせ、半田伸び率から自由に材料を選ぶことができる。
例えば、半導体素子１の電極端子１ｂの間隔が０．０５ｍｍの場合では、突起状電極１ａの径は０．０２０〜０．０３５ｍｍ、高さは、０．０５〜０．２０ｍｍ、回路基板２の電極端子２ａの径は０．０２０〜０．０３５ｍｍ、高さは０．０５〜０．１０ｍｍ、微小半田構造体の径は０．００２〜０．０１０ｍｍであり、径の伸び率は５０％である。
図示はしていないが、半導体素子１と回路基板２の電極面との間には、封止樹脂が充填されていても構わない。充填されることにより、より信頼性が向上する。
図２は本実施形態１における半導体装置の製造方法（ａ）〜（ｆ）を概念的に示す断面図である。以下に製造方法を説明する。
まず、図２（ａ）に示すとおり、ウェーハ形態である半導体素子１の電極面全面に、スパッタリング法や蒸着により、シード層を形成する。次に、電解メッキ工法により全面に金属膜を形成する。感光レジスト層を形成し、電極端子１ｂの位置の突起状電極１ａの形成部分を露光した後、剥離液を用いて感光レジストを剥離する。この工程により、電極端子１ｂ上に、突起状電極１ａが形成される。例えば、シード層には、Ｔｉ／Ｃｕ、金属膜は、Ｎｉ／Ａｕを用いたがこれに限られない。
次に、図２（ｂ）に示すとおり、突起状電極１ａよりも大きな形状に突起状電極１ａの位置に合わせて、くり抜かれた転写用の金型４の中に、スプレーやディスペンサーなどの方法で粘着層５を金型４全面に供給した後、半田粒子３を全面に均一に付与する。
次に、図２（ｃ）に示すとおり、半導体素子１の突起状電極１ａと、その突起状電極１ａに対応した金型４に設けられた凹み穴が対向するように、金型４と半導体素子１の位置を合わせ、加熱・加圧を行う。これにより、半田粒子３と突起状電極１ａとが溶融し、かつ半田粒子３同士が粒子形状を残すような温度、時間条件下で加熱加圧する。このとき、微細な半田粒子３を用いると酸化皮膜が占める面積が大きく、溶融を阻害しやすくなり、粒子形状を残した状態で拡散できる。例えば、半田粒子３の径が０．００２〜０．００８ｍｍの時、金型４の温度：２１０℃、加圧時間：１０〜５０ｓで、大気圧下で加圧した。
次に、図２（ｄ）に示すとおり、金型４を半導体素子１から引き剥がすことにより、半田粒子３が粒子形状で付与された突起状電極１ａが形成される。その後、図２（ｅ）に示すとおり、ブレードダイシングやレーザダイシングなどの手段により、半導体素子１を個片化する。
次に、図２（ｆ）に示すとおり、半導体素子１の突起状電極１ａに対向するように回路基板２の電極端子２ａと位置を合わせた後、加熱し、引き上げ荷重を加えながら低荷重で、半導体素子１を回路基板２上へ搭載する。例えば、加熱温度：２２０〜２４０℃、加圧時間：３〜１０秒で加圧するとよい。なお、半導体素子１を搭載する前にフラックスを供給しても構わない。溶融が困難な粒子形状の微細な半田粒子３においても、フラックスにより、半田の濡れ性が向上し、微細な半田接合部３ｃを形成しやすくなる。
ここで、低荷重で搭載することにより、半導体素子１と回路基板２の平行度が悪くなり、半導体素子１の端部の回路基板２との距離が最も大きくなった箇所の電極同士であっても、微細半田が図２（ｆ）のように鼓状に伸びて接合するため、平行度の悪化を吸収することができる。
図２（ｆ）に示す半田接合部３ｃのように、鼓状に伸びた状態の微細半田を「微小半田接合体」と定義する。半導体素子１の突起状電極１ａと回路基板２の電極端子２ａとは２個以上の「微小半田接合体」で電気的に接続している。ここで、半導体素子１と回路基板２との距離が最も小さい箇所の電極同士は、複数の「微小半田接合体」で電気的に接続していてもよいし、従来と同様の１つの半田接合体で電気的に接続していてもよい。
本実施形態１の製造方法を用いた半導体装置を、断面研磨により断面解析した結果、最外郭にある半田接合部３ｃは２個の微細半田接合体からなることが確認され、脆弱な低誘電率膜も剥離・亀裂が発生していないことが確認できた。さらに、温度サイクル試験（１サイクル：−４５℃、８５℃、各５分）に投入した結果、１０００ｃｙｃ（サイクル）でも安定した接続抵抗を確保することができた。
このように、最も半導体素子１と回路基板２の間隔が離れた半田接合部３ｃは２個の微細半田接合体でなることにより、脆弱な低誘電率膜が受ける応力が低減され、高い接続信頼性が確保できる。
（実施形態２）
図３は本発明の実施形態２における半導体装置の製造方法（ａ）〜（ｆ）を概念的に示す断面図である。以下に製造方法を説明する。
まず、図３（ａ）に示すとおり、ウェーハ形態である半導体素子１の電極面全面に、スパッタリング法や蒸着により、シード層を形成する。次に、電解メッキ工法により全面に金属膜を形成する。感光レジスト層を形成した後、電極端子１ｂの位置の突起状電極１ａの形成部分を露光した後、剥離液を用いて感光レジストを剥離する。この工程により、電極端子１ｂ上に、突起状電極１ａが形成される。例えば、シード層には、Ｔｉ／Ｃｕ、金属膜は、Ｃｕを用いたがこれに限られない。
次に、図３（ｂ）に示すとおり、半導体素子１をダイシングブレードやレーザ加工により、半導体素子１を個片化する。
次に、図３（ｃ）に示すとおり、ガラスエポキシ多層基板からなる回路基板２には無電解メッキ工法により突起状の電極端子２ａを形成する。例えば、電極端子２ａの組成は、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｃｕなど半田の濡れ性が良好な材料を選定する。その後、半田粒子３を全面に均一に付与するため、スプレーやディスペンサーなどの方法で粘着層５を回路基板２全面に供給する。
次に、図３（ｄ）に示すとおり、リフロー炉などの加熱手段で、半田粒子３を全面に均一付与した回路基板２を加熱し、半田粒子３と電極端子２ａとが溶融し、かつ平面方向で半田ブリッジを起こすことなく粒子形状を残すような温度、時間、ガス雰囲気条件下で加熱する。ここで、微細な半田粒子３を用いると酸化皮膜が占める面積が大きく、溶融を阻害しやすくなるので、隣接する端子同士で半田ブリッジを起こすことなく、粒子形状を残した状態で拡散できる。例えば、半田は、Ｓｎ３．０Ａｇ０．５Ｃｕを用い半田粒子径が０．００３〜０．００８ｍｍの時、温度：２２５℃、加圧時間：３〜８ｓで、ギ酸ガス雰囲気中で加熱した。
次に、図３（ｅ）に示すとおり、回路基板２を洗浄液に浸漬し、超音波を印加し洗浄した。この工程により、電極端子２ａ間に存在する半田粒子３が除去され、突起状の電極端子２ａ上に半田粒子３が電極端子２ａと拡散接合された状態で付与される。
次に、図３（ｆ）に示すとおり、半導体素子１の突起状電極１ａに対向するように回路基板２の電極端子２ａと位置を合わせた後、加熱し、引き上げ荷重を加えながら低荷重で、半導体素子１を回路基板２上へ搭載する。例えば、加熱温度：２５０〜２６０℃、加圧時間：３〜１０秒、窒素ガス雰囲気下で加圧した。なお、半導体素子１を搭載する前にフラックスまたはフラックス成分を含有する封止樹脂を供給しても構わない。溶融が困難な微細半田においても、フラックスにより、半田の濡れ性が向上し、微細半田接合体を形成しやすくなる。ここで、低荷重で搭載することにより、半導体素子１と回路基板２の平行度が悪くなるが、微細半田が図のように鼓状に伸びて接合するため、平行度の悪化を吸収することができる。
本実施形態２の製造方法を用いた半導体装置を、断面研磨により断面解析した結果、最外郭にある突起状電極１ａ、電極端子２ａでは、半導体素子１と回路基板２の間隔が最も離れており、半田接合部３ｃは３個の微細半田接合体からなることが確認され、脆弱な低誘電率膜も剥離・亀裂が発生していないことが確認できた。さらに、温度サイクル試験（１サイクル：−４５℃、８５℃、各５分）に投入した結果、１０００ｃｙｃ（サイクル）でも安定した接続抵抗を確保することができた。
このように、半導体素子１と回路基板２の電極側に半田粒子３を付与した場合においても、最も半導体素子１と回路基板２の間隔が離れた半田接合部３ｃは２個以上の微細半田接合体でなることにより、脆弱な低誘電率膜が受ける応力が低減され、高い接続信頼性が確保できる。
（実施形態３）
図４は本発明の実施形態３における半導体装置の製造方法（ａ）〜（ｉ）を概念的に示す断面図である。以下に製造方法を説明する。
まず、ウェーハ形態であり、シリコンからなる半導体素子１のＡｌからなる電極端子１ｂ上に、無電解メッキ工法を用いてＮｉ−Ｐ／Ａｕからなる突起状電極１ａを形成する。
一方、スプレーやディスペンサー、バーコーター、スピンコーターなどの手段で、例えばＰＥＴやＰＥＮからなる基材６全面に粘着層５を塗布し、その上に半田粒子３を均等に分散するように付着させる。例えば、半田粒子３として、組成、Ｓｎ３．５Ａｇ８．０Ｉｎ０．５Ｂｉ、粒子径０．００２〜０．００６ｍｍの粒子を用いることができる（図４（ａ）参照）。
次に、前記基材６の半田粒子３が付着された面と半導体素子１の突起状電極１ａの面同士を加熱・加圧しながら貼り付ける。ここで、半田粒子３が局所的に溶融し、突起状電極１ａと拡散接合し、かつ平面方向で半田ブリッジを起こすことなく粒子形状を残すような温度、時間条件下で加熱・加圧する（図４（ｂ）参照）。なお、粘着層５は、半田粒子３を基材６に保持させる機能、半田酸化皮膜を除去する機能、離型機能を有する材料を用いることが望ましいが、これに限られない。図示しないが、フラックスや離型材などの材料をさらに基材６上に供給しても構わない。
次に、加熱しながら基材６を半導体素子１から剥離する。この工程により、突起状電極１ａの間に存在する半田粒子３は基材６側に付着したまま、半導体素子１上からは除去され、突起状電極１ａ上に半田粒子３が突起状電極１ａと拡散接合された状態で付与される（図４（ｃ），（ｄ）参照）。
次に、ウェーハ形態であり、シリコンからなる回路基板２にも、半導体素子１と同様の工程にて、半田粒子３が回路基板２の電極端子２ａ上に電極端子２ａと拡散接合された状態で付与される（図４（ｅ）〜（ｇ）参照）。
次に半導体素子１および回路基板２をそれぞれ、ブレードダイシングやレーザダイシング工法により個片化する（図４（ｄ），（ｈ）参照）。
次に、半導体素子１の突起状電極１ａに対向するように回路基板２の電極端子２ａと位置を合わせた後、加熱し、引き上げ荷重を加えながら低荷重で、半導体素子１を回路基板２上へ搭載する。例えば、加熱温度：２１０〜２３０℃、加圧時間：２〜９秒、窒素ガス雰囲気下で加圧した。なお、半導体素子１を搭載する前にフラックスまたはフラックス成分を含有する封止樹脂を供給しても構わない。溶融が困難な微細半田においても、フラックスにより、半田の濡れ性が向上し、微細半田接合体を形成しやすくなる。ここで、低荷重で搭載することにより、半導体素子１と回路基板３の平行度が悪くなるが、微細半田が図のように鼓状に伸びて接合するため、平行度の悪化を吸収することができる（図４（ｉ）参照）。
本実施形態３の製造方法を用いた半導体装置を、断面研磨により断面解析した結果、最外郭にある突起状電極１ａ、電極端子２ａでは、半導体素子１と回路基板２の間隔が最も離れており、半田接合部３ｃは２個の微細半田接合体からなることが確認され、脆弱な低誘電率膜も剥離・亀裂が発生していないことが確認できた。さらに、温度サイクル試験（１サイクル：−５５℃、１２５℃、各５分）に投入した結果、１０００ｃｙｃ（サイクル）でも安定した接続抵抗を確保することができた。
このように、半導体素子１の突起状電極１ａと回路基板２の電極端子２ａの両側に半田粒子３を付与した場合において、最も半導体素子１と回路基板２の間隔が離れた半田接合部３ｃは２個以上の微細半田接合体でなるとともに、微細半田接合体の高さが高くなることで、温度サイクル試験で受けるせん断方向の応力を緩和する効果が働くため、脆弱な低誘電率膜が受ける応力がより低減され、高い接続信頼性が確保できる。
また、図５（ａ），（ｂ）は本実施形態３における半田粒子付着基材を概念的に示す平面図であり、図５（ｃ）は本実施形態３における半導体装置を概念的に示す断面図である。
図５（ａ）において、微細な半田小粒子３ａが、粘着層が全面に塗布された基材上に分散配置されている。図５（ｂ）においても、微細な半田大粒子３ｂが、粘着層が全面に塗布された基材上に分散配置されている。ここで、半田小粒子３ａの粒子径は、半田大粒子３ｂの粒子径よりも小さく、半田大粒子３ｂの粒子径の１／２以下であることが望ましい。また互いの半田小粒子３ａの中心との間隔の距離（ピッチ）は、互いの半田大粒子３ｂの中心との間隔の距離（ピッチ）よりも小さい。
図５（ｃ）において、半導体素子１には半田大粒子３ｂが付着した基材を、回路基板２には半田小粒子３ａが付着した基材を用いて、前述した製造方法により、それぞれの突起状電極１ａ、電極端子２ａに微細半田粒子を拡散接合させる。この工程により、半導体素子１には大きな半田大粒子３ｂが、回路基板２には小さな半田小粒子３ａが電極に拡散接合される。
そして、半導体素子１を回路基板２に実装する工程において、半導体素子１の突起状電極１ａ上の半田大粒子３ｂの隙間に、回路基板２の電極端子２ａ上の半田小粒子３ａが入り込む形態で搭載され、かみ合うので、加熱中に回路基板２の反りが大きくなっても、半導体素子１と回路基板２の平面方向の位置ずれを抑えながら、前述の微小半田接合体を形成することができる。
なお、半導体素子１には半田小粒子３ａとし、回路基板には半田大粒子３ｂとしてもよい。
また、図６（ａ），（ｂ）は本実施形態３における基材の半田粒子配置を概念的に示す平面図であり、図６（ｃ）は本実施形態３における半導体装置を概念的に示す断面図である。
図６（ａ）において、微細な半田小粒子３ａが回路基板２用の粘着層５を全面に塗布した基材上に分散配置され、図６（ｂ）において、微細な半田大粒子３ｂが、半導体素子１用の粘着層５を全面に塗布した基材上に分散配置されている。ここで、半田小粒子３ａ、半田大粒子３ｂ共に同一のピッチＥ（図６中にＥで示す半田粒子の中心との間隔の距離）で並べられている。また半田大粒子３ｂの径（Ｆ）は、半田小粒子３ａの隣接する粒子間の間隔（ｆ）以下である。
なお、半導体素子１の突起状電極１ａに小さな半田小粒子３ａを配置し、回路基板２の電極端子２ａに大きな半田大粒子３ｂを配置してもよい。
そして、前述と同様の工程を実施すると、半導体素子１を回路基板２に実装する工程において、半導体素子１の突起状電極１ａ上の半田大粒子３ｂの隙間に、回路基板２の電極端子２ａ上の半田小粒子３ａが入り込む形態で搭載される。したがって、半田大粒子３ｂと半田小粒子３ａとが交互に配置できるので、加熱中に回路基板２等の反りが大きくなり、半導体素子１と回路基板２の平面方向の位置ずれが大きくなっても、間隔の狭くなった半田大粒子３ｂと半田小粒子３ａとにより微小半田接合体が形成される。このことにより、２個以上の微小半田接合体を介して１組の半導体素子１の突起状電極１ａと回路基板２の電極端子２ａとを電気的に接続することが可能となる。
以上の各実施形態では、電子部品として半導体素子、回路基板を例示して説明したが、これに限られない。電極端子間ピッチが狭いコンデンサ、コイル、抵抗などの受動部品を用いる場合も同様の効果が得られる。また、半導体素子はウェーハ形態を例示して説明したが、これにも限られない。半導体素子を長方形または正方形に個片化した状態で製造したとしても同様の効果が得られる。
本発明は、複数の微細半田接合体によって半導体素子電極と回路基板電極とを電気的・機械的に接合する半導体装置の構造および製造方法であり、狭ピッチの接続においても高い信頼性を実現することができ、狭ピッチ化が進展する半導体素子や、低誘電率材料などからなる層間絶縁膜を有する半導体素子などを実装する実装分野において特に有用である。
１，１１ 半導体素子
１ａ 突起状電極
１ｂ，２ａ 電極端子
１ｃ 多層配線層
２，１２ 回路基板
３ 半田粒子
３ａ 半田小粒子
３ｂ 半田大粒子
３ｃ 半田接合部
４ 金型
５ 粘着層
６ 基材
１１ａ，１２ａ 電極
１３ 半田

Claims (9)

  1. 電子部品の複数の電極の少なくとも１つの電極に対して２個以上の半田粒子を付与する工程と、前記電子部品の電極と回路基板の電極とを対向して配置する工程と、前記電子部品の電極表面に付与した半田粒子と前記回路基板の電極とを当接させる工程と、前記半田粒子を加熱する工程と、からなり、
    前記半田粒子が溶融した２個以上の微小半田接合体を介して前記電子部品の電極と前記回路基板の電極とを電気的に接続することを特徴とする半導体装置の製造方法。
  2. 回路基板の複数の電極の少なくとも１つの電極に対して２個以上の半田粒子を付与する工程と、前記回路基板の電極と電子部品の電極とを対向して配置する工程と、前記回路基板の電極表面に付与した半田粒子と前記電子部品の電極とを当接させる工程と、前記半田粒子を加熱する工程と、からなり、
    前記半田粒子が溶融した２個以上の微小半田接合体を介して前記回路基板の電極と前記電子部品の電極とを電気的に接続することを特徴とする半導体装置の製造方法。
  3. 電子部品の複数の電極の少なくとも１つの電極に対して２個以上の第１半田粒子を付与する工程と、回路基板の複数の電極の少なくとも１つの電極に対して２個以上の第２半田粒子を付与する工程と、前記電子部品の電極と前記回路基板の電極とを対向して配置する工程と、前記電子部品の電極表面に付与した第１半田粒子と前記回路基板の電極、または前記回路基板の電極表面に付与した第２半田粒子と前記電子部品の電極、または前記第１半田粒子と前記第２半田粒子を当接させる工程と、前記第１半田粒子および前記第２半田粒子を加熱する工程と、からなり、
    前記第１半田粒子および／または前記第２半田粒子が溶融した２個以上の微小半田接合体を介して前記回路基板の電極と前記電子部品の電極とを電気的に接続することを特徴とする半導体装置の製造方法。
  4. 前記電子部品の電極表面に付与した第１半田粒子と、前記回路基板の電極表面に付与した第２半田粒子とは粒子間隔が異なることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記電子部品の電極表面に付与した第１半田粒子と、前記回路基板の電極表面に付与した第２半田粒子とは粒子径が異なることを特徴とする請求項３または４記載の半導体装置の製造方法。
  6. 前記電子部品の電極表面に形成した第１半田粒子の粒子間隔が、前記回路基板の電極表面に形成した第２半田粒子の粒子径より大きいことを特徴とする請求項３〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記回路基板の電極表面に形成した第２半田粒子の粒子間隔が、前記電子部品の電極表面に形成した第１半田粒子の粒子径より大きいことを特徴とする請求項３〜５のいずれか１項に記載の半導体装置の製造方法。
  8. 電子部品の電極と、該電極に対向して配置された回路基板の電極が、半田を介して接合される半導体装置において、
    前記電子部品の電極と前記回路基板の電極とが対向して配置された少なくとも１つの電極組は、前記半田を溶融した２個以上の微小半田接合体を介して接合されたことを特徴とする半導体装置。
  9. 前記電子部品の電極と前記回路基板の電極とが対向して配置された電極組は、前記電極組の複数の中で間隔の最も大きい電極同士は２個以上の微小半田接合体を介して接合されたことを特徴とする請求項８記載の半導体装置。
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