KR20110109848A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13609—Indium [In] as principal constituent
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

협 피치이면서 높은 접속 신뢰성을 확보한 간이한 구조의 반도체장치 및 그 제조방법을 제공한다.
전자부품(1)의 복수의 전극(1a)의 적어도 1개의 전극에 대하여 2개 이상의 땜납 입자(3)를 부여하는 공정과, 전자부품(1)의 전극(1a)과 회로기판(2)의 전극(2a)을 대향하여 배치하는 공정과, 전자부품(1)의 전극(1a)표면에 부여한 땜납 입자(3)와 회로기판(2)의 전극(2a)을 접촉시키는 공정과, 땜납 입자(3)를 가열하는 공정을 구비하고, 땜납 입자(3)가 용융한 2개 이상의 땜납 접합체(8)를 개재하여 전자부품(1)의 전극(1a)과 회로기판(2)의 전극(2a)을 전기적으로 접속한다.

Description

반도체장치 및 반도체장치의 제조방법{CONFIGURATION AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 및 반도체장치의 제조방법에 관한 것이다.
최근, 반도체소자의 고밀도화와 전극단자의 다핀화의 양립을 추진하기 위하여 반도체소자의 전극단자의 협 피치화, 면적 축소화가 도모되고 있다.
통상, 플립 칩 실장(mounting)에서는 LSI 등의 반도체소자의 전극단자 상에 땜납 범프(solder bump) 등의 돌기 전극을 형성하고, 그 반도체소자를 페이스 다운에 의해 실장 기판의 접속 단자에 대해서 압접·가열하여 범프 접속시킴으로써 실장하고 있다.
그러나 협 피치화의 진전은 현저하므로 종래와 같이 전극단자를 퍼리퍼럴(peripheral)로 배치하는 수단에서는 전극단자 간에 단락이 발생하거나 반도체소자와 실장기판의 열팽창계수의 차에 의해 접속불량 등이 발생하는 경우가 있다. 그래서 전극단자를 에어리어 형상(area array)으로 배치함으로써 전극단자 간 피치를 확대하는 방법이 취해져 왔으나, 최근에는 에어리어 배치에서도 협피치화의 진전이 현저하다.
땜납 범프를 형성하는 방법으로 땜납을 스크린 인쇄나 디스펜서 또는 전해 도금으로 전극 상에 형성한 후, 리플로우 로(reflow furnace)에서 땜납의 융점 이상으로 가열함으로써 돌기 형상의 땜납 범프를 형성하는 공법이 취해져 왔다.
그러나 최근 땜납 접합부의 피치가 좁고, 반도체소자·기판전극 간의 간극도 더욱 작아졌으므로, 플립 칩 실장시의 가열공정에서 용융한 땜납이 변형하여 땜납의 표면장력에 의해 땜납 범프끼리가 연결되는 땜납 브리지 불량(solder bridge defect)이 발생한다고 하는 문제가 발생하게 되었다.
이와 같은 요구에 대응하는 것으로 범프를 2층 구성으로 하는 방법이 제안되어 있다.
예를 들어, 금이나 동으로 이루어지는 돌기 전극 표면을 덮도록 금속입자를 함유한 절연성 피막을 형성하는 방법이 있다(예를 들어, 특허문헌 1 참조). 이 방법에 의하면 절연성 피막이나 돌기 전극이 플립 칩시에 용융하지 않고, 반도체소자와 기판 간에 주입하는 밀봉 수지의 경화 수축에 의한 압축 방향의 힘에 의해 전기적으로 도통을 취할 수 있으며, 브리지의 발생을 방지할 수 있어서 협피치화에 대응할 수 있다.
그러나 최근 요구되는 전극 간 피치의 협피치화의 요구는 매우 강하므로, 특허문헌 1과 같이 금속입자와 금속전극이 확산 접합되지 않고 접촉만으로 도통을 확보하는 접속형태가 되면, 전극 면적이 작아지면 당연히 전극 간에 개재하는 도전입자의 수가 적어져서 접속저항이 높고, 신호의 전송손실이 증대한다고 하는 문제가 있다.
그래서, 범프를 하층 금속과 상층 금속으로 이루어지는 2층 구성으로 하여, 고 융점 금속으로 이루어지는 하층 금속상에 땜납으로 이루어지는 상층 금속을 형성하는 방법이 채용되게 되었다(예를 들어, 특허문헌 2 참조).
도 7은 특허문헌 2에 기재된 실시형태의 반도체장치를 개념적으로 나타내는 단면도이다.
반도체소자(11) 상에 고 융점 금속으로 이루어지는 전극(11a)을 형성시키고, 전극(11a) 상에 땜납(13)을 형성해 두며, 반도체소자(11)의 전극(11a)이 회로기판(12) 상에 형성된 전극(12a)에 대향하도록 위치맞춤을 하여, 회로기판(12)의 위에서부터 반도체소자(11)를 탑재하여 가열·가압함으로써 반도체소자(11)의 전극(11a)과 회로기판(12)의 전극(12a)끼리의 전체 면이 땜납(13)으로 확산 접합된다.
이 방법에 의하면, 땜납 1층으로 이루어지는 범프보다도 땜납의 양을 줄일 수 있고, 플립 칩 실장시의 평면방향으로의 땜납 변형량(solder collapse)이 줄어들어서 땜납 브리지의 발생을 방지할 수 있을 뿐만 아니라, 땜납과 기판전극이 확산접합을 하므로 접속 저항은 낮고, 신호의 전송손실을 손상시키는 일도 없다.
특허문헌 1 : 일본국 특개 2003－282617호 공보 특허문헌 2 : 일본국 특개평 9－97791호 공보
그러나 층간 절연막에 저 유전율 막을 이용하는 반도체소자에 대해서 상기와 같은 특허문헌 2의 반도체장치 제조기술을 이용하면, 플립 칩 공정에서의 땜납 용융 후의 냉각과정에서 취약한 저 유전율 막의 박리나 균열이 발생한다고 하는 문제가 있었다.
최근 요구되는 배선 룰(wiring rule)의 미세화나 고속 신호처리에 대응할 목적에서 반도체소자의 층간 절연막에 저 유전율 막(소위 Low-k 막이나 ULK(Ultra Low-k) 막 등)이 이용되게 되었다. 저 유전율 막 자체는 유전율을 낮추기 위해서 다수의 수 ㎚의 공공(空孔)을 갖는 포러스 형상(다공질)으로 되어 있다.
도 8 (a) 및 (b)는 이와 같은 저 유전율 절연막(14)을 이용하는 반도체소자(15)에 대해서 특허문헌 2의 반도체장치 제조기술을 이용한 경우의 플립 칩 공정에서의 땜납 용융 후의 냉각과정에서의 반도체장치를 개념적으로 나타낸 단면도이다.
특허문헌 2와 같은 반도체장치의 제조기술을 이용한 경우, 플립 칩 공정에서의 땜납 용융 후의 냉각과정에서 반도체소자(15)와 회로기판(12)의 탄성률 및 선 팽창계수의 차에 기인하여 회로기판(12)에 대해서 반도체소자(15)가 휘는 방향으로의 열 응력이 발생한다. 이 열 응력은 반도체소자(15)의 코너 부분의 땜납(13)의 접합부에 집중하게 된다. 따라서, 그 열 응력이 반도체소자(15)의 전극(11a)의 바로 아래에 직접 전해져서, 도 8 (a) 및 (b)에 나타내는 것과 같이 전극(11a)의 아래에 있는 취약한 저 유전율 절연막(14)의 박리나 균열을 발생시킨다고 하는 문제가 있다.
또, 급격한 온도차가 발생하는 사용환경하에서도 동일한 열 응력의 집중이 발생하여 전극(11a)의 바로 아래에 있는 취약한 저 유전율 절연막(14)의 박리나 균열이 발생한다고 하는 문제가 있다.
본 발명은 상기 문제를 감안하여, 취약한 막을 갖는 반도체소자에서 높은 접속 신뢰성을 확보할 수 있는 간이한 구조의 반도체장치 및 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위해서, 제 1 본 발명은, 전자부품의 전극과, 당해 전극에 대향하여 배치된 회로기판의 전극이 땜납을 개재하여 접합된 반도체장치에 있어서, 상기 전자부품의 전극과 상기 회로기판의 전극이 대향하여 배치된 적어도 1개의 전극 세트는 2개 이상의 땜납 접합체를 개재하여 접합되어 있는 것을 특징으로 하는 반도체장치이다.
또, 제 2 본 발명은, 상기 전극 세트는 복수이고, 가장 큰 대향 간격을 갖는 상기 전자부품의 전극 및 상기 회로기판의 전극은 2개 이상의 상기 땜납 접합체를 개재하여 접합되어 있는 것을 특징으로 하는 제 1 본 발명의 반도체장치이다.
또, 제 3 본 발명은, 전자부품의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 땜납 입자를 부여하는 공정과, 상기 전자부품의 전극과 회로기판의 전극을 대향하여 배치하는 공정과, 상기 전자부품의 전극 표면에 부여한 땜납 입자와 상기 회로기판의 전극을 접촉시키는 공정과, 상기 땜납 입자를 가열하는 공정을 구비하고, 상기 전자부품의 전극과 상기 회로기판의 전극은 상기 땜납 입자가 용융하여 생성된 2개 이상의 땜납 접합체를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법이다.
또, 제 4 본 발명은, 회로기판의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 땜납 입자를 부여하는 공정과, 상기 회로기판의 전극과 전자부품의 전극을 대향하여 배치하는 공정과, 상기 회로기판의 전극 표면에 부여한 땜납 입자와 상기 전자부품의 전극을 접촉시키는 공정과, 상기 땜납 입자를 가열하는 공정을 구비하고, 상기 회로기판의 전극과 상기 전자부품의 전극은 상기 땜납 입자가 용융하여 생성된 2개 이상의 땜납 접합체를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법이다.
또, 제 5 본 발명은, 전자부품의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 제 1 땜납 입자를 부여하는 공정과, 회로기판의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 제 2 땜납 입자를 부여하는 공정과, 상기 전자부품의 전극과 상기 회로기판의 전극을 대향하여 배치하는 공정과, 상기 제 1 땜납 입자와 상기 회로기판의 전극의 접촉, 상기 제 2 땜납 입자와 상기 전자부품의 전극의 접촉 및 상기 제 1 땜납 입자와 상기 제 2 땜납 입자의 접촉 중 적어도 1개의 접촉을 실행하는 공정과, 상기 제 1 땜납 입자 및 상기 제 2 땜납 입자를 가열하는 공정을 구비하며, 상기 대향하여 배치된 적어도 1개의 전극 세트에 관해서, 상기 회로기판의 전극과 상기 전자부품의 전극이 상기 제 1 땜납 입자 및 상기 제 2 땜납 입자가 용융하여 생성된 2개 이상의 땜납 접합체를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법이다.
또, 제 6 본 발명은, 상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자와 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자는 입자 간격이 다른 것을 특징으로 하는 제 5 본 발명의 반도체장치의 제조방법이다.
또, 제 7 본 발명은, 상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자와 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자는 입자 지름이 다른 것을 특징으로 하는 제 5 본 발명의 반도체장치의 제조방법이다.
또, 제 8 본 발명은, 상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자와 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자는 입자 지름이 다른 것을 특징으로 하는 제 6 본 발명의 반도체장치의 제조방법이다.
또, 제 9 본 발명은, 상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자의 입자 간격이 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자의 입자 지름보다 큰 것을 특징으로 하는 제 5~제 8 중 어느 하나의 본 발명의 반도체장치의 제조방법이다.
또, 제 10 본 발명은, 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자의 입자 간격이 상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자의 입자 지름보다 큰 것을 특징으로 하는 제 5~제 8 중 어느 하나의 본 발명의 반도체장치의 제조방법이다.
상기의 반도체장치 및 그 제조방법에 의하면, 반도체장치에서의 취약한 저 유전율 막을 갖는 반도체소자의 플립 칩 실장에서 우수한 접속 신뢰성을 확보할 수 있다.
본 발명에 의해 취약한 막을 갖는 반도체소자에서 높은 접속 신뢰성을 확보할 수 있는 간이한 구조의 반도체장치 및 반도체장치의 제조방법을 제공할 수 있다.
도 1은 본 발명의 실시형태 1에서의 반도체장치를 개념적으로 나타내는 단면도이다.
도 2 (a)~(f)는 본 발명의 실시형태 1에서의 반도체장치의 제조방법을 개념적으로 나타내는 단면도이다.
도 3 (a)~(f)는 본 발명의 실시형태 2에서의 반도체장치의 제조방법을 개념적으로 나타내는 단면도이다.
도 4 (a)~(i)는 본 발명의 실시형태 3에서의 반도체장치의 제조방법을 개념적으로 나타내는 단면도이다.
도 5 (a), (b)는 본 발명의 실시형태 3에서의 땜납 입자 부착 기재를 개념적으로 나타내는 평면도이고, (c)는 본 발명의 실시형태 3에서의 반도체장치를 개념적으로 나타내는 단면도이다.
도 6 (a), (b)는 본 발명의 실시형태 3에서의 땜납 입자 부착 기재의 다른 구성의 땜납 입자 배치를 개념적으로 나타내는 평면도이고, (c)는 본 발명의 실시형태 3에서의 다른 구성의 땜납 입자 배치의 땜납 입자 부착 기재를 이용한 때의 반도체소자를 회로기판에 실장하는 공정을 개념적으로 나타내는 단면도이다.
도 7은 종래의 반도체장치를 개념적으로 나타내는 단면도이다.
도 8 (a), (b)는 종래의 반도체장치 제조기술을 이용한 경우의 플립 칩 공정에서의 땜납 용융 후의 냉각과정에서의 반도체장치를 개념적으로 나타낸 단면도이다.
이하, 도면을 참조하여 본 발명에서의 실시형태를 상세하게 설명한다.
(실시형태 1)
도 1은 본 발명의 실시형태 1에서의 반도체장치를 개념적으로 나타내는 단면도이다.
반도체소자(1)의 전극 면의 내층에는 예를 들어 Cu나 Al로 이루어지는 미세 배선 층과 취약한 저 유전율 절연막(예를 들어, Low-k 층이나 Ultra Low-k 층)을 포함한 다층 배선 층(1c)이 설치되어 있고, 그 가장 표면에 복수의 전극단자(1b)가 에어리어 배치로 설치되어 있다. 예를 들어 전극단자(1b)는 Al이나 Cu로 이루어진다. 그 전극단자(1b) 상에 Ti/Cu, Ti/W/Cu 등으로 이루어지는 시드 층이 설치되고, 그 위에 Ni/Au, Au, Cu 등의 납땜 젖음 금속(solder-wetting metal)으로 이루어지는 돌기형 전극(1a)이 설치되어 있다.
한편, 반도체소자(1)를 실장한 회로기판(2)(예를 들어, 유리 에폭시 다층기판, 아라미드 다층기판, 실리콘으로 이루어진다)에는 반도체소자(1)의 돌기형 전극(1a)에 대향하는 배치의 전극단자(2a)를 갖고 있다. 전극단자(2a)는 예를 들어 Ni/Au나 Ni/Pd/Au 등으로 이루어진다.
또, 반도체소자(1)가 본 발명의 전자부품의 일 예에 해당한다. 또, 돌기형 전극(1a)이 본 발명의 전자부품의 전극의 일 예에 해당하고, 전극단자(2a)가 본 발명의 회로기판의 전극의 일 예에 해당한다.
반도체소자(1)의 돌기형 전극(1a)과 회로기판(2)의 전극단자(2a)는 땜납 접합부(3c)에 의해 전기적·기계적으로 접속되고 있고, 땜납 접합부(3c)와 돌기형 전극(1a) 및 땜납 접합부(3c)와 전극단자(2a) 사이는 고상 확산(solid-phase diffusion) 또는 고액 확산반응(solid-liquid diffusion reacrion)이 일어나며, 중간에 합금 층(7)이 형성되어 강고하게 접합되어 있다.
여기서, 반도체소자(1)와 회로기판(2)의 간격(도면 1 중의 B) 중 최대가 되는 위치(도면 1 중의 A)에서의 전극 간의 땜납 접합부(3c)는 2개의 미소 땜납 접합체(8)로 이루어진다.
또, 미소 땜납 접합체(8)가 본 발명의 땜납 접합체의 일 예에 해당한다.
반도체장치 제조시의 땜납 용융 공정의 땜납 용융 후의 냉각과정에서 반도체소자(1)와 회로기판(2)의 선 팽창계수의 차이에 의해 반도체소자(1)의 최 외곽에 위치하는 접합부분 근방에서 가장 휨이 발생하기 쉬워지므로 반도체소자(1)와 회로기판(2)의 간격이 가장 커지는 경우가 많다.
또, 반도체소자(1)의 면 내에서는 최 외곽에 위치하는 접합부분 근방에서 열 응력도 최대가 된다. 이와 같이 간격이 가장 큰 위치 A에서 열 응력을 가장 많이 받으나, 2개의 미소 땜납 접합체(8)로 접속함으로써 1개의 미소 땜납 접합체일 때보다 작은 면적에서 돌기형 전극(1a) 및 전극단자(2a)와 접속되어 있고, 그 면적이 작은 접속부분에서 인장방향의 힘을 받음으로써 땜납 부분에 대한 응력 집중이 증가하며, 응력 집중 점이 취약한 저 유전율 절연막을 포함하는 다층 배선 층(1c)에서 땜납 접합부(3c)로 이동한다.
그러나 응력 집중 점이 땜납 접합부(3c)로 이동해도 2개의 미소 땜납 접합체(8)로 이루어지는 땜납 접합부(3c)는 신장률이 크고, 돌기형 전극(1a), 전극단자(2a)와는 강고하게 접합되어 있으므로, 땜납 접합부(3c)가 파손하는 일 없이 연장하여 다층 배선 층(1c)의 취약한 저 유전율 절연막의 박리나 균열의 발생을 방지할 수 있다.
땜납의 조성은 예를 들어, SnAg, SnAgCu, SnZn, SnZnBi, SnPb, SnBi, SnAgBiIn, SnIn, In, Sn 등으로 이루어지고, 최대 간격 A의 크기에 맞춰서 땜납 신장률로부터 자유롭게 재료를 선택할 수 있다.
예를 들어, 반도체소자(1)의 전극단자(1b)의 간격이 0.05㎜인 경우에서는 돌기형 전극(1a)의 지름은 0.020~0.035㎜, 높이는 0.05~0.20㎜, 회로기판(2)의 전극단자(2a)의 지름은 0.020~0.035㎜, 높이는 0.05~0.10㎜, 미소 땜납 접합체(8)의 지름은 0.002~0.010㎜이며, 지름의 신장률은 50%이다.
도시하고 있지 않으나, 반도체소자(1)와 회로기판(2)의 전극 면 사이에는 밀봉 수지가 충전되어 있어도 상관없다. 밀봉 수지가 충전됨으로써 보다 신뢰성이 향상한다.
도 2 (a)~(f)는 본 실시형태 1에서의 반도체장치의 제조방법을 개념적으로 나타내는 단면도이다. 도 1과 동일한 구성부분에는 동일한 부호를 이용하고 있다.
도 2를 이용하여 이하에 본 실시형태 1의 반도체장치의 제조방법을 설명한다.
먼저, 도 2 (a)에 나타내는 것과 같이, 웨이퍼 형태인 반도체소자(1)의 전극 면의 전면에 스퍼터링법이나 증착에 의해 시드 층을 형성한다. 다음에, 전해도금공법에 의해 전면에 금속 막을 형성한다. 감광레지스터 층을 형성하고, 전극단자(1b)의 위치의 돌기형 전극(1a) 형성 부분을 노광한 후, 박리 액을 이용하여 감광레지스터를 박리한다. 이 공정에 의해 전극단자(1b) 상에 돌기형 전극(1a)이 형성된다. 예를 들어 시드 층에는 Ti/Cu, 금속 막은 Ni/Au를 이용하였으나, 이에 한정되지는 않는다. 또, 시드 층을 형성하기 전에 반도체소자(1)의 전극 면 측에는 취약한 저 유전율 절연막을 포함한 다층 배선 층(1c)이 형성되어 있다.
다음에, 도 2 (b)에 나타내는 것과 같이, 돌기형 전극(1a)의 위치에 맞춰서 돌기형 전극(1a)보다 큰 형상으로 도려낸 전사용 금형(4) 중에 스프레이나 디스펜서 등의 방법으로 점착 층(5)을 금형(4) 전면에 공급한 후, 땜납 입자(3)를 전면에 균일하게 부여한다.
다음에, 도 2 (c)에 나타내는 것과 같이, 반도체소자(1)의 돌기형 전극(1a)과 그 돌기형 전극(1a)에 대응한 금형(4)에 설치된 오목한 구멍이 대향하도록 금형(4)과 반도체소자(1)의 위치를 맞춰서 가열 및 가압을 한다. 이에 의해 땜납 입자(3)와 돌기형 전극(1a)이 용융하고, 또한 땜납 입자(3)끼리가 입자형상을 남기게 되는 온도 및 시간의 조건하에서 가열 가압한다. 이때, 미세한 땜납 입자(3)를 이용하면 산화 피막이 차지하는 면적이 크고, 용융을 저해하기 쉬워져서 입자 형상을 남기는 상태로 확산할 수 있다. 예를 들어, 땜납 입자(3)의 지름이 0.002~0.008㎜일 때, 금형(4)의 온도：210℃, 가압시간：10~50s로 대기압 하에서 가압하였다.
다음에, 도 2 (d)에 나타내는 것과 같이, 금형(4)을 반도체소자(1)로부터 박리함으로써 땜납 입자(3)가 입자형상으로 부여된 돌기형 전극(1a)이 형성된다. 그 후, 도 2 (e)에 나타내는 것과 같이, 블레이드 다이싱이나 레이저 다이싱 등의 수단에 의해 반도체소자(1)를 다이싱한다.
다음에, 도 2 (f)에 나타내는 것과 같이, 반도체소자(1)의 돌기형 전극(1a)에 대향하도록 회로기판(2)의 전극단자(2a)와 위치를 맞춘 후에 가열하고, 인상 하중을 인가하면서 저하중으로 반도체소자(1)를 회로기판(2)상에 탑재한다. 이때, 땜납은 액상이 되지만, 저하중에 의해 인접하는 땜납 입자(3)끼리 일체화하지 않는 레벨까지 가압한다. 예를 들어 가열온도：220~240℃, 가압시간：3~10초로 가압하면 좋다. 또, 반도체소자(1)를 탑재하기 전에 플럭스를 공급해도 상관없다. 용융이 곤란한 입자 형상의 미세한 땜납 입자(3)에서도 플럭스에 의해 땜납의 흡습성이 향상하여, 미세한 땜납 접합부(3c)를 형성하기 쉬워진다.
여기서, 땜납이 액상으로 되어 있는 상태에서 저하중으로 탑재함으로써 반도체소자(1)와 회로기판(2)은 평행이 유지되지 않고 기울어진 상태로 밀어 넣어져서 반도체소자(1)와 회로기판(2)의 평행도가 나빠진다. 그러나 반도체소자(1)의 단부의 회로기판(2)과의 거리가 가장 커진 개소의 전극끼리라도 미소 땜납 접합체(8)의 부분이 도 2 (f)와 같이 장구 형상으로 신장하여 접합하므로 평행도의 악화를 흡수할 수 있다.
도 2 (f)의 반도체소자(1)를 회로기판(2)에 실장할 때의 땜납 용융공정의 땜납 용융 후의 냉각과정에서 땜납의 융점 이상에서는 액체의 땜납 입자(3)가 신장하여 땜납의 응고점을 밑도는 동시에 땜납은 응고하여 그 형상이 유지된다. 더 냉각되면 땜납 접합부(3c)의 간격은 반도체소자(1)와 회로기판(2)의 선 팽창계수의 차이에 의해 확대되려고 하므로 고체의 땜납 접합부(3c)는 탄성 영역 내에서 신장하여 반도체장치가 완성한다.
도 2 (f)에 나타내는 땜납 접합부(3c)와 같이 장구형상으로 신장한 상태의 미세 땜납을 「미소 땜납 접합체(8)」라고 정의한다. 반도체소자(1)의 돌기형 전극(1a)과 회로기판(2)의 전극단자(2a)는 2개 이상의 미소 땜납 접합체(8)로 전기적으로 접속하고 있다. 여기서, 반도체소자(1)와 회로기판(2)의 거리가 가장 작은 개소의 전극끼리는 복수의 미소 땜납 접합체(8)로 전기적으로 접속하고 있어도 좋고, 종래와 같은 1개의 땜납 접합체로 전기적으로 접속하고 있어도 좋다.
본 실시형태 1의 제조방법을 이용하여 제작한 반도체장치를 단면 연마에 의해 단면 해석한 결과, 최 외곽에 있는 땜납 접합부(3c)는 2개의 미소 땜납 접합체(8)로 이루어지는 것이 확인되며, 다층 배선 층(1c)에 포함되는 취약한 저 유전율 절연막도 박리·균열이 발생하고 있지 않음을 확인할 수 있었다. 또, 온도 사이클 시험(1 사이클：－45℃, 85℃, 각 5분)에 투입한 결과 1000cyc(사이클)에서도 안정된 접속저항을 확보할 수 있었다.
본 실시형태 1의 제조방법을 이용하여 제작한 반도체장치는 사용환경 하의 온도변화에 대해 땜납 접합부(3c)의 탄성 영역 내에서 미소 땜납 접합체(8)가 신축하므로 땜납 접합부(3c)의 부분에서 열 응력을 흡수 완화하여, 전극의 바로 아래에 응력을 전하지 않게 되므로, 이와 같이 사용시의 안정된 접속 저항을 확보할 수 있다.
이와 같이, 반도체소자(1)와 회로기판(2)의 간격이 가장 떨어진 위치에 있는 땜납 접합부(3c)는 2개의 미소 땜납 접합체(8)로 이루어짐으로써 취약한 저 유전율 절연막이 받는 응력이 감소하여 높은 접속 신뢰성을 확보할 수 있다.
(실시형태 2)
도 3 (a)~(f)는 본 발명의 실시형태 2에서의 반도체장치의 제조방법을 개념적으로 나타내는 단면도이다. 도 1 및 도 2와 동일한 구성 부분에는 동일한 부호를 이용하고 있다.
도 3을 이용하여 이하에 본 실시형태 2의 반도체장치의 제조방법을 설명한다.
먼저, 도 3 (a)에 나타내는 것과 같이, 웨이퍼 형태인 반도체소자(1)의 전극 면 전면에 스퍼터링법이나 증착에 의해 시드 층을 형성한다. 다음에, 전해도금공법에 의해 전면에 금속 막을 형성한다. 감광레지스터 층을 형성하고, 전극단자(1b) 위치의 돌기형 전극(1a)의 형성부분을 노광한 후, 박리 액을 이용하여 감광레지스터를 박리한다. 이 공정에 의해 전극단자(1b) 상에 돌기형 전극(1a)이 형성된다. 예를 들어, 시드 층에는 Ti/Cu, 금속 막은 Cu를 이용하였으나, 이에 한정되지는 않는다. 또, 반도체소자(1)의 전극 면 측에는 취약한 저 유전율 절연막을 포함하는 다층 배선 층(1c)이 형성되어 있다.
다음에, 도 3 (b)에 나타내는 것과 같이, 반도체소자(1)를 다이싱 블레이드나 레이저 가공에 의해 반도체소자(1)를 다이싱한다.
다음에, 도 3 (c)에 나타내는 것과 같이, 유리 에폭시 다층기판으로 이루어지는 회로기판(2)에는 무전해 도금공법에 의해 돌기 형상의 전극단자(2a)를 형성한다. 예를 들어 전극단자(2a)의 조성은 Ni/Au, Ni/Pd/Au, Cu 등 땜납의 흡습성이 양호한 재료를 선정한다. 그 후, 땜납 입자(3)를 전면에 균일하게 부여하기 위해 스프레이나 디스펜서 등의 방법으로 점착 층(5)을 회로기판(2) 전면에 공급한다.
다음에, 도 3 (d)에 나타내는 것과 같이, 리플로우 로 등의 가열수단으로 땜납 입자(3)를 전면에 균일하게 부여한 회로기판(2)을 가열하여 땜납 입자(3)와 전극단자(2a)가 용융하고, 또한 평면방향으로 땜납 브리지를 발생시키지 않고 입자형상을 남기는 온도, 시간, 가스 분위기의 조건하에서 가열한다. 여기서, 미세한 땜납 입자(3)를 이용하면 산화 피막이 차지하는 면적이 커서 용융을 저해하기 쉬워지므로 인접하는 단자끼리 땜납 브리지를 발생시키지 않고 입자형상을 남긴 상태로 확산할 수 있다. 예를 들어, 땜납은 Sn3.0 Ag0.5 Cu를 이용하여 땜납 입자의 지름이 0.003~0.008㎜인 때, 온도：225℃, 가압 시간：3~8s로 개미산가스 분위기 중에서 가열하였다.
다음에, 도 3 (e)에 나타내는 것과 같이, 회로기판(2)을 세정액에 침지하고 초음파를 인가하여 세정했다. 이 공정에 의해 전극단자(2a) 간에 존재하는 땜납 입자(3)가 제거되고, 돌기 형상의 전극단자(2a) 상에 땜납 입자(3)가 전극단자(2a)와 확산 접합된 상태로 부여된다.
다음에, 도 3 (f)에 나타내는 것과 같이, 반도체소자(1)의 돌기형 전극(1a)에 대향하도록 회로기판(2)의 전극단자(2a)와 위치를 맞춘 후에 가열하고, 인상 하중을 인가하면서 저하중으로 반도체소자(1)를 회로기판(2)상에 탑재한다. 이때 땜납은 액상이 되지만, 저하중에 의해 부근의 땜납 입자(3)가 일체화하지 않는 레벨까지 가압한다. 예를 들어 가열 온도：250~260℃, 가압 시간：3~10초, 질소가스 분위기하에서 가압했다. 또, 반도체소자(1)를 탑재하기 전에 플럭스 또는 플럭스 성분을 함유하는 밀봉 수지를 공급해도 상관없다. 용융이 곤란한 미세 땜납에서도 플럭스에 의해 땜납의 흡습성이 향상하고, 미소 땜납 접합체(8)를 형성하기 쉬워진다. 여기서, 저하중으로 탑재함으로써 반도체소자(1)와 회로기판(2)의 평행도가 나빠지지만, 미소 땜납 접합체(8)의 부분이 도 3 (f)과 같이 장구형상으로 신장하여 접합하므로 평행도의 악화를 흡수할 수 있다.
본 실시형태 2의 제조방법을 이용하여 제작한 반도체장치를 단면 연마에 의해 단면 해석한 결과, 최 외곽에 있는 돌기형 전극(1a), 전극단자(2a)에서는 반도체소자(1)와 회로기판(2)의 간격이 가장 떨어져 있고, 땜납 접합부(3c)는 3개의 미소 땜납 접합체(8)로 이루어지는 것이 확인되며, 다층 배선 층(1c)에 포함되는 취약한 저 유전율 절연막도 박리·균열이 발생하고 있지 않음을 확인할 수 있었다. 또한, 온도 사이클 시험(1 사이클：－45℃, 85℃, 각 5분)에 투입한 결과, 1000cyc(사이클)에서도 안정된 접속저항을 확보할 수 있었다.
이와 같이, 반도체소자(1)의 전극 측이 아닌 회로기판(2)의 전극 측에 땜납 입자(3)를 부여한 경우에도 반도체소자(1)와 회로기판(2)의 간격이 가장 떨어진 위치에 있는 땜납 접합부(3c)는 2개 이상의 미소 땜납 접합체(8)로 이루어짐으로써 취약한 저 유전율 절연막이 받는 응력이 감소하여 높은 접속 신뢰성을 확보할 수 있다.
(실시형태 3)
도 4 (a)~(i)는 본 발명의 실시형태 3에서의 반도체장치의 제조방법을 개념적으로 나타내는 단면도이다. 도 1 및 도 2와 동일한 구성부분에는 동일한 부호를 이용하고 있다.
　도 4를 이용하여 이하에 본 실시형태 3의 반도체장치의 제조방법을 설명한다.
먼저, 도 4 (a)에 나타내는 것과 같이, 웨이퍼 형태이며, 실리콘으로 이루어지는 반도체소자(1)의 Al로 이루어지는 전극단자(1b) 상에 무전해 도금공법을 이용하여 Ni－P/Au로 이루어지는 돌기형 전극(1a)을 형성한다.
한편, 스프레이나 디스펜서, 바 코터, 스핀 코터 등의 수단으로, 예를 들어 PET나 PEN으로 이루어지는 기재(6)의 전면에 점착 층(5)을 도포하고, 그 위에 땜납 입자(3)를 균등하게 분산하도록 부착시킨다. 예를 들어 땜납 입자(3)로 조성이 Sn3.5 Ag8.0 In0.5 Bi이며, 입자 지름이 0.002~0.006㎜의 입자를 이용할 수 있다.
다음에, 도 4 (b)에 나타내는 것과 같이, 기재(6)의 땜납 입자(3)가 부착된 면과 반도체소자(1)의 돌기형 전극(1a)의 면끼리를 가열·가압하면서 부착한다. 여기서, 땜납 입자(3)가 국소적으로 용융하여 돌기형 전극(1a)과 확산 접합하며, 또한 평면 방향으로 땜납 브리지를 발생시키지 않고 입자 형상을 남기는 온도, 시간 조건하에서 가열·가압한다.
또, 점착 층(5)은 땜납 입자(3)를 기재(6)에 보유시키는 기능, 땜납 산화 피막을 제거하는 기능 및 이형기능을 갖는 재료를 이용하는 것이 바람직하지만, 이에 한정되는 것은 아니다. 도시하지는 않았으나, 플럭스나 이형재 등의 재료를 기재(6) 상에 더 공급해도 상관없다.
다음에, 도 4 (c)에 나타내는 것과 같이, 가열하면서 기재(6)를 반도체소자(1)로부터 박리한다. 이 공정에 의해, 돌기형 전극(1a)의 사이에 존재하는 땜납 입자(3)는 기재(6) 측에 부착한 채로 반도체소자(1) 상에서는 제거되며, 돌기형 전극(1a) 상에 땜납 입자(3)가 돌기형 전극(1a)과 확산 접합된 상태로 부여된다.
다음에, 도 4 (a)~(c)에 나타낸 반도체소자(1)에서의 공정과 동일한 도 4 (e)~(g)의 공정에 의해, 웨이퍼 형태이며, 실리콘으로 이루어지는 회로기판(2)에도 땜납 입자(3)가 회로기판(2)의 전극단자(2a) 상에 전극단자(2a)와 확산 접합된 상태로 부여된다.
다음에, 도 4 (d) 및 (h)에 나타내는 것과 같이, 반도체소자(1) 및 회로기판(2)을 각각 블레이드 다이싱이나 레이저 다이싱 공법에 의해 다이싱한다.
다음에, 도 4 (i)에 나타내는 것과 같이, 반도체소자(1)의 돌기형 전극(1a)에 대향하도록 회로기판(2)의 전극단자(2a)와 위치를 맞춘 후에 가열하고, 인상 하중을 인가하면서 저하중으로 반도체소자(1)를 회로기판(2)상에 탑재한다. 예를 들어, 가열 온도：210~230℃, 가압 시간：2~9초, 질소가스 분위기하에서 가압하였다.
또, 반도체소자(1)를 탑재하기 전에 플럭스 또는 플럭스 성분을 함유하는 밀봉 수지를 공급해도 상관없다. 용융이 곤란한 미세 땜납에서도 플럭스에 의해 땜납의 흡습성이 향상하여 미소 땜납 접합체(8)를 형성하기 쉬워진다.
여기서, 저하중으로 탑재함으로써 반도체소자(1)와 회로기판(2)의 평행도가 나빠지지만, 미소 땜납 접합체(8)의 부분이 도 4 (i)와 같이 장구형상으로 신장하여 접합하므로 평행도의 악화를 흡수할 수 있다.
본 실시형태 3의 제조방법을 이용하여 제작한 반도체장치를 단면 연마에 의해 단면 해석한 결과, 최 외곽에 있는 돌기형 전극(1a), 전극단자(2a)에서는 반도체소자(1)와 회로기판(2)의 간격이 가장 떨어져 있으며, 땜납 접합부(3c)는 2개의 미소 땜납 접합체(8)로 이루어지는 것이 확인되며, 취약한 저 유전율 절연막도 박리·균열이 발생하고 있지 않음을 확인할 수 있었다. 또한, 온도 사이클 시험(1 사이클：－55℃, 125℃, 각 5분)에 투입한 결과, 1000cyc(사이클)에서도 안정된 접속저항을 확보할 수 있었다.
이와 같이, 반도체소자(1)의 돌기형 전극(1a)과 회로기판(2)의 전극단자(2a)의 양측에 땜납 입자(3)를 부여한 경우에 반도체소자(1)와 회로기판(2)의 간격이 가장 떨어진 위치에 있는 땜납 접합부(3c)는 2개 이상의 미소 땜납 접합체(8)로 이루어지는 동시에, 미세 땜납 접합체(8)의 높이가 높아짐으로써 온도 사이클 시험에서 받는 전단방향의 응력을 완화하는 효과가 작용하므로, 취약한 저 유전율 절연막이 받는 응력이 더 감소하여 높은 접속 신뢰성을 확보할 수 있다.
또, 도 5 (a) 및 (b)는 본 실시형태 3에서의 땜납 입자 부착기재를 개념적으로 나타내는 평면도이며, 도 5 (c)는 본 실시형태 3에서의 반도체장치를 개념적으로 나타내는 단면도이다.
도 5 (a)에서 미세한 땜납 소형입자(3a)가 점착 층(5)이 전면에 도포된 기재(6a)상에 분산 배치되어 있다. 도 5 (b)에서 미세한 땜납 대형입자(3b)가 점착 층(5)이 전면에 도포된 기재(6b)상에 분산 배치되어 있다. 여기서, 땜납 소형입자(3a)의 입자 지름은 땜납 대형입자(3b)의 입자 지름보다 작고, 땜납 대형입자(3b)의 입자 지름의 1/2 이하인 것이 바람직하다. 또, 상호 간의 땜납 소형입자(3a)의 중심과의 간격의 거리(피치)는 상호 간의 땜납 대형입자(3b)의 중심과의 간격의 거리(피치)보다 작다.
도 5 (c)에서 반도체소자(1)에는 땜납 대형입자(3b)가 부착한 기재(6b)를, 회로기판(2)에는 땜납 소형입자(3a)가 부착한 기재(6a)를 이용하여 앞에서 설명한 제조방법에 의해 각각의 돌기형 전극(1a), 전극단자(2a)에 미세 땜납 입자를 확산 접합시킨다. 이 공정에 의해 반도체소자(1)에는 큰 땜납 대형입자(3b)가 회로기판(2)에는 작은 땜납 소형입자(3a)가 전극에 확산 접합된다.
그리고 반도체소자(1)를 회로기판(2)에 실장하는 공정(도 4 (i))에서 반도체소자(1)의 돌기형 전극(1a) 상의 땜납 대형입자(3b)의 간극에 회로기판(2)의 전극단자(2a) 상의 땜납 소형입자(3a)가 들어가는 형태로 탑재되어 맞물리므로, 가열 중에 회로기판(2)의 휨이 커져도 반도체소자(1)와 회로기판(2)의 평면방향의 위치 차를 억제하면서 앞에서 설명한 미소 땜납 접합체(8)를 형성할 수 있다.
또, 반도체소자(1)에 땜납 소형입자(3a)를 부여하고, 회로기판에 땜납 대형입자(3b)를 부여하도록 해도 좋다.
또, 도 6 (a) 및 (b)는 본 실시형태 3에서의 땜납 입자 부착기재의 다른 구성의 땜납 입자 배치를 개념적으로 나타내는 평면도이며, 도 6 (c)는 도 6 (a) 및 (b)의 땜납 입자 부착기재 6c 및 6d를 이용한 때의 반도체소자(1)를 회로기판(2)에 실장하는 공정을 개념적으로 나타내는 단면도이다.
도 6 (a)에서 미세한 땜납 소형입자(3a)가 회로기판(2) 용의 점착 층(5)을 전면에 도포한 기재(6c) 상에 분산 배치되고, 도 6 (b)에서 미세한 땜납 대형입자(3b)가 반도체소자(1) 용의 점착 층(5)을 전면에 도포한 기재(6d) 상에 분산 배치되어 있다. 여기서, 땜납 소형입자(3a), 땜납 대형입자(3b) 모두 동일한 피치 E(도 6 (a) 및 (b) 중에서 E로 나타내는 땜납 입자의 각 중심의 간격의 거리)로 배열되어 있다. 또, 땜납 대형입자(3b)의 지름 F는 땜납 소형입자(3a)의 인접하는 입자 간의 간격 f 이하이다.
또, 반도체소자(1)의 돌기형 전극(1a)에 땜납 소형입자(3a)를 배치하고, 회로기판(2)의 전극단자(2a)에 땜납 대형입자(3b)를 배치해도 좋다.
그리고 앞에서 설명한 것과 같은 공정을 실시하면, 반도체소자(1)를 회로기판(2)에 실장하는 공정에 있어서, 도 6 (c)에 나타내는 것과 같이 반도체소자(1)의 돌기형 전극(1a) 상의 땜납 대형입자(3b)의 간극에 회로기판(2)의 전극단자(2a) 상의 땜납 소형입자(3a)가 들어가는 형태로 탑재된다. 따라서, 땜납 대형입자(3b)와 땜납 소형입자(3a)가 교대로 배치할 수 있으므로, 가열 중에 회로기판(2) 등의 휨이 커져서, 반도체소자(1)와 회로기판(2)의 평면방향의 위치 차가 커져도, 간격이 좁아진 땜납 대형입자(3b)와 땜납 소형입자(3a)에 의해 미소 땜납 접합체(8)가 형성된다. 이에 의해, 2개 이상의 미소 땜납 접합체(8)를 개재하여 1세트의 반도체소자(1)의 돌기형 전극(1a)과 회로기판(2)의 전극단자(2a)를 전기적으로 접속하는 것이 가능해진다.
이상의 각 실시형태에서는 전자부품으로 반도체소자(1)를 예시하여 설명하였으나, 이에 한정되는 것은 아니다. 전극단자 간 피치가 좁은 콘덴서, 코일, 저항 등의 수동부품을 이용하는 경우도 동일한 효과를 얻을 수 있다. 또, 반도체소자는 웨이퍼 형태를 예시하여 설명했으나, 이것에도 한정되는 것은 아니다. 반도체소자를 직사각형 또는 정방형으로 다이싱한 상태로 제조했다고 하더라도 동일한 효과를 얻을 수 있다.
또, 각 실시형태에서는 땜납 입자(3)를 이용함으로써 1개의 전극 상에 복수의 미소 땜납 접합체를 형성시키는 것으로 했지만, 1개의 전극 상에 복수의 미소 땜납 접합체를 형성시킬 수 있으면 입자 형상 이외의 형상의 땜납을 이용하도록 해도 좋다. 예를 들어, 땜납 입자(3)를 전극 상에 부여하는 대신 미소한 끈 형상의 땜납을 전극 상에 스트라이프 형상으로 배치하도록 해도 동일한 효과를 얻을 수 있다.
본 발명에 의하면, 반도체장치의 코너 전극에서의 열 응력 집중을 부드럽게 신장하기 쉬운 미소 땜납 접합체가 받으므로, 전극 바로 아래에 있는 취약한 저 유전율 절연막이 받는 열 응력이 감소하여 취약한 저 유전율 절연막의 박리나 균열을 방지할 수 있어서 높은 접속 신뢰성을 확보할 수 있다고 하는 효과를 얻는다.
본 발명에 의해 협 피치의 접속에서도 높은 신뢰성을 실현할 수 있으며, 협 피치화가 진전하는 반도체소자나 저 유전율 재료 등으로 이루어지는 층간 절연막을 갖는 반도체소자 등을 실장하는 실장분야에 있어서 특히 유용하다.
본 발명에 관한 반도체장치 및 반도체장치의 제조방법은 취약한 막을 갖는 반도체소자에서 간이한 구조로 높은 접속 신뢰성을 확보할 수 있는 효과를 갖고, 협 피치화가 진전하는 반도체소자나 저 유전율 재료 등으로 이루어지는 층간 절연막을 갖는 반도체소자 등을 실장하는 실장 분야에 있어서 특히 유용하다.
1, 11, 15 반도체소자
1a 돌기형 전극
1b, 2a 전극단자
1c 다층 배선 층
2, 12 회로기판
3 땜납 입자
3a 땜납 소형입자
3b 땜납 대형입자
3c 땜납 접합부
4 금형
5 점착 층
6, 6a, 6b, 6c, 6d 기재
7 합금 층
8 미소 땜납 접합체
11a, 12a 전극
13 땜납
14 저 유전율 절연막

Claims (10)

  1. 전자부품의 전극과, 당해 전극에 대향하여 배치된 회로기판의 전극이 땜납을 개재하여 접합된 반도체장치에 있어서,
    상기 전자부품의 전극과 상기 회로기판의 전극이 대향하여 배치된 적어도 1개의 전극 세트는 2개 이상의 땜납 접합체를 개재하여 접합되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 전극 세트는 복수이고,
    가장 큰 대향 간격을 갖는 상기 전자부품의 전극 및 상기 회로기판의 전극은 2개 이상의 상기 땜납 접합체를 개재하여 접합되어 있는 것을 특징으로 하는 반도체장치.
  3. 전자부품의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 땜납 입자를 부여하는 공정과, 상기 전자부품의 전극과 회로기판의 전극을 대향하여 배치하는 공정과, 상기 전자부품의 전극 표면에 부여한 땜납 입자와 상기 회로기판의 전극을 접촉시키는 공정과, 상기 땜납 입자를 가열하는 공정을 구비하고,
    상기 전자부품의 전극과 상기 회로기판의 전극은 상기 땜납 입자가 용융하여 생성된 2개 이상의 땜납 접합체를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 회로기판의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 땜납 입자를 부여하는 공정과, 상기 회로기판의 전극과 전자부품의 전극을 대향하여 배치하는 공정과, 상기 회로기판의 전극 표면에 부여한 땜납 입자와 상기 전자부품의 전극을 접촉시키는 공정과, 상기 땜납 입자를 가열하는 공정을 구비하고,
    상기 회로기판의 전극과 상기 전자부품의 전극은 상기 땜납 입자가 용융하여 생성된 2개 이상의 땜납 접합체를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 전자부품의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 제 1 땜납 입자를 부여하는 공정과, 회로기판의 복수의 전극의 적어도 1개의 전극에 대하여 2개 이상의 제 2 땜납 입자를 부여하는 공정과, 상기 전자부품의 전극과 상기 회로기판의 전극을 대향하여 배치하는 공정과, 상기 제 1 땜납 입자와 상기 회로기판의 전극의 접촉, 상기 제 2 땜납 입자와 상기 전자부품의 전극의 접촉 및 상기 제 1 땜납 입자와 상기 제 2 땜납 입자의 접촉 중 적어도 1개의 접촉을 실행하는 공정과, 상기 제 1 땜납 입자 및 상기 제 2 땜납 입자를 가열하는 공정을 구비하며,
    상기 대향하여 배치된 적어도 1개의 전극 세트에 관해서, 상기 회로기판의 전극과 상기 전자부품의 전극이 상기 제 1 땜납 입자 및 상기 제 2 땜납 입자가 용융하여 생성된 2개 이상의 땜납 접합체를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 　제 5 항에 있어서,
    상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자와 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자는 입자 간격이 다른 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자와 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자는 입자 지름이 다른 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자와 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자는 입자 지름이 다른 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 5 항 내지 8 항 중 어느 한 항에 있어서,
    상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자의 입자 간격이 상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자의 입자 지름보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 회로기판의 전극 표면에 부여한 제 2 땜납 입자의 입자 간격이 상기 전자부품의 전극 표면에 부여한 제 1 땜납 입자의 입자 지름보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
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