JP2019176056A - 電子装置 - Google Patents

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Abstract

【課題】基板と電子部品との間の接合信頼性を高める。【解決手段】電子装置1Aは、基板10と、基板10の実装領域15に設けられた電子部品20とを含む。基板10と電子部品20との間には、基板10と電子部品20とに接触するスペーサ40と、基板10と電子部品20とを接合する接合部31及びそれよりも高さの高い接合部32とが設けられる。基板10の実装領域15の外側であって接合部31よりも接合部32に近い位置には、実装領域15に応力を発生させる応力発生源50が存在する。その応力に対する接合部31及び接合部32の双方の長寿命化が図られ、基板10と電子部品20との接合信頼性が高められる。【選択図】図1

Description

本発明は、電子装置に関する。
対向させた基板と電子部品とを、それらの間に設けた半田等の接合材を用いて接合する技術が知られている。
このような技術に関し、例えば、基板上に、ダミーパターン、ソルダーレジスト及びマーキングを積層した支持パターンを設け、この支持パターンにより、実装される電子部品が傾斜することがないように、その複数の箇所を支持する手法が知られている。また、実装されるパッケージと対向する基材の領域内に、ダミーのランド、レジスト層及びシルク層で形成した台座を設け、この台座により、パッケージと基材とを離間させ、それらを接合する半田部分に発生するひずみを小さくする手法が知られている。このほか、電子部品が実装される基板上に、ダミーのランドパターン及びソルダーレジストを積層した持ち上げ部を形成し、この持ち上げ部により電子部品を持ち上げた状態で、電子部品と基板の電極同士を実装半田で固定する手法が知られている。
特開平5−327163号公報 特開2006−32622号公報 特開2013−21486号公報
上記のような技術によれば、半田等の接合材を用いて接合される基板と電子部品との間に一定の接合高さが確保されるようになる。
しかし、基板に、電子部品の実装領域に応力を発生させるような応力発生源、例えば基板を他部品にネジで締結する締結部等が存在すると、そのような応力発生源との遠近により、実装領域内の接合部群に応力差が発生し得る。そのため、基板と電子部品との間を接合する接合部群のうち、応力発生源に比較的近く応力が比較的大きい一部の接合部でその応力に起因した接合不良が発生し、基板と電子部品との間の接合信頼性、これらを含む電子装置の信頼性が低下する恐れがある。
1つの側面では、本発明は、基板と電子部品との間の接合信頼性を高めることを目的とする。
1つの態様では、基板と、前記基板の第1領域に設けられた電子部品と、前記基板と前記電子部品との間に設けられ、前記基板と前記電子部品とに接触するスペーサと、前記基板と前記電子部品との間に設けられ、前記基板と前記電子部品とを接合する第1接合部と、前記基板と前記電子部品との間に設けられ、前記基板と前記電子部品とを接合し、前記第1接合部よりも高さの高い第2接合部と、前記基板の前記第1領域外に設けられ、前記第1接合部よりも前記第2接合部の近くに位置し、前記第1領域に応力を発生させる応力発生源とを含む電子装置が提供される。
1つの側面では、基板と電子部品との間の接合信頼性を高めることが可能になる。
第1の実施の形態に係る電子装置の一例を示す図である。 第2の実施の形態に係る電子装置の第1の例を示す図(その1)である。 第2の実施の形態に係る電子装置の第1の例を示す図(その2)である。 第2の実施の形態に係る電子装置の第2の例を示す図(その1)である。 第2の実施の形態に係る電子装置の第2の例を示す図(その2)である。 第3の実施の形態に係る電子装置の第1の例を示す図(その1)である。 第3の実施の形態に係る電子装置の第1の例を示す図(その2)である。 第3の実施の形態に係る電子装置の第2の例を示す図(その1)である。 第3の実施の形態に係る電子装置の第2の例を示す図(その2)である。 第4の実施の形態に係る電子装置の一例を示す図である。 第5の実施の形態に係る台座の形成方法の一例を示す図である。 第5の実施の形態に係る台座の高さ調整の一例について説明する図である。 第5の実施の形態に係る導体層の幅と台座の高さとの関係について説明する図である。 第5の実施の形態に係る台座の高さ調整の別例について説明する図である。 第6の実施の形態に係る電子装置の形成方法の第1の例を示す図である。 第6の実施の形態に係る電子装置の形成方法の第2の例を示す図である。 第6の実施の形態に係る電子装置の形成方法の第3の例を示す図である。 第7の実施の形態に係る電子装置の一例を示す図(その1)である。 第7の実施の形態に係る電子装置の一例を示す図(その2)である。 第8の実施の形態に係る電子装置の形成方法の一例を示す図である。 第9の実施の形態に係る電子機器について説明する図である。
はじめに、電子部品と基板との接合技術に関して説明する。
LGA(Land Grid Array)やQFN(Quad Flat No lead package)といった面実装型の電子部品は、例えば半田等の接合材を用いてプリント基板等の基板に実装される。その際には、電子部品と基板との間の接合信頼性、例えばヒートサイクルや外部応力による接合耐久性を十分に満足できないケースが生じ得る。
このようなケースの施策の1つとして、接合部の高さを確保(高く)し、それによって接合部の寿命を延命させる方法が知られている。例えば、基板に対する半田ペーストの印刷プロセスにおいて、メタルマスクの開口寸法を拡大したりメタルマスクを厚型化したりすることで、基板上への半田供給量を増大させ、形成される接合部の高さを高くする方法が知られている。しかし、このように半田供給量を増大させる方法では、接合部が数μm程度しか高くならず、接合部の十分な寿命延命効果が得られない場合がある。
別の施策として、電子部品と基板とを樹脂等の接合材で接着して固定する、アンダーフィル及びサイドフィルという方法も知られている。アンダーフィルは、電子部品と基板との間にフィラー含有樹脂を流し込んで固着する方法であり、接合部の寿命延命効果は比較的高い。しかし、LGAやQFNといった形態の電子部品の場合、基板との間隔が狭く、接合部の高さが低い(40μm程度)ため、基板との間にフィラー含有樹脂を充填することは必ずしも容易でないという課題がある。一方、サイドフィルは、電子部品の外周やコーナーを樹脂で固着する方法であるが、このように電子部品の外周やコーナーを固着することで却って接合部の寿命を短くしてしまうこともある。
また、電子部品が実装された基板は、例えば、電子機器への搭載時に、その筐体等の他部品にネジで締結されるケースがある。このようなケースでは、基板がネジで締結されることでそのネジ締結部から電子部品の実装領域に対して力が作用し、それによって電子部品と基板との間の接合部に応力(又は歪み)が発生し、その応力に起因した亀裂や破断等で接合部の寿命が短くなることがある。
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用する。
[第1の実施の形態]
図1は第1の実施の形態に係る電子装置の一例を示す図である。図1(A)及び図1(B)にはそれぞれ、電子装置の一例の要部断面図を模式的に示している。
まず、図1(A)に示す電子装置1Aについて説明する。
図1(A)に示す電子装置1Aは、基板10、電子部品20、接合部31、接合部32、スペーサ40及び応力発生源50を含む。
基板10には、例えば、プリント基板、パッケージ基板、インターポーザ、マザーボード、ドーターボード等の各種回路基板が用いられる。基板10の一方の面(上面)10aには、基板10と他の電子部品とを電気的に接続するための端子11が設けられる。端子11には、各種導体材料、例えば、銅(Cu)等の金属材料が用いられる。基板10の内部には、上面10aの端子11と電気的に接続された、図示しない配線やビア等の導体パターンが設けられる。基板10には、他方の面(下面)10bに、内部の導体パターンと電気的に接続された、図示しない配線等の導体パターンが設けられてもよい。基板10には、回路基板のほか、例えば、半導体チップ、半導体チップが搭載された半導体パッケージ等が用いられてもよい。
電子部品20には、例えば、面実装型の半導体チップや半導体パッケージ等の半導体デバイスが用いられる。電子部品20の一方の面(下面)20aには、電子部品20と他の電子部品、この例では基板10とを電気的に接続するための端子21が設けられる。端子21には、各種導体材料、例えば、Cu等の金属材料が用いられる。電子部品20の内部には、下面20aの端子21と電気的に接続された、図示しない配線やビア等の導体パターン、及びトランジスタ等の回路素子が設けられる。電子部品20の端子21は、基板10の端子11と対応する位置に設けられる。電子部品20は、その下面20aが基板10の上面10aに対向するように配置され、基板10上に実装される。電子部品20には、半導体デバイスのほか、抵抗、コンデンサ、インダクタ等のチップ部品、プリント基板等の回路基板が用いられてもよい。
接合部31及び接合部32には、半田等の接合材が用いられる。接合部31及び接合部32は、対向して配置される基板10と電子部品20との間に設けられ、基板10と電子部品20とを電気的及び機械的に接続する。接合部31及び接合部32はそれぞれ、異なる位置において対応して設けられた基板10の端子11と電子部品20の端子21との間に介在され、異なる位置の基板10の端子11と電子部品20の端子21とを接合する。電子装置1Aにおいて、一方の接合部31の高さは、他方の接合部32の高さよりも低くなるように形成される。
スペーサ40は、対向して配置される基板10と電子部品20との間に設けられる。電子装置1Aにおいて、スペーサ40は、基板10と電子部品20とを接合する接合部31及び接合部32よりも内側に設けられる。図1(A)には一例として、1つのスペーサ40を図示するが、基板10と電子部品20との間の、接合部31及び接合部32よりも内側には、複数のスペーサ40が設けられてもよい。スペーサ40は、基板10と電子部品20との間の所定の位置に所定の高さで設けられる。スペーサ40には、各種材料が用いられる。例えば、スペーサ40には、その一部又は全部に、樹脂、ガラス、セラミック等の絶縁材料、金属等の導体材料、シリコン(Si)等の半導体材料といった材料が用いられる。スペーサ40には、このような材料の1種又は2種以上が用いられる。
電子装置1Aでは、基板10上にスペーサ40が介在されて実装される電子部品20が、接合部31及び接合部32よりも内側の部位をスペーサ40で支持された状態で、接合部31及び接合部32で基板10と接合される。電子部品20は、接合部31及び接合部32よりも内側にスペーサ40が設けられ、且つ、接合部32の高さが接合部31の高さよりも高く形成されていることで、基板10上にその上面10aに対して角度θだけ傾斜して実装される。例えば、傾斜角度θが2°〜5°程度となるように、スペーサ40の高さ及び位置、接合部31及び接合部32の各々の高さが設定される。
応力発生源50は、基板10内に設けられ、基板10の、電子部品20が実装される領域(実装領域)15に応力を発生させる。例えば、応力発生源50は、基板10を他の電子部品や筐体といった部品にネジで締結する際のネジ締結部である。或いは、応力発生源50は、基板10の内部にCu等の金属材料が充填されて形成された導体ビア等であってもよい。
電子装置1Aでは、基板10と電子部品20との間にスペーサ40が設けられることで、基板10と電子部品20との間に一定以上のギャップが確保され、接合部31及び接合部32の双方に一定以上の高さが確保される。接合部31及び接合部32に一定以上の高さが確保されることで、接合部31及び接合部32に発生する応力の緩和効果が高められ、接合部31及び接合部32の双方の長寿命化が図られる。
更に、電子装置1Aでは、応力発生源50に近い接合部32の方が、応力発生源50から遠い接合部31よりも、高さが高くなるように形成される。高さの高い接合部32では、外部応力に対し、発生する応力(又は歪み)を緩和する効果が、高さの低い接合部31に比べ、より大きくなる。応力発生源50に近く、比較的発生する応力の大きい接合部32の高さが、応力発生源50から遠く、比較的発生する応力の小さい接合部32の高さよりも高く形成されることで、接合部31及び接合部32の双方の長寿命化が図られる。
例えば、応力発生源50からの遠近によらず、基板10と電子部品20との間の接合部の高さが一定であると、応力発生源50に近い接合部の寿命が短くなってしまうことが起こり得る。これに対し、電子装置1Aでは、スペーサ40によって接合部31及び接合部32の双方について一定以上の高さが確保され、更に、より応力発生源50に近い方の接合部32が高く形成されることで、接合部31及び接合部32の双方の長寿命化が図られる。これにより、基板10と電子部品20との間の接合信頼性の高い電子装置1Aが実現される。
続いて、図1(B)に示す電子装置1Bについて説明する。
図1(B)に示す電子装置1Bは、基板10と電子部品20との間に設けられるスペーサ40が、基板10と電子部品20とを接合する接合部31及び接合部32よりも外側に設けられる点で、上記図1(A)に示した電子装置1Aと相違する。図1(B)には一例として、1つのスペーサ40を図示するが、基板10と電子部品20との間の、接合部31及び接合部32よりも外側には、複数のスペーサ40が設けられてもよい。
電子装置1Bでは、基板10上にスペーサ40が介在されて実装される電子部品20が、接合部31及び接合部32よりも外側の部位をスペーサ40で支持された状態で、接合部31及び接合部32で基板10と接合される。電子部品20は、接合部31及び接合部32よりも外側にスペーサ40が設けられ、且つ、接合部32の高さが接合部31の高さよりも高く形成されていることで、基板10上にその上面10aに対して角度θだけ傾いて実装される。例えば、角度θが2°〜5°程度となるように、スペーサ40の高さ及び位置、接合部31及び接合部32の各々の高さが設定される。
電子装置1Bでは、基板10と電子部品20との間にスペーサ40が設けられ、接合部31及び接合部32に一定以上の高さが確保されることで、接合部31及び接合部32に発生する応力の緩和効果が高められ、接合部31及び接合部32の長寿命化が図られる。更に、電子装置1Bでは、応力発生源50に近く、比較的発生する応力の大きい接合部32の高さが、応力発生源50から遠く、比較的発生する応力の小さい接合部31の高さよりも高く形成されることで、接合部31及び接合部32の長寿命化が図られる。これにより、基板10と電子部品20との間の接合信頼性の高い電子装置1Bが実現される。
[第2の実施の形態]
図2及び図3は第2の実施の形態に係る電子装置の第1の例を示す図である。図2には、電子装置の一例の要部断面図を模式的に示している。図3(A)には、端子面側から見た半導体デバイスの要部平面図を模式的に示し、図3(B)には、端子面側から見たプリント基板の要部平面図を模式的に示している。尚、図2は、図3(A)のL3A−L3A断面の位置、及び図3(B)のL3B−L3B断面の位置に相当する図である。
図2に示す電子装置100Aは、プリント基板110、半導体デバイス120、半田接合部131、半田接合部132、台座141、台座142及びネジ締結部150を含む。
ここで、プリント基板110は、上記第1の実施の形態で述べた基板10の一例である。半導体デバイス120は、上記第1の実施の形態で述べた電子部品20の一例である。半田接合部131及び半田接合部132は、上記第1の実施の形態で述べた接合部31及び接合部32の一例である。台座141及び台座142は、上記第1の実施の形態で述べたスペーサ40の一例である。ネジ締結部150は、上記第1の実施の形態で述べた応力発生源50の一例である。
プリント基板110は、図2及び図3(B)に示すように、実装される半導体デバイス120と対向する面(基材110cの上面)110aに設けられた端子111を有する。端子111には、Cu等の各種導体材料が用いられる。プリント基板110の内部には、上面110aの端子111と電気的に接続された、図示しない配線やビア等の導体パターンが設けられる。プリント基板110には、他方の面(基材110cの下面)110bに、内部の導体パターンと電気的に接続された、図示しない配線等の導体パターンが設けられてもよい。
半導体デバイス120は、面実装型の半導体デバイスであり、例えば、QFN型の半導体デバイスである。半導体デバイス120は、図2及び図3(A)に示すように、それが実装されるプリント基板110と対向する面(下面)120aに設けられた端子121を有する。QFNの場合、端子121は、半導体デバイス120の下面120aの縁に沿って配列される。半導体デバイス120の端子121は、プリント基板110の端子111と対応する位置に設けられる。端子121には、Cu等の各種導体材料が用いられる。半導体デバイス120の内部には、下面120aの端子121と電気的に接続された、図示しない配線やビア等の導体パターン、及びトランジスタ等の回路素子が設けられる。半導体デバイス120は、その下面120aがプリント基板110の上面110aに対向するように配置され、プリント基板110上に実装される。
半田接合部131及び半田接合部132は、接合材として半田が用いられて形成される接合部である。半田接合部131及び半田接合部132は、図2に示すように、対向して配置されるプリント基板110と半導体デバイス120との間に設けられ、それらを電気的及び機械的に接続する。半田接合部131及び半田接合部132はそれぞれ、異なる位置において対応して設けられたプリント基板110の端子111と半導体デバイス120の端子121とを接合する。図2に示すように、比較的ネジ締結部150から遠い半田接合部131は、高さH1で形成され、比較的ネジ締結部150に近い半田接合部132は、半田接合部131よりも高い高さH2(>H1)で形成される。
台座141及び台座142は、図2及び図3(B)に示すように、プリント基板110の上面110aの、半導体デバイス120が実装される領域(実装領域)115に設けられる。台座141及び台座142は、プリント基板110の端子111よりも内側、換言すれば、プリント基板110と半導体デバイス120との間に形成される半田接合部131及び半田接合部132よりも内側に設けられる。図2及び図3(B)には一例として、2つの台座141及び台座142を図示するが、プリント基板110の端子111よりも内側には、1つ又は3つ以上の台座が設けられてもよい。台座141及び台座142はそれぞれ、プリント基板110と半導体デバイス120との間の所定の位置に所定の高さで設けられる。
一方の台座141は、図2及び図3(B)に示すように、プリント基板110の上面110aに設けられた導体層141aと、その導体層141a上にそれを覆うように設けられた絶縁層141bとを有する。他方の台座142は、図2及び図3(B)に示すように、プリント基板110の上面110aに設けられた導体層142aと、その導体層142a上にそれを覆うように設けられた絶縁層142bとを有する。導体層141a及び導体層142aには、例えば、上面110aに設けられる端子111と同じ材料が用いられる。絶縁層141b及び絶縁層142bには、各種絶縁材料、例えば、ソルダーレジスト等の樹脂材料が用いられる。
導体層141a及び導体層142aは、例えば、互いに異なる幅で設けられ、比較的ネジ締結部150から遠い導体層141aよりも、比較的ネジ締結部150に近い導体層142aの方が、断面視及び平面視で幅広に形成される。幅の異なる導体層141a及び導体層142aの上に、絶縁層141b及び絶縁層142bとしてソルダーレジスト等が塗布されると、より幅広の導体層142aを覆う絶縁層142bの方が、より幅狭の導体層141aを覆う絶縁層141bよりも厚くなる。その結果、図2に示すように、比較的ネジ締結部150から遠い台座141が高さS1で形成される時、比較的ネジ締結部150に近い台座142は、台座141よりも高い高さS2(>S1)で形成されるようになる。
尚、このような高さの異なる台座141及び台座142の形成の詳細については更に後述する(第5の実施の形態)。
電子装置100Aでは、図2に示すように、半導体デバイス120が、半田接合部131及び半田接合部132よりも内側の部位を台座141及び台座142で支持された状態で、半田接合部131及び半田接合部132でプリント基板110と接合される。半導体デバイス120は、半田接合部131及び半田接合部132よりも内側に、台座141及びそれよりも高い台座142が設けられ、且つ、半田接合部132が半田接合部131よりも高く形成されていることで、プリント基板110に対して傾斜して実装される。例えば、傾斜角度θが2°〜5°程度となるように、台座141及び台座142の高さ及び位置、半田接合部131及び半田接合部132の各々の高さが設定される。
ネジ締結部150は、プリント基板110を筐体等の他部品にネジで締結する際に、プリント基板110に設けられた穴113にネジ151が挿通され、そのネジ151でプリント基板110が筐体等に締結(ネジ止め)される部位である。このようなネジ締結部150が存在すると、プリント基板110には、ネジ締結部150から半導体デバイス120の実装領域115に対して力が作用し、それによって半導体デバイス120とプリント基板110との間の接合部に応力(又は歪み)が発生する。この応力は、ネジ締結部150に近いほど大きくなり、ネジ締結部150から遠いほど小さくなる。尚、穴113にネジ151が挿通されてプリント基板110を筐体等に締結しているネジ締結部150が、応力を発生させる源であるほか、ネジ151が挿通される前のプリント基板110の穴113も、応力を発生させる源であると言うこともできる。
電子装置100Aでは、プリント基板110と半導体デバイス120との間に台座141及び台座142が設けられることで、プリント基板110と半導体デバイス120との間に一定以上のギャップが確保される。このようにギャップが確保された状態で、半田を用いた接合が行われることで、半田接合部131及び半田接合部132に一定以上の高さが確保される。半田接合部131及び半田接合部132に一定以上の高さが確保されることで、半田接合部131及び半田接合部132に発生する応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られる。
更に、電子装置100Aでは、応力発生源となるネジ締結部150に近い半田接合部132の方が、ネジ締結部150から遠い半田接合部131よりも、高さが高くなるように形成される。高さの高い半田接合部132では、外部応力に対し、発生する応力を緩和する効果が、高さの低い半田接合部131に比べ、より大きくなる。ネジ締結部150に近く、比較的発生する応力の大きい半田接合部132の高さが、ネジ締結部150から遠く、比較的発生する応力の小さい半田接合部131の高さよりも高く形成されることで、半田接合部131及び半田接合部132の双方の長寿命化が図られる。
上記構成によれば、プリント基板110と半導体デバイス120との間の接合信頼性の高い電子装置100Aが実現される。
図4及び図5は第2の実施の形態に係る電子装置の第2の例を示す図である。図4には、電子装置の一例の要部断面図を模式的に示している。図5(A)には、端子面側から見た半導体デバイスの要部平面図を模式的に示し、図5(B)には、端子面側から見たプリント基板の要部平面図を模式的に示している。尚、図4は、図5(A)のL5A−L5A断面の位置、及び図5(B)のL5B−L5B断面の位置に相当する図である。
図4に示す電子装置100Bでは、半導体デバイス120として、図4及び図5(A)に示すような、プリント基板110と対向される下面120aの縁よりも内側に当該縁に沿って端子121が配列されたLGA型の半導体デバイスが用いられる。電子装置100Bは、このような点で、上記電子装置100Aと相違する。
図4及び図5(A)のような半導体デバイス120が実装される場合も同様に、プリント基板110の実装領域115には、図4に示すような半田接合部131及び半田接合部132、図4及び図5(B)に示すような台座141及び台座142が設けられる。
即ち、半田接合部131及び半田接合部132が、比較的ネジ締結部150から遠い端子111,121間に形成される半田接合部131よりも、比較的ネジ締結部150に近い端子111,121間に形成される半田接合部132の高さが高くなるように、設けられる。このような半田接合部131及び半田接合部132よりも内側に、台座141及び台座142が、比較的ネジ締結部150から遠い台座141よりも、比較的ネジ締結部150に近い台座142の高さが高くなるように、設けられる。
このような電子装置100Bでも、上記電子装置100Aと同様に、プリント基板110と半導体デバイス120との間に台座141及び台座142が設けられ、半田接合部131及び半田接合部132に一定以上の高さが確保される。これにより、半田接合部131及び半田接合部132に発生する応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られる。
更に、電子装置100Bでは、ネジ締結部150に近く、比較的発生する応力の大きい半田接合部132の高さが、ネジ締結部150から遠く、比較的発生する応力の小さい半田接合部131の高さよりも高く形成される。これにより、半田接合部131及び半田接合部132の双方の長寿命化が図られる。
上記構成によれば、プリント基板110と半導体デバイス120との間の接合信頼性の高い電子装置100Bが実現される。
[第3の実施の形態]
図6及び図7は第3の実施の形態に係る電子装置の第1の例を示す図である。図6には、電子装置の一例の要部断面図を模式的に示している。図7(A)には、端子面側から見た半導体デバイスの要部平面図を模式的に示し、図7(B)には、端子面側から見たプリント基板の要部平面図を模式的に示している。尚、図6は、図7(A)のL7A−L7A断面の位置、及び図7(B)のL7B−L7B断面の位置に相当する図である。
図6に示す電子装置100Cでは、半導体デバイス120として、図6及び図7(A)に示すような、プリント基板110と対向される下面120aの縁よりも内側に当該縁に沿って端子121が配列されたLGA型の半導体デバイスが用いられる。電子装置100Cでは、このような半導体デバイス120が半田接合部131及び半田接合部132を用いてプリント基板110と接合され、半田接合部131及び半田接合部132よりも外側に、台座141及び台座142が設けられる。
図6に示すように、比較的ネジ締結部150から遠い半田接合部131は、高さH1で形成され、比較的ネジ締結部150に近い半田接合部132は、半田接合部131よりも高い高さH2(>H1)で形成される。
図6及び図7(B)に示すように、台座141及び台座142は、一部がプリント基板110の実装領域115に設けられ、プリント基板110の端子111よりも外側、換言すれば、形成される半田接合部131及び半田接合部132よりも外側に設けられる。図6に示すように、比較的ネジ締結部150から遠い台座141は、高さS1で形成され、比較的ネジ締結部150に近い台座142は、台座141よりも高い高さS2(>S1)で形成される。
電子装置100Cでは、図6に示すように、半導体デバイス120が、半田接合部131及び半田接合部132よりも外側の部位を台座141及び台座142で支持された状態で、半田接合部131及び半田接合部132でプリント基板110と接合される。半導体デバイス120は、半田接合部131及び半田接合部132よりも外側に、台座141及びそれよりも高い台座142が設けられ、且つ、半田接合部132が半田接合部131よりも高く形成されていることで、プリント基板110に対して傾斜して実装される。
このような電子装置100Cでも、上記第2の実施の形態で述べたのと同様に、プリント基板110と半導体デバイス120との間に台座141及び台座142が設けられ、半田接合部131及び半田接合部132に一定以上の高さが確保される。これにより、半田接合部131及び半田接合部132に発生する応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られる。
更に、電子装置100Cでは、ネジ締結部150に近く、比較的発生する応力の大きい半田接合部132の高さが、ネジ締結部150から遠く、比較的発生する応力の小さい半田接合部131の高さよりも高く形成されることで、半田接合部131及び半田接合部132の双方の長寿命化が図られる。
上記構成によれば、プリント基板110と半導体デバイス120との間の接合信頼性の高い電子装置100Cが実現される。
図8及び図9は第3の実施の形態に係る電子装置の第2の例を示す図である。図8には、電子装置の一例の要部断面図を模式的に示している。図9(A)には、端子面側から見た半導体デバイスの要部平面図を模式的に示し、図9(B)には、端子面側から見たプリント基板の要部平面図を模式的に示している。尚、図8は、図9(A)のL9A−L9A断面の位置、及び図9(B)のL9B−L9B断面の位置に相当する図である。
図8に示す電子装置100Dでは、半導体デバイス120として、図8及び図9(A)に示すような、プリント基板110と対向される下面120aにマトリックス状に端子121が配列されたLGA型の半導体デバイスが用いられる。図8及び図9(B)に示すように、プリント基板110の実装領域115には、このようなLGA型の半導体デバイス120の端子121と対応する位置に、端子111がマトリックス状に配列されて設けられる。電子装置100Dは、このような点で、上記電子装置100Cと相違する。
端子111及び端子121がマトリックス状に設けられるプリント基板110と半導体デバイス120とが接合される場合にも、一部がプリント基板110の実装領域115に設けられる台座141及び台座142が採用されることで、上記同様の効果が得られる。
即ち、半田接合部131及び半田接合部132が、比較的ネジ締結部150から遠い端子111,121間に形成される半田接合部131よりも、比較的ネジ締結部150に近い端子111,121間に形成される半田接合部132の方が高くなるように、設けられる。このような半田接合部131及び半田接合部132よりも外側に、台座141及び台座142が、比較的ネジ締結部150から遠い台座141よりも、比較的ネジ締結部150に近い台座142の方が高くなるように、設けられる。
これにより、電子装置100Dでは、上記電子装置100Cと同様に、半田接合部131及び半田接合部132に一定以上の高さが確保され、半田接合部131及び半田接合部132の応力の緩和効果が高められ、それらの長寿命化が図られる。更に、電子装置100Cでは、ネジ締結部150に近い半田接合部132が、ネジ締結部150から遠い半田接合部131よりも高く形成されることで、それら双方の長寿命化が図られる。
上記構成によれば、プリント基板110と半導体デバイス120との間の接合信頼性の高い電子装置100Dが実現される。
[第4の実施の形態]
図10は第4の実施の形態に係る電子装置の一例を示す図である。図10には、電子装置の一例の要部断面図を模式的に示している。
図10に示す電子装置100Eでは、半田接合部131及び半田接合部132よりも内側に設けられる台座141及び台座142のうち、一方の台座142の導体層142a上に設けられる絶縁層142bが多層構造とされる。電子装置100Eは、このような点で、上記第2の実施の形態で述べた電子装置100A(図2)と相違する。
例えば、電子装置100Eの台座142の絶縁層142bは、導体層142a上に設けられた下層側の絶縁層142b1と、その絶縁層142b1上に設けられた上層側の絶縁層142b2とを含む2層構造とされる。下層側の絶縁層142b1には、例えば、ソルダーレジストが用いられる。上層側の絶縁層142b2には、例えば、シルク樹脂が用いられる。
このように台座142の導体層142a上の絶縁層142bを多層構造、例えば2層構造とすることで、導体層142aを1層の絶縁層142b1のみで覆う場合に比べて、より高さの高い台座142を形成することが可能になる。例えば、低い方の台座141の絶縁層141bと、高い方の台座142の絶縁層142b1とを、1回のソルダーレジストの塗布工程で形成する場合、導体層141a及び導体層142aの幅差のみでは、十分な高低差で台座141及び台座142が形成されないことが起こり得る。このような場合、ソルダーレジストで形成された絶縁層142b1上に、更にシルク樹脂で絶縁層142b2を形成することで、台座142を高くし、台座141と十分な高低差のある台座142を形成することが可能になる。
比較的ネジ締結部150に近い台座142を高くすることで、比較的ネジ締結部150に近い半田接合部132を高くすることが可能になり、半田接合部132の応力の緩和効果を高めることが可能になる。例えば、半田接合部132がネジ締結部150に近く、1層の絶縁層142b1を有する台座142では、その応力を緩和するに足る十分な高さの半田接合部132が実現できないようなケースも考えられる。このようなケースでは、電子装置100Eのように、絶縁層142b1上に更に絶縁層142b2を積層することによって台座142を高くする構成が有効となる。
ここでは、比較的ネジ締結部150に近い台座142の絶縁層142bを多層構造とする例を示したが、同様に、比較的ネジ締結部150から遠い台座141の絶縁層141bを多層構造とすることもできる。台座141の絶縁層141b及び台座142の絶縁層142bを共に多層構造とすることで、半田接合部131及び半田接合部132を共に高くし、双方の応力緩和効果を高めることが可能になる。
[第5の実施の形態]
ここでは、台座を有するプリント基板の形成方法を、第5の実施の形態として説明する。
図11は第5の実施の形態に係る台座の形成方法の一例を示す図である。
プリント基板110の形成では、まず、所定の導体パターンが形成された基材110c上に、導体めっき処理が行われる(ステップS1)。この導体めっき処理は、例えば、Cu等の無電解めっき処理及び電解めっき処理によって行われる。ステップS1の導体めっき処理により、端子111を形成するためのめっき層が形成される。更に、ステップS1の導体めっき処理では、端子111を形成するためのめっき層と同時に、台座141の導体層141aを形成するためのめっき層、及び台座142の導体層142aを形成するためのめっき層が形成される。
次いで、基材110c上に形成されためっき層のパターニングが行われる(ステップS2)。このめっき層のパターニングは、例えば、ウェットエッチングによって行われる。ステップS2のめっき層のパターニングにより、実装される半導体デバイス120の端子121と対応する位置に、端子111、又は端子111となる部位を含む配線が形成される。更に、ステップS2のめっき層のパターニングでは、端子111、又は端子111となる部位を含む配線の形成と同時に、基材110c上の、台座141及び台座142を形成すべき所定の位置に、所定の幅の導体層141a及び導体層142aが形成される。上記の例では、比較的ネジ締結部150から遠い位置に設けられる台座141の導体層141aよりも、比較的ネジ締結部150に近い位置に設けられる台座142の導体層142aが幅広となるように、導体層141a及び導体層142aが形成される。
尚、このように端子111、並びに台座141の導体層141a及び台座142の導体層142aを同時に形成する方法では、端子111、並びに台座141の導体層141a及び台座142の導体層142aの厚さは、同じ又は実質的に同じになる。
次いで、基材110c上にソルダーレジストが形成され(ステップS3)、端子111となる部位を除く領域がソルダーレジストで覆われる。このソルダーレジストの形成は、所定のレジスト材料をスピンコート法やスプレー法等で基材110c上に塗布することによって行われる。ステップS3で形成されるソルダーレジストにより、導体層141aを覆う絶縁層141b、及び導体層142aを覆う絶縁層142bが形成される。導体層141a上及び導体層142a上には、それらの幅に応じた厚さ(高さ)でそれぞれ絶縁層141b及び絶縁層142bが形成される。
絶縁層142b上(又は、絶縁層141b上及び絶縁層142b上)に次工程のシルク樹脂の形成を行わない場合、ステップS3により、導体層141aが絶縁層141bで覆われた高さの低い台座141、及び導体層142aが絶縁層142bで覆われた高さの高い台座142が形成される。
次いで、基材110c上に形成されたソルダーレジストの上にシルク樹脂が形成され(ステップS4)、ソルダーレジスト上に所定の文字、記号、図形等が印刷される。ステップS4のシルク樹脂の形成では、ソルダーレジストで形成された絶縁層142b上(又は、絶縁層141b上及び絶縁層142b上)にシルク樹脂が形成されてもよい。絶縁層142b上(又は、絶縁層141b上及び絶縁層142b上)にシルク樹脂が形成されることで、そのシルク樹脂の分、ソルダーレジスト形成後よりも高さが高くなった台座142(又は台座141)が形成される。
以上のような工程により、上記のような台座141及び台座142を有するプリント基板110が形成される。
尚、高さの低い台座141については、導体層141aを設けず、ソルダーレジストで形成される絶縁層141bのみで台座141が形成されてもよい。
続いて、台座141及び台座142の高さについて説明する。
図12は第5の実施の形態に係る台座の高さ調整の一例について説明する図である。図12には、プリント基板上に形成される各種台座の要部断面図を並べて模式的に示している。
台座141の高さは、例えば、導体層141aの有無、導体層141aが設けられる場合にはその幅及び高さといった形状によって、調整することができる。台座142の高さは、例えば、導体層142aの幅及び高さといった形状によって、調整することができる。
図12に示すように、例えば、導体層140a(上記導体層141a又は導体層142aに相当)が存在しない基材110c上にソルダーレジスト等で絶縁層140b(上記絶縁層141b又は絶縁層142bに相当)が形成されると、高さSaの台座140(図12の左から1番目の台座140。上記台座141又は台座142に相当)が形成される。
微細な幅の導体層140aが形成された基材110c上にソルダーレジスト等で絶縁層140bが形成されると、高さSaよりも高い高さSbの台座140(図12の左から2番目)が形成される。
微細な幅よりは大きいものの比較的幅の小さい導体層140aが形成された基材110c上にソルダーレジスト等で絶縁層140bが形成されると、高さSbよりも更に高い高さScの台座140(図12の左から3番目)が形成される。
中程度の幅の導体層140aが形成された基材110c上にソルダーレジスト等で絶縁層140bが形成されると、高さScよりも更に高い高さSdの台座140(図12の左から4番目)が形成される。
比較的幅の大きい導体層140aが形成された基材110c上にソルダーレジスト等で絶縁層140bが形成されると、高さSdよりも更に高い高さSeの台座140(図12の左から5番目)が形成される。
比較的幅の大きい導体層140aが形成された基材110c上にソルダーレジスト等で絶縁層140b(上記絶縁層142b1に相当)が形成され、更にその上にシルク樹脂等で絶縁層140c(上記絶縁層142b2に相当)が形成されると、高さSeよりも更に高い高さSfの台座140(図12の左から6番目)が形成される。
このように台座140の高さは、導体層140aの有無、導体層140aの形状によって、調整することができる。
図13は第5の実施の形態に係る導体層の幅と台座の高さとの関係について説明する図である。
図13には、Cuを用いて形成された導体層140a上に、ソルダーレジストを用いて絶縁層140bが形成される場合における、導体層140aの幅[μm]と形成される台座140の高さ[μm]との関係の一例を示している(プロット点及び実線Pで示す関係)。この例では、導体層140aの厚さを70μm、長さを2000μmに設定し、絶縁層140bの厚さを25μmに設定している。
図13より、台座140の高さは、導体層140aの幅の増大に伴って増大する傾向が認められる。導体層140aの幅を調整することで、一定範囲のレンジRで台座140の高さを調整することができる。絶縁層140b上に更に、シルク樹脂を用いて絶縁層140cが形成される場合には、更にそのレンジRを広げることができる。
また、導体層140aの厚さを厚くすれば、台座140の高さを更に高くすることができる(図13に点線Qで示す関係)。
図14は第5の実施の形態に係る台座の高さ調整の別例について説明する図である。図14(A)〜図14(C)にはそれぞれ、プリント基板上に形成される各種台座の形成工程の要部断面図を並べて模式的に示している。
台座140(上記台座141又は台座142に相当)の高さは、導体層140a(上記導体層141a又は導体層142aに相当)の幅及び高さのほか、その表面形状、例えば、表面の凹凸の有無や表面の凹凸の大きさによって、調整することもできる。
この場合は、例えば、図14(A)に示すように、導体めっき処理で基材110c上に形成されためっき層140dの上に、開口部210a,220a,230aを有するレジスト210,220,230(これらのうちの1種又は2種以上)が形成される。この例では、レジスト210(左から1番目)の開口部210aのサイズが最も大きく、レジスト220の開口部220a(左から2番目)、レジスト230(左から3番目)の開口部230aの順にサイズが小さくなっている。開口部210a,220a,230aは、平面視で矩形状や円形状、或いは線状や点状といった、各種平面形状とすることができる。また、めっき層140dの上には、開口部を有しないレジスト240(左から4番目)が形成され得る。
レジスト210,220,230をマスクにしてめっき層140dのハーフエッチング(ウェットエッチング)が行われると、図14(B)に示すような、開口部210a,220a,230aに応じたサイズの凹凸140eを表面に有する導体層140aが形成される。開口部210a,220a,230aのサイズによってそれらから露出するめっき層140dの面積及びエッチングレートが調整され、開口部210a,220a,230aに応じたサイズの凹凸140eが形成される。
即ち、最も大きいサイズの開口部210aを有するレジスト210をマスクにしたハーフエッチングにより、最も大きなサイズの凹凸140eを表面に有する導体層140a(左から1番目)が形成される。開口部220a,230aを有するレジスト220,230をマスクにしたハーフエッチングによれば、順にサイズが小さくなる凹凸140eを表面に有する導体層140a(左から2,3番目)が形成される。開口部を有しないレジスト240をマスクにしたハーフエッチングでは、導体層140a(左から4番目)の表面の凹凸形成が抑えられる。
導体層140aが形成された基材110c上にソルダーレジスト等で絶縁層140bが形成されると、図14(C)に示すように、導体層140aの表面の凹凸140eの有無、存在する凹凸140eのサイズに応じた高さの台座140が形成される。
即ち、最も大きいサイズの凹凸140eを有する導体層140a上に絶縁層140bが形成される場合、その大きいサイズの凹凸140e内にソルダーレジスト等の絶縁材料が入り込み、最も高さの低い台座140(左から1番目)が形成される。順にサイズが小さくなる凹凸140eを表面に有する導体層140a上に絶縁層140bが形成される場合には、そのサイズが小さくなる凹凸140e内に入り込む絶縁材料の量が減っていき、順に高さが高くなる台座140(左から2,3番目)が形成される。表面の凹凸形成が抑えられた導体層140a上に絶縁層140bが形成される場合には、絶縁材料の入り込みが抑えられ、最も高さの高い台座140(左から4番目)が形成される。
このように台座140の高さは、導体層140aの表面の凹凸140eの有無、及び導体層140aの表面の凹凸140eの大きさによって、調整することができる。
また、このような導体層140aの表面の凹凸140eの有無、及び導体層140aの表面の凹凸140eの大きさによる調整と、上記のような導体層140aの幅及び高さによる調整とを組み合わせることで、様々な高さの台座140を実現することができる。例えば、幅狭の導体層140aの表面に、大きいサイズの凹凸140eを設けると、それよりも小さいサイズの凹凸140eを設ける場合や、凹凸140eを設けない場合に比べて、更に低い台座140を形成することができる。
[第6の実施の形態]
ここでは、電子装置の形成方法を、第6の実施の形態として説明する。
図15は第6の実施の形態に係る電子装置の形成方法の第1の例を示す図である。図15(A)〜図15(C)にはそれぞれ、電子装置形成の各工程の要部断面図を模式的に示している。
ここでは、上記第2の実施の形態で述べた電子装置100Aの形成を例にする。電子装置100Aの形成では、まず、図15(A)に示すような、台座141及び台座142を有するプリント基板110、及びそのプリント基板110上に実装される半導体デバイス120が準備される。
台座141及び台座142を有するプリント基板110は、例えば、上記第5の実施の形態で述べたような方法を用いて形成される。この例では、端子111よりも内側で、比較的ネジ締結用の穴113から遠い位置に台座141が設けられ、比較的ネジ締結用の穴113に近い位置に台座141よりも高さの高い台座142が設けられたプリント基板110が準備される。また、半導体デバイス120として、縁に沿って端子121が配列されたQFN型の半導体デバイスが準備される。
準備されたプリント基板110の端子111上に、図15(A)に示すように、接合材として、例えば、半田ペースト130が供給される。半田ペースト130は、比較的ネジ締結用の穴113から遠い位置に設けられる端子111上よりも、比較的ネジ締結用の穴113に近い位置に設けられる端子111上の方に多く供給される。各端子111上の半田ペースト130の供給量は、後述のようにして形成される半田接合部131及び半田接合部132の高さに基づいて設定される。半田ペースト130の供給は、端子111と対応する位置に所定のサイズ及び深さ(厚さ)の開口部を有するメタルマスクを用いて半田ペースト130を印刷する方法や、ディスペンサ等の半田供給装置を用いて端子111上に半田ペースト130を滴下する方法によって行われる。
半田ペースト130が設けられたプリント基板110と、準備された半導体デバイス120とは、図15(A)に示すように、互いの上面110aと下面120aとが対向され、端子111と端子121との位置合わせが行われて、配置される。
次いで、半田ペースト130が溶融する所定の温度で加熱され、半導体デバイス120がプリント基板110に対して所定の荷重で加圧される。このような加熱及び加圧により、図15(B)に示すように、半導体デバイス120の端子121と、プリント基板110の端子111とが、半田ペースト130から形成される半田接合部131及び半田接合部132によって接合される。これにより、プリント基板110上に半導体デバイス120が、半田接合部131及び半田接合部132によって電気的及び機械的に接続された電子装置100Aが形成される。
このようにプリント基板110上に半導体デバイス120が実装される際、プリント基板110上に台座141及び台座142が設けられていることで、プリント基板110と半導体デバイス120との間に一定以上のギャップが確保される。そのため、一定以上の高さの半田接合部131及び半田接合部132が形成される。更に、プリント基板110上に台座141及び台座142が設けられ、ネジ締結用の穴113からの遠近に応じて端子111上の半田ペースト130の量が調整されることで、半導体デバイス120がプリント基板110に対して傾斜して接合される。即ち、比較的ネジ締結用の穴113から遠い位置に形成される半田接合部131よりも、比較的ネジ締結用の穴113に近い位置に形成される半田接合部132の方が高くなるように、半導体デバイス120が傾斜してプリント基板110上に接合される。これにより、半田接合部131及び半田接合部132に発生する応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られるようになる。
形成された電子装置100Aのプリント基板110は、図15(C)に示すように、プリント基板110に設けられた穴113にネジ151が挿通され、ネジ締結部150で電子機器の筐体等に締結される。電子装置100Aでは、上記のように、半田接合部131及び半田接合部132が一定以上の高さで形成され、それらのうち、比較的ネジ締結部150に近い方の半田接合部132がより高く形成される。そのため、ネジ締結部150が応力発生源となって半田接合部131及び半田接合部132に発生する応力が共に効果的に緩和され、応力に起因した接合不良の発生が抑えられた、接合信頼性の高い電子装置100Aが実現される。
ここでは、上記第2の実施の形態で述べた電子装置100Aの形成を例にしたが、上記第2の実施の形態で述べた電子装置100Bや、上記第4の実施の形態で述べた電子装置100E等も、図15(A)〜図15(C)に示す例に従って形成することができる。
図16は第6の実施の形態に係る電子装置の形成方法の第2の例を示す図である。図16(A)〜図16(C)にはそれぞれ、電子装置形成の各工程の要部断面図を模式的に示している。
ここでは、上記第3の実施の形態で述べた電子装置100Cの形成を例にする。電子装置100Cの形成では、まず、図16(A)に示すような、台座141及び台座142を有するプリント基板110、及び半導体デバイス120が準備される。
台座141及び台座142を有するプリント基板110は、例えば、上記第5の実施の形態で述べたような方法を用いて形成される。この例では、端子111よりも外側で、比較的ネジ締結用の穴113から遠い位置に台座141が設けられ、比較的ネジ締結用の穴113に近い位置に台座141よりも高さの高い台座142が設けられたプリント基板110が準備される。また、半導体デバイス120として、縁よりも内側に当該縁に沿って端子121が配列されたLGA型の半導体デバイスが準備される。
準備されたプリント基板110の端子111上に、図16(A)に示すように、接合材として半田ペースト130が供給される。半田ペースト130は、比較的ネジ締結用の穴113から遠い位置に設けられる端子111上よりも、比較的ネジ締結用の穴113に近い位置に設けられる端子111上の方に多く供給される。半田ペースト130の供給は、メタルマスク等を用いた印刷や、ディスペンサ等を用いた滴下によって行われる。
半田ペースト130が設けられたプリント基板110と、準備された半導体デバイス120とは、図16(A)に示すように対向されて配置される。そして、加熱及び加圧により、図16(B)に示すように、半導体デバイス120の端子121と、プリント基板110の端子111とが、半田ペースト130から形成される半田接合部131及び半田接合部132によって接合される。これにより、プリント基板110上に半導体デバイス120が半田接合部131及び半田接合部132によって電気的及び機械的に接続された電子装置100Cが形成される。
プリント基板110上に台座141及び台座142が設けられていることで、プリント基板110と半導体デバイス120との間に一定以上のギャップが確保され、一定以上の高さの半田接合部131及び半田接合部132が形成される。更に、プリント基板110上の台座141及び台座142、及びネジ締結用の穴113からの遠近に応じた半田ペースト130の量の調整により、穴113に近い側が高くなるように半導体デバイス120がプリント基板110に対して傾斜して接合される。これにより、半田接合部131及び半田接合部132に発生する応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られるようになる。
形成された電子装置100Cのプリント基板110は、図16(C)に示すように、プリント基板110に設けられた穴113にネジ151が挿通され、ネジ締結部150で電子機器の筐体等に締結される。電子装置100Cでは、上記のように、半田接合部131及び半田接合部132が一定以上の高さで形成され、それらのうち、比較的ネジ締結部150に近い方の半田接合部132がより高く形成される。そのため、ネジ締結部150が応力発生源となって半田接合部131及び半田接合部132に発生する応力が共に効果的に緩和され、応力に起因した接合不良の発生が抑えられた、接合信頼性の高い電子装置100Cが実現される。
ここでは、上記第3の実施の形態で述べた電子装置100Cの形成を例にしたが、上記第3の実施の形態で述べた電子装置100D等も、図16(A)〜図16(C)に示す例に従って形成することができる。
図17は第6の実施の形態に係る電子装置の形成方法の第3の例を示す図である。図17(A)及び図17(B)にはそれぞれ、電子装置形成の一工程の要部断面図を模式的に示している。
プリント基板110に実装される半導体デバイス120は、端子121上にバンプ、例えば、図17(A)及び図17(B)に示すような半田ボール130aが搭載された、BGA(Ball Grid Array)型の半導体デバイスであってもよい。
例えば、図17(A)に示す例では、異なる端子121上に同じ又は実質的に同じサイズの半田ボール130aが搭載された半導体デバイス120が用いられる。このような半導体デバイス120が、例えば、端子111よりも外側に、穴113に近い方が高くなるように台座141及び台座142が設けられ、端子111上に、穴113に近い方が多くなるように半田ペースト130が設けられたプリント基板110と対向される。そして、上記の例に従い、半導体デバイス120がプリント基板110上に実装され、そのプリント基板110が穴113に挿通されるネジ151によって筐体等に締結される。
図17(A)の例では、同じ又は実質的に同じサイズの半田ボール130aが搭載された半導体デバイス120に対し、プリント基板110の端子111上に供給する半田ペースト130の量が調整される。これにより、半田ペースト130及び半田ボール130aから、一定以上の高さの半田接合部が、穴113(ネジ締結部150)に近い方が高くなるように形成される。このような半田接合部によって半導体デバイス120とプリント基板110とが電気的及び機械的に接合され、上記同様の高い接合信頼性を有する電子装置が実現される。
また、図17(B)に示す例では、異なる端子121上に異なるサイズの半田ボール130aが搭載された半導体デバイス120が用いられる。具体的には、プリント基板110の、より穴113に近い端子111に対応する端子121の方にサイズの大きい半田ボール130aが搭載された半導体デバイス120が用いられる。このような半導体デバイス120が、例えば、端子111よりも外側に、穴113に近い方が高くなるように台座141及び台座142が設けられ、端子111上に、一定量の半田ペースト130が設けられたプリント基板110と対向される。そして、上記の例に従い、半導体デバイス120がプリント基板110上に実装され、そのプリント基板110が穴113に挿通されるネジ151によって筐体等に締結される。
図17(B)の例では、端子111上に一定量の半田ペースト130が供給されたプリント基板110に対し、半導体デバイス120の端子121に搭載される半田ボール130aのサイズが調整される。これにより、半田ペースト130及び半田ボール130aから、一定以上の高さの半田接合部が、穴113(ネジ締結部150)に近い方が高くなるように形成される。このような半田接合部によって半導体デバイス120とプリント基板110とが電気的及び機械的に接合され、上記同様の高い接合信頼性を有する電子装置が実現される。
図17(A)及び図17(B)では、端子111よりも外側に台座141及び台座142が設けられたプリント基板110への半導体デバイス120の実装を例にした。このほか、端子111よりも内側に台座141及び台座142が設けられたプリント基板110への半導体デバイス120の実装も、図17(A)及び図17(B)の例に従って行うことができる。
[第7の実施の形態]
図18及び図19は第7の実施の形態に係る電子装置の一例を示す図である。図18には、電子装置の一例の要部断面図を模式的に示している。図19(A)には、端子面側から見た半導体デバイスの要部平面図を模式的に示し、図19(B)には、端子面側から見たプリント基板の要部平面図を模式的に示している。尚、図18は、図19(A)のL19A−L19A断面の位置、及び図19(B)のL19B−L19B断面の位置に相当する図である。
図18に示す電子装置100Fでは、半導体デバイス120として、図18及び図19(A)に示すような、プリント基板110と対向される下面120aの縁に沿って端子121が配列されたQFN型の半導体デバイスが用いられる。更に、このQFN型の半導体デバイス120には、図18及び図19(A)に示すように、下面120aの中央部にパッド122が設けられる。パッド122は、半導体デバイス120のプリント基板110への固定用のパッドでもよいし、半導体デバイス120からプリント基板110への放熱用のパッドでもよいし、半導体デバイス120をプリント基板110にグランド(GND)するGND接続用のパッドでもよい。或いはまた、パッド122は、半導体デバイス120とプリント基板110との間で信号を伝送する信号伝送用のパッドでもよい。
電子装置100Fでは、図18及び図19(B)に示すように、半導体デバイス120のパッド122が、プリント基板110上の台座141の導体層141a及び/又は台座142の導体層142a、この例では台座142の導体層142aと、半田接合部133によって接合される。例えば、導体層142aを覆う絶縁層142bの一部に開口142bbが設けられ、その開口142bbから露出する導体層142aの一部と、パッド122とが、半田接合部133によって接合される。プリント基板110には、図18に示すように、半導体デバイス120のパッド122と半田接合部133によって接合される導体層142aに繋がる導体パターン117、例えば、サーマルビア、GNDビア、信号ビア等が設けられてもよい。
電子装置100Fは、このような構成を有する点で、上記電子装置100Aと相違する。電子装置100Fのように、台座142の導体層142a(及び/又は台座141の導体層141a)は、半導体デバイス120の固定、放熱、GND接続、信号伝送等に用いられてもよい。
尚、半導体デバイス120の下面120aの中央部に、固定用、放熱用、GND接続用、信号伝送用等のパッドが設けられ、それと対応するプリント基板110上に、導体層を含む台座が形成されるものであれば、電子装置100Fと同様の接続構造を採用し得る。
[第8の実施の形態]
以上の説明では、プリント基板110上に台座141及び台座142が設けられる例を示したが、台座141及び台座142は、半導体デバイス120側に設けられてもよい。このような例を、第8の実施の形態として説明する。
図20は第8の実施の形態に係る電子装置の形成方法の一例を示す図である。図20(A)〜図20(C)にはそれぞれ、電子装置形成の各工程の要部断面図を模式的に示している。
この例では、図20(A)に示すような、端子121よりも内側に台座141及び台座142が設けられた半導体デバイス120、及びその端子121に対応する位置に端子111が設けられたプリント基板110が準備される。半導体デバイス120に対する台座141及び台座142の形成は、上記第5の実施の形態で述べたような方法の例に従って、行うことができる。
プリント基板110の端子111上には、比較的ネジ締結用の穴113から遠い位置に設けられる端子111上よりも、比較的ネジ締結用の穴113に近い位置に設けられる端子111上の方が多くなるように、半田ペースト130(実線で図示)が供給される。或いは、上記図17(B)の例に従い、プリント基板110の端子111上に一定量の半田ペースト130(点線で図示)が供給され、半導体デバイス120の端子121上に異なるサイズの半田ボール130a(点線で図示)が搭載される。
半田ペースト130が設けられたプリント基板110と、台座141及び台座142が設けられた半導体デバイス120とが、図20(A)に示すように対向されて配置される。そして、加熱及び加圧により、図20(B)に示すように、半導体デバイス120の端子121と、プリント基板110の端子111とが、半田ペースト130或いは更に半田ボール130aから形成される半田接合部131及び半田接合部132によって接合される。これにより、プリント基板110上に半導体デバイス120が、半田接合部131及び半田接合部132によって電気的及び機械的に接続された電子装置100Gが形成される。
この例では、半導体デバイス120上に台座141及び台座142が設けられていることで、プリント基板110と半導体デバイス120との間に一定以上のギャップが確保され、一定以上の高さの半田接合部131及び半田接合部132が形成される。更に、半導体デバイス120上の台座141及び台座142、及びネジ締結用の穴113からの遠近に応じた半田ペースト130の量或いは更に半田ボール130aのサイズの調整により、穴113に近い側が高くなるように半導体デバイス120がプリント基板110に対して傾斜して接合される。これにより、半田接合部131及び半田接合部132に発生する応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られるようになる。
形成された電子装置100Gのプリント基板110は、図20(C)に示すように、プリント基板110に設けられた穴113にネジ151が挿通され、ネジ締結部150で電子機器の筐体等に締結される。電子装置100Gでは、上記のように、半田接合部131及び半田接合部132が一定以上の高さで形成され、それらのうち、比較的ネジ締結部150に近い方の半田接合部132がより高く形成される。そのため、ネジ締結部150が応力発生源となって半田接合部131及び半田接合部132に発生する応力が共に効果的に緩和され、応力に起因した接合不良の発生が抑えられる。
このように、半導体デバイス120側に台座141及び台座142が設けられる場合にも、接合信頼性の高い電子装置100Gを実現することができる。
[第9の実施の形態]
以上述べたような電子装置1A,1B,100A,100B,100C,100D,100E,100F,100G等は、各種電子機器に搭載することができる。例えば、コンピュータ(パーソナルコンピュータ、スーパーコンピュータ、サーバ等)、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。
図21は第9の実施の形態に係る電子機器について説明する図である。図21には、電子機器を模式的に示している。
図21に示すように、例えば、上記第2の実施の形態で述べたような電子装置100A(図2)が、各種電子機器300の筐体310の内部に搭載(内蔵)される。
電子装置100Aは、プリント基板110と、その上に実装された半導体デバイス120と、これらの間に穴113に近い方が高くなるように設けられた台座141及び台座142並びに半田接合部131及び半田接合部132とを含む。このような電子装置100Aが、そのプリント基板110の穴113にネジ151が挿通され、ネジ締結部150で筐体310に締結されて、電子機器300に搭載される。
尚、プリント基板110上には、台座141及び台座142で支持された半導体デバイス120のほか、ネジ締結部150との遠近に応じて異なる高さに調整された台座で支持された他の半導体デバイスが実装されてもよい。また、プリント基板110上には更に、台座で支持されない半導体デバイスや、チップコンデンサ等の各種チップ部品が実装されてもよい。
電子装置100Aでは、プリント基板110と半導体デバイス120との間に台座141及び台座142が設けられ、半田接合部131及び半田接合部132に一定以上の高さが確保される。これにより、半田接合部131及び半田接合部132の応力の緩和効果が高められ、半田接合部131及び半田接合部132の双方の長寿命化が図られる。更に、電子装置100Aでは、ネジ締結部150に近く、比較的発生する応力の大きい半田接合部132の高さが、ネジ締結部150から遠く、比較的発生する応力の小さい半田接合部131の高さよりも高く形成される。これにより、半田接合部131及び半田接合部132の双方の長寿命化が図られる。プリント基板110と半導体デバイス120との間の接合信頼性の高い電子装置100Aが実現され、このような電子装置100Aを搭載した高性能の電子機器300が実現される。
ここでは、電子装置100Aを搭載する電子機器300を例に示したが、電子装置1A,1B,100B,100C,100D,100E,100F,100G等も同様に、各種電子機器に搭載することができる。
1A,1B,100A,100B,100C,100D,100E,100F,100G 電子装置
10 基板
10a,110a 上面
10b,20a,110b,120a 下面
11,21,111,121 端子
20 電子部品
31,32 接合部
40 スペーサ
50 応力発生源
110 プリント基板
110c 基材
113 穴
115 実装領域
117 導体パターン
120 半導体デバイス
122 パッド
130 半田ペースト
130a 半田ボール
131,132,133 半田接合部
140,141,142 台座
140a,141a,142a 導体層
140b,140c,141b,142b,142b1,142b2 絶縁層
140d めっき層
140e 凹凸
142bb 開口
150 ネジ締結部
151 ネジ
210,220,230,240 レジスト
210a,220a,230a 開口部
300 電子機器
310 筐体

Claims (11)

  1. 基板と、
    前記基板の第1領域に設けられた電子部品と、
    前記基板と前記電子部品との間に設けられ、前記基板と前記電子部品とに接触するスペーサと、
    前記基板と前記電子部品との間に設けられ、前記基板と前記電子部品とを接合する第1接合部と、
    前記基板と前記電子部品との間に設けられ、前記基板と前記電子部品とを接合し、前記第1接合部よりも高さの高い第2接合部と、
    前記基板の前記第1領域外に設けられ、前記第1接合部よりも前記第2接合部の近くに位置し、前記第1領域に応力を発生させる応力発生源と
    を含むことを特徴とする電子装置。
  2. 前記スペーサは、前記第1接合部及び前記第2接合部よりも内側に位置することを特徴とする請求項1に記載の電子装置。
  3. 前記スペーサは、前記第1接合部及び前記第2接合部よりも外側に位置することを特徴とする請求項1に記載の電子装置。
  4. 前記スペーサは、前記第1接合部及び前記第2接合部から電気的に分離された導体層を含むことを特徴とする請求項1乃至3のいずれかに記載の電子装置。
  5. 前記スペーサは、前記基板と前記電子部品とを電気的に接続する導体層を含むことを特徴とする請求項1乃至3のいずれかに記載の電子装置。
  6. 前記スペーサは、
    第1スペーサと、
    前記第1スペーサよりも前記応力発生源の近くに位置し、前記第1スペーサの高さよりも高い第2スペーサと
    を含むことを特徴とする請求項1乃至5のいずれかに記載の電子装置。
  7. 前記第1スペーサは、前記基板上に設けられた第1絶縁層を含み、
    前記第2スペーサは、
    前記基板上に設けられた第2導体層と、
    前記基板上に設けられ、前記第2導体層を覆う第2絶縁層と
    を含むことを特徴とする請求項6に記載の電子装置。
  8. 前記第1スペーサは、
    前記基板上に設けられた第1導体層と、
    前記基板上に設けられ、前記第1導体層を覆う第1絶縁層と
    を含み、
    前記第2スペーサは、
    前記基板上に設けられ、前記第1導体層よりもサイズの大きい第2導体層と、
    前記基板上に設けられ、前記第2導体層を覆う第2絶縁層と
    を含むことを特徴とする請求項6に記載の電子装置。
  9. 前記第1スペーサは、
    前記基板上に設けられ、表面に凹凸を有する第1導体層と、
    前記基板上に設けられ、前記第1導体層を覆う第1絶縁層と
    を含み、
    前記第2スペーサは、
    前記基板上に設けられ、前記第1導体層よりも表面の凹凸が小さい第2導体層と、
    前記基板上に設けられ、前記第2導体層を覆う第2絶縁層と
    を含むことを特徴とする請求項6又は8に記載の電子装置。
  10. 電子部品が実装される第1領域に、前記電子部品に接触する高さで設けられたスペーサと、
    前記第1領域に設けられた第1接合材と、
    前記第1領域に設けられ、前記第1接合材よりも体積の大きい第2接合材と、
    前記第1領域外に設けられ、前記第1接合材よりも前記第2接合材の近くに位置し、前記第1領域に応力を発生させる応力発生源と
    を含むことを特徴とする基板。
  11. 実装される基板の第1領域と対向する第1面に、前記第1領域への実装時に前記第1領域に接触する高さで設けられたスペーサと、
    前記第1面に設けられた第1接合材と、
    前記第1面に設けられ、前記第1接合材よりも体積の大きい第2接合材と
    を含み、
    前記第2接合材は、前記第1接合材よりも、前記基板にあって前記第1領域に応力を発生させる応力発生源に近くなる位置に設けられることを特徴とする電子部品。
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WO2024202585A1 (ja) * 2023-03-24 2024-10-03 富士電機株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7283407B2 (ja) * 2020-02-04 2023-05-30 株式会社デンソー 電子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5375708B2 (ja) * 2010-03-29 2013-12-25 パナソニック株式会社 半導体装置の製造方法
JP2011243683A (ja) * 2010-05-17 2011-12-01 Fujitsu Ltd 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024202585A1 (ja) * 2023-03-24 2024-10-03 富士電機株式会社 半導体装置

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