JP2011243683A - 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 - Google Patents
電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 Download PDFInfo
- Publication number
- JP2011243683A JP2011243683A JP2010113115A JP2010113115A JP2011243683A JP 2011243683 A JP2011243683 A JP 2011243683A JP 2010113115 A JP2010113115 A JP 2010113115A JP 2010113115 A JP2010113115 A JP 2010113115A JP 2011243683 A JP2011243683 A JP 2011243683A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- electrodes
- height
- electrode
- substrate body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000010438 heat treatment Methods 0.000 claims description 26
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000007246 mechanism Effects 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 abstract description 52
- 238000010586 diagram Methods 0.000 description 13
- 230000032258 transport Effects 0.000 description 6
- 230000004907 flux Effects 0.000 description 5
- 238000005304 joining Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000000155 melt Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000007723 transport mechanism Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/53—Means to assemble or disassemble
- Y10T29/5313—Means to assemble electrical device
- Y10T29/53174—Means to fasten electrical component to wiring board, base, or substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
【課題】加熱時に電子部品に反りが発生した場合でも、電子部品の電極をプリント基板の電極に確実に接合することができる電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置を提供する。
【解決手段】電子部品1は、電子部品1を形成する複数の電極3a〜3eが格子状に配列された基板本体2を備え、複数の電極3a〜3eのうち、基板本体2の反りが大きくなる外側の位置には、所定の高さを有する電極3a及び電極3eを有し、基板本体2の反りが小さくなる中央の位置には、加圧ヘッド4による加圧により外側の電極3a、3eよりも半田ボールの高さが低く潰された電極3b、3c、3dを有する。
【選択図】図1
【解決手段】電子部品1は、電子部品1を形成する複数の電極3a〜3eが格子状に配列された基板本体2を備え、複数の電極3a〜3eのうち、基板本体2の反りが大きくなる外側の位置には、所定の高さを有する電極3a及び電極3eを有し、基板本体2の反りが小さくなる中央の位置には、加圧ヘッド4による加圧により外側の電極3a、3eよりも半田ボールの高さが低く潰された電極3b、3c、3dを有する。
【選択図】図1
Description
本発明は、電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置に関する。
従来から、WLP(Wafer Level Package)、BGA(Ball Grid Array)、CSP(Chip Size Package)と称される高性能の電子部品がプリント基板に実装されている。このような電子部品は基板本体に格子状に配置された複数の電極を備えている。この電子部品の基板本体に配列される複数の電極は、加熱により溶融する半田ボールとして設けられる。
電子部品は、例えば、5mm×5mmの基板本体に、0.08mmサイズの複数の電極が格子状に0.25mmピッチで配置されたものが使用されている。また、基板本体の厚さが0.15mm以下となる薄板状の電子部品も実用化されている。
ここで、図11を用いて、従来の電子部品とプリント基板との実装方法を説明する。図11は、従来の電子部品とプリント基板との実装状態を説明する図である。図11に示すように、電子部品1′を形成する基板本体2′の表面部(裏面)には、複数の電極2a〜2eが配置されている。また、プリント基板10を形成する基板11の表面部には、複数の電極12a〜12eが配置されている。
電子部品1′をプリント基板10に実装する場合には、プリント基板10の電極12a〜12eに電子部品1の電極3a〜3eを対向させて搭載する。そして、電子部品1′およびプリント基板10をリフロー炉で加熱することにより、電子部品1′の電極2a〜2eを形成する半田ボールを溶融させる。これにより、電子部品1′の電極2a〜2eとプリント基板10の電極12a〜12eとが接合するため、プリント基板10に電子部品1′を実装することができる。
ところが、上述した従来の電子部品の実装方法の場合、以下の問題が生じる。すなわち、電子部品を形成する基板本体は、電子部品の回路を保護するための絶縁層や電極の数を少なくするための再配線層などを有する。
ここで、電子部品をプリント基板に実装する時に行なうリフロー時には、絶縁層および再配線層と基板層との間で熱膨張差が生じるため、電子部品に反りが発生する。そして、電子部品に反りが発生した場合には、この電子部品の電極とプリント基板の電極との接合に不具合が生じる。
例えば、図11に示す電子部品1′の基板本体2′の外側部位が加熱により上方向に反る場合、複数の電極2a〜2eのうち基板本体2′の外側に位置する電極2a、2eとプリント基板10の電極12a、12eとは、反りに伴って離隔する。このため、電子部品1′の電極2a、2eとプリント基板10の電極12a、12eとに接合不良が発生する。
一方、図12に示すように、電子部品1′の基板本体2′の外側部位が加熱により下方向に反る場合、複数の電極2a〜2eのうち基板本体2′の内側に位置する電極2b、2c、2dは、プリント基板10の電極12b、12c、12dと離隔する。
これにより、電子部品1′の電極2b、2c、2dとプリント基板10の電極12b、12c、12dとに接合不良が発生する。そこで、従来では、電子部品の反りを防止するために、実装機で電子部品を押さえ、反りを矯正しながら電極を接合するなどの対策が行われているが、この場合、実装作業に時間がかかるという問題がある。
開示の技術は、上述した従来技術の課題を解決するためになされたものであり、電子部品に反りが発生した場合でも、電子部品の電極とプリント配線基板の電極とを確実に接合することができる電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置を提供する。
本願に開示する電子部品の一つの態様によれば、電子部品は、電子部品を形成する基板体と、基板体に格子状に配列される一部の電極からなる電極群と、電極群の高さと異なる高さの他の電極とを備えたことを要件とする。
本願に開示する電子部品の一つの態様によれば、電子部品に反りが生じた場合でも、電子部品とプリント基板との実装時に、プリント配線基板の電極に対する電子部品の電極との接合を確実に行うことができる。
以下に添付図面を参照して、本願の開示する電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置の好適な実施例を詳細に説明する。図1は、実施例1に係る電子部品の構成を示す断面図および平面図である。また、図2は、図1の電子部品の要部を示す断面図である。また、図3は、電子部品およびプリント基板の電極との接合を説明する図である。ここで、図1および図3では、説明の簡略化のために、電子部品1を形成する基板本体2に配列された複数個の電極の集合体(電極群)を1個の半田ボールの電極3a〜3eとして図示する。
また、本実施例1では、一例として、電子部品1の基板本体2のチップサイズが3mm〜20mmであり、電極3a〜3eを形成する半田ボールの高さは、約0.08mm、電極3a〜3eのピッチは、約、0.15〜0.5mmとして説明する。なお、この実施例1により、本発明が限定されるものではない。
まず、図1、2を用いて、実施例1に係る電子部品1の構成について説明する。図1に示すように、電子部品1は、平板形状に形成された基板本体2(請求項に記載の「基板体」)を備える。また、この基板本体2の表面部には、格子状に配列された複数の電極3a〜3eが配列される。
そして、電子部品1の基板本体2に配列された複数の電極3a〜3eのうち、基板本体2の反りが大きい外側の位置には、所定の高さを有する電極3a、3eが配置される。また、基板本体2の反りが小さい中央の位置には、加圧により外側の電極3a、3eよりも半田ボールの高さが低く潰された電極3b、3c、3dが配置される(図1中の斜線領域)。
すなわち、本実施例1の電子部品1では、複数の電極3a〜3eのうち一部の中央部に配列された電極3b、3c、3dを形成する半田ボールの高さを、他の電極3a、3eを形成する半田ボールの高さと異なるように押し潰す加圧を行う構成としている。
具体的に説明すると、加熱によって電子部品1の底面が凹状(図3)に反るものである場合は、複数の電極3a〜3eのうち、中心部の電極3b、3c、3dを加圧ヘッド4の押し潰し加圧により高さを低くする加工を行う。
図2に示すように、電子部品1の反り量をLとし、電極3a〜3eの半田ボールを所定の高さT1とした場合、中央に位置する電極3b、3c、3dの半田ボールの高さT2を低くさせる加圧を行なう(T1>T2)。これにより、後述するように、T1−T2程の反り量L(図2)を吸収することができる。
ここで、電極3b、3c、3dを形成する半田ボールは球形体であるため、この球形体を加圧ヘッド4により垂直に加圧し潰した場合、この半田ボールの体積自体は変化しない。また、この潰した3つの電極3b、3c、3dは、加熱による半田ボールの溶融時に表面張力および熱膨張により復元することで、プリント基板10の3つの電極12b、12c、12dと接合することができる。
すなわち、図3に示すように、電子部品1をプリント基板10に実装させた場合、電子部品1の外側に配列された電極3a、3eは、加圧により潰されていない半田ボールであるため、プリント基板10の電極12a、12eと接触する。一方、電子部品1の内側に配列された電極3b、3c、3dは、加圧により押し潰した半田ボール(潰し量t)であり、半田ボールの高さが低い。このため、プリント基板10の電極12b、12c、12dと僅かに離隔し接触しない。
このため、リフローによる加熱時には、半田ボールの高さが高い電極3a、3eと高さが低い電極3b、3c、3dとを比較すると、電子部品1の加熱時に、高さの高い電極3a、3eの方が高さの低い電極3b、3c、3dの半田ボールよりも早く溶融する。これにより、電子部品1の反り側である基板本体2の外側は、内側よりも比較的早く接合する。
以下、時間経過により高さが低い電極3b、3c、3dの半田ボールも加熱により溶融するため、この高さが低い位置に配列された電極3b、3c、3dの半田ボールも溶融し接合する。この結果、電子部品1の電極3a〜3eと電極12a〜12e同士は離隔などの接合不良が生じることなく確実に接合することができる。
また、加熱による半田ボールの溶融温度の観点から電子部品1の電極3a〜3eとして使用する半田ボールのうち、電極3a、3eは、電極3b、3c、3dよりも溶融温度が低い半田ボールを使用することとしてもよい。この場合、加熱により基板本体2の加熱により外側に位置する電極3a、3eの半田ボールは、電極3b、3c、3dの半田ボールよりも加熱により早く溶融させることができる。これによって、外側に配列された電極同士の接合を早く行なうことができる。
[電子部品1とプリント基板10との実装処理手順]
次に、図4および図5−1〜図5−7を用いて、電子部品1をプリント基板10に実装する手順を説明する。図4は、電子部品の実装方法を示すフローチャートである。また、図5−1〜図5−7は、電子部品の実装方法を説明する図である。
次に、図4および図5−1〜図5−7を用いて、電子部品1をプリント基板10に実装する手順を説明する。図4は、電子部品の実装方法を示すフローチャートである。また、図5−1〜図5−7は、電子部品の実装方法を説明する図である。
ここで、電子部品1は、複数の半田ボールから形成される電極3a〜3eが格子状に配列した基板本体2である。また、プリント基板10は、基板11の表面に複数の電極12a〜12eを配列したものとして、説明する。なお、実際に、電子部品1をプリント基板10に実装する場合には、NC制御の表面実装機や部品実装機を使用して行なう。
図4のフローチャートに示すように、先ず、電子部品1の基板本体2に配列された複数の電極3a〜3eの一部を対象とする加圧を行なう(ステップS1)。
具体的には、図5−1に示すように、作業ステージ5の上部に電子部品1の基板本体2を載置する。そして、図5−2に示すように、加圧ヘッド4を使用して、電子部品1の基板本体2に配列された複数の電極3a〜3eのうち中央部に位置する電極3b、3c、3dを対象として加圧により所定の高さまで押し潰す処理を行なう。図5−3に示すように、この加圧ヘッド4の加圧により電極3b、3c、3dの高さは、外側に位置する電極3a、3eの高さよりも低くなる。
例えば、電子部品1の基板本体2に配列した電極3a〜3eの高さが、T1=0.08mmとすると、中央部に配列された電極3b、3c、3dの高さT2を0.03mmの高さに潰す加圧を行なう。これにより、リフローによる加熱時に生じる電子部品1の反りを所定量、例えば、0.05mm程度まで吸収することができる。
次に、電子部品1が搭載されるプリント基板10の電極12a〜12eにフラックスを塗布する(ステップS2)。具体的には、図5−4に示すように、複数の通孔6を有するステンレス製のメタルマスク7を使用し、スキージ8を使用して、プリント基板10の電極12a〜12eの表面にペーストクリームを塗布する。
ここで、プリント基板10の電極12a〜12eの上面にフラックスを転写する方法としては、スキージを使用して電極12a〜12eの表面にフラックスを塗布する方式以外に、フラックスが塗布された複数のピンを使用して電極12a〜12eの表面にピンでフラックスを転写させる方式を用いることができる。
次に、プリント基板10に電子部品1を搭載する(ステップS3)。具体的には、図5−5に示すように、搭載ヘッド9を使用し、プリント基板10の上面に形成された電極12a〜12eと、電子部品1の基板本体2に形成された電極3a〜3eとを対向させた状態で載置する。
次に、電子部品1およびプリント基板10に対するリフローによる加熱を行なう(ステップS4)。リフローとは、リフロー炉を使用し、電子部品1を搭載したプリント基板10の下方から電子部品1の電極3a〜3eである半田ボールを所定の温度で加熱する処理である。このリフローによる加熱を行なうことにより、電極3a〜3eを形成する半田ボールが加熱され溶融する。
具体的に説明すると、図5−6に示すように、電子部品1をプリント基板10の上部に搭載した状態で、プリント基板10の下方からリフローによる加熱を行なう。この場合、図5−7において、半田ボールの高さが高い電極3a、3eと高さが低い電極3b、3c、3dとを比較すると、電子部品1の加熱時に、高さの高い電極3a、3eの方が高さの低い電極3b、3c、3dの半田ボールよりも早く溶融する。
これにより、電子部品1の反り側である基板本体2の外側は、内側よりも比較的早く接合する。そして、時間経過に伴い潰された状態の電極3b、3c、3dの半田ボールも加熱により溶融する。
すなわち、半田ボールの熱膨張および表面張力が作用することで、この高さが低い位置に配列された電極3b、3c、3dの半田ボールも溶融しプリント基板10側の電極12b、12c、12dとそれぞれ接合する。この結果、電子部品1の電極3a〜3eと電極12a〜12e同士は離隔などの接合不良が生じることなく確実に接合することができる。
以上説明したように、本実施例1に係る電子部品の実装方法において、プリント基板10に実装される電子部品1は、基板本体2の反り方向が大きい位置に配列した所定の高さを有する電極3a、3eを有する。また、電極3a、3eの高さよりも低くなるように加圧により潰された電極3b、3c、3dとを備える。電子部品1のリフロー加熱時には、反りが大きくなる部位に配列された電極3a、3eが、反りが小さい部位に配列された電極3b、3c、3dよりも先に溶融する。
これにより、プリント基板10の電極12a、12eと接合するので、電子部品1を形成する基板本体2に反りが発生した場合でも、電子部品1をプリント基板10に確実に接合することができる。
次に、図6を用いて、実施例2に係る電子部品30の構成について説明する。図6は、実施例2に係る電子部品の構成を示す断面図および平面図である。また、図7は、電子部品およびプリント基板の電極との接合を説明する図である。
本実施例2では、前述した実施例1とは反対に、加熱により内側に向けて反った形状となる電子部品30の構成について説明する。すなわち、図6に示すように、加熱によって電子部品30の底面が凸状に反るものである場合は、複数の電極32a〜32eのうち、外周部の電極32a、32e(図6中の斜線領域)を加圧して、中央部に配列された電極32b、32c、32dの高さよりも低くする加工を行なう。
すなわち、図6に示すように、電子部品30は、平板形状に形成された基板本体31を備えるとともに、この基板本体31の表面部には、格子状に配列された複数の電極32a〜32eを備える。また、図6に示す本実施例2の電子部品30は、加熱により底面が凸状に反るものであるため、複数の電極32a〜32eのうち、外周部に配置された電極32a、32eを加圧ヘッド4を使用する加圧により高さを低くする加工が行われる。
図7に示すように、電子部品30をプリント基板10に実装させた場合、電子部品30の内側に配列された電極32b、32c、32dは、加圧により潰されていない半田ボールであるため、プリント基板10の電極12b、12c、12dと接触する。
一方、電子部品30の外側に配列された電極32a、32eは、押し潰された半田ボールであり高さが低いため、プリント基板10の電極12a、12eと離隔しており接触しない。このため、リフローによる加熱時には、外周部側に設けられた電子部品30の電極32b、32c、32dは、中央部に設けられた電極32a、32eよりも早く溶融するためプリント基板10の電極12b、12c、12dと接合させることができる。
本実施例2に係る電子部品30によれば、電子部品30の外側部位が加熱により下方に向けて反る場合でも、この電子部品30の基板本体31に配列する電極32a〜32eのうちの電極32a、32eを形成する半田ボールの高さを低くする加圧を行なう。これにより、中央部に配列された電極32b、32c、32dの半田ボールの接合が早く行われる。この結果、実施例1と同様に、電子部品30が加熱により反った場合でも、この電子部品30の電極32a〜32eとプリント基板10の電極12a〜12eとの接合を確実に行うことができる。
次に、図8を用いて、実施例3に係る電子部品の構成について説明する。図8は、実施例3に係る電子部品の構成を示す平面図である。本実施例3で示す電子部品40では、この電子部品40のリフロー時に反りが発生する部位が異なる位置で分散する例を説明する。
本実施例3では、電子部品40の加熱時に反る方向を想定して、反りが大きい部位に配列された電極3a〜3eの半田ボールの高さよりも低くなるように該当する電極の半田ボールを潰す加圧を行なう。
すなわち、図8に示すように、電子部品40の基板本体41において、4箇所のP領域の反りが大きい部位である場合、このP領域に配列された電極以外の領域(図中の斜線領域)に配列されている電極を加圧により潰して高さを低くする。このように、反りが大きい部位に配列されたP領域以外の他の領域(図中の斜線領域)に配列された電極の半田ボールの高さを低くすることにより、P領域の電極の半田ボールを早く溶融させることができる。
従って、図8に示す電子部品40のように、電子部品40の反りが分散された場合でも、反りの部位に配列された電極以外の電極を対象とする加圧を行なう。これにより、電子部品40の電極3a〜3eとプリント基板10の電極12a〜12e(図1)との接合を確実に行なうことができる。
次に、図9を用いて、実施例4に係る電子部品の構成について説明する。図9は、実施例4に係る電子部品の構成を示す平面図である。本実施例4で示す電子部品40′では、この電子部品40のリフロー時に反りが発生する部位が異なる位置および異なる大きさとして分散する例を説明する。
本実施例4では、電子部品40′の加熱時に反る方向、領域を想定して、反りが大きい部位に配列された電極3a〜3eの半田ボールの高さよりも低くなるように該当する電極の半田ボールを潰す加圧を行なう。
すなわち、図9に示すように、電子部品40′の基板本体41′において、4箇所の範囲が異なるP′領域の反りが大きい部位である場合、このP′領域に配列された電極以外の領域(図中の斜線領域)に配列されている電極を加圧により潰して高さを低くする。このように、反りが大きい部位に配列されたP′領域以外の他の領域(図中の斜線領域)に配列された電極の半田ボールの高さを低くすることにより、P′領域の電極の半田ボールを早く溶融させることができる。
従って、図9に示す電子部品40′のように、電子部品40′の反りが異なる範囲で分散された場合でも、反りの部位に配列された電極以外の電極を対象とする加圧を行なう。これにより、電子部品40′の電極3a〜3eとプリント基板10の電極12a〜12e(図1)との接合を確実に行なうことができる。
なお、本実施例1〜4では、加圧により押し潰す電極の選定は、基板本体2の反り状態に対応するものとしたが、パッケージサイズ、電子部品に設けられた電極および電極に接続される配線の粗密状態も考慮して行なう。
[電子部品の実装装置]
次に、電子部品の実装装置について説明する。図10−1は、電子部品の実装装置の構成を示す図である。
次に、電子部品の実装装置について説明する。図10−1は、電子部品の実装装置の構成を示す図である。
図10−1に示すように、電子部品実装装置Aは、電子部品供給部50と電子部品搬送部60と、電極加圧部70と、電子部品実装部80とを備える。
電子部品供給部50は、電子部品1を供給するステージ51を備える。電子部品1は、電子部品1の上面部に複数の電極3a〜3eが配列される基板本体2を使用する。また、電子部品搬送部60は、搬送機構により電子部品供給部50のステージ51に載置された電子部品1を電極加圧部70まで搬送する。
電極加圧部70は、加圧ヘッド72を有する加圧機構71と、3種類の加圧凸部73、74、75とを有する加圧ステージ76とを備える。電子部品1の基板本体2に配列された電極3a〜3eを加圧ヘッド72により加圧する場合、3種類の形状を有する加圧凸部73、74、75を適宜選択して使用することができる。
加圧凸部73は、電子部品1の電極3a〜3eのうち複数の半田ボールを一度に潰すことができる。加圧凸部74は、電子部品1の電極3a〜3eのうち1個単位の半田ボールを潰すことができる。加圧凸部75は、電子部品1の電極3a〜3eのうち離隔した位置に配列した半田ボールを潰すことができる。各加圧凸部73、74、75の幅は、電子部品1の幅よりも小さく設定される。
電子部品実装部80は、プリント基板10を上面に載置する実装ステージ81を備える。実際には、実装ステージ81の上面に載置されたプリント基板10に実装された電子部品1は、リフローにより加熱される。これにより、電子部品1の電極3a〜3eが溶融され、電子部品1の電極3a〜3eとプリント基板10の電極12a〜12eとが接合することで、電子部品1をプリント基板10に実装することができる。
[電子部品の製造装置]
次に、電子部品の製造装置について説明する。図10−2は、電子部品の製造装置の構成を示す図である。
次に、電子部品の製造装置について説明する。図10−2は、電子部品の製造装置の構成を示す図である。
図10−2に示すように、電子部品製造装置Bは、電子部品供給部50aと電子部品搬送部60aと、電極加圧部70aと、加圧ステージ76aと、加圧ヘッド交換ユニット90を備える。
電子部品供給部50aは、電子部品1を供給するステージ51aを備える。電子部品1は、電子部品1の上面部に複数の電極3a〜3eが配列される基板本体2を使用する。また、電子部品搬送部60aは、搬送機構により電子部品供給部50aのステージ51aに載置された電子部品1を電極加圧部70aまで搬送する。
電極加圧部70aは、加圧ヘッド73aを有する加圧機構72を備え、加圧ヘッド73aにより電子部品1の基板本体2に配列された複数の電極3a〜3eの一部を押し潰す加圧を行なう。この場合、加圧ヘッド交換ユニット90に備えた3種類の加圧ヘッド73a、73b、73cを適宜選択することで、押し潰し対象となる電極3a〜3eの加圧を確実に行なうことができる。各加圧ヘッド73a、73b、73cの幅は、電子部品1の幅よりも小さく設定される。
すなわち、加圧ヘッド交換ユニット90には、3種類の加圧ヘッド73a、73b、73cを備えており、これら3種類の加圧ヘッド73a、73b、73cを適宜選択して使用することができる。加圧ヘッド73aは、電子部品1の電極3a〜3eのうち複数の半田ボールを一度に潰す時に使用する。
加圧ヘッド73bは、電子部品1の電極3a〜3eのうち1個単位の半田ボールを潰す時に使用する。加圧ヘッド73cは、電子部品1の電極3a〜3eのうち離隔した位置に配列した半田ボールを潰す時に使用する。
以上説明したように、電子部品製造装置Bにより、電子部品1の反りに応じて、加圧ヘッド交換ユニット90に備えた3種類の加圧ヘッド73a、73b、73cを適宜選択することができる。これにより、プリント基板10の電極12a〜12eと確実に接合できる電極3a〜3eが配列された電子部品1を製造することができる。
1、1′、20、30、40、40′ 電子部品
2、31、41、41′ 基板本体
2a〜2e、3a〜3e、12a〜12e、32a〜32e 電極
4 加圧ヘッド
6 通孔
7 メタルマスク
8 スキージ
10 プリント基板
11 基板
A 電子部品実装装置
B 電子部品製造装置
2、31、41、41′ 基板本体
2a〜2e、3a〜3e、12a〜12e、32a〜32e 電極
4 加圧ヘッド
6 通孔
7 メタルマスク
8 スキージ
10 プリント基板
11 基板
A 電子部品実装装置
B 電子部品製造装置
Claims (7)
- 格子状に配列される複数の電極を備える電子部品をプリント配線基板へ実装する電子部品の実装方法であって、
前記複数の電極のうち、当該電極を形成する一部の電極群を加圧して、当該電極群の高さを、他の電極との高さと異ならせる加圧ステップを含むことを特徴とする電子部品の実装方法。 - 前記加圧ステップにより加圧された前記一部の電極群と、前記他の電極とを備えた電子部品をリフローにより加熱することで、当該電子部品の電極と、前記プリント配線基板の電極とを接合する加熱ステップをさらに含むことを特徴とする請求項1に記載の電子部品の実装方法。
- 前記加圧ステップは、前記電子部品の底面が加熱によって凹状に反る場合には、前記複数の電極のうち、中心部の電極群を加圧して、当該電極群の高さを、他の電極の高さよりも低くすることを特徴とする請求項1または2に記載の電子部品の実装方法。
- 前記加圧ステップは、前記電子部品の底面が加熱によって凸状に反る場合には、前記複数の電極のうち、外周部に配列された電極群を加圧して、当該電極群の外周部の高さを、他の電極の高さよりも低くすることを特徴とする請求項1または2に記載の電子部品の実装方法。
- 格子状に配列される複数の電極を備える電子部品の製造方法であって、
前記複数の電極のうち、当該電極を形成する一部の電極群を加圧して、当該電極群の高さを、他の電極との高さと異ならせる加圧ステップを含むことを特徴とする電子部品の製造方法。 - 電子部品を形成する基板体と、
前記基板体に格子状に配列される一部の電極から形成される電極群および当該電極群の高さと異なる高さの他の電極を備えたことを特徴とする電子部品。 - 格子状に配列される複数の電極を備える電子部品の製造装置であって、
前記電子部品が配置されるステージと、
前記複数の電極のうち、当該電極を形成する一部の電極群を加圧して、当該電極群の高さを、他の電極との高さと異ならせる加圧機構と、
を備えたことを特徴とする電子部品の製造装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010113115A JP2011243683A (ja) | 2010-05-17 | 2010-05-17 | 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 |
US13/083,815 US20110278056A1 (en) | 2010-05-17 | 2011-04-11 | Manufacturing method of printed circuit board unit, manufacturing apparatus thereof, manufacturing method of electronic component, and electronic component |
TW100113883A TW201212761A (en) | 2010-05-17 | 2011-04-21 | Manufacturing method of printed circuit board unit, manufacturing apparatus thereof, manufacturing method of electronic component, and electronic component |
CN2011101221347A CN102254888A (zh) | 2010-05-17 | 2011-05-12 | 印刷电路板单元制造方法及设备、电子部件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010113115A JP2011243683A (ja) | 2010-05-17 | 2010-05-17 | 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011243683A true JP2011243683A (ja) | 2011-12-01 |
Family
ID=44910756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010113115A Withdrawn JP2011243683A (ja) | 2010-05-17 | 2010-05-17 | 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20110278056A1 (ja) |
JP (1) | JP2011243683A (ja) |
CN (1) | CN102254888A (ja) |
TW (1) | TW201212761A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013108323A1 (ja) * | 2012-01-17 | 2013-07-25 | パナソニック株式会社 | 半導体装置製造方法および半導体装置 |
TWI458411B (zh) * | 2012-08-27 | 2014-10-21 | Zhen Ding Technology Co Ltd | 電路板之製作方法 |
CN107864570A (zh) * | 2017-10-31 | 2018-03-30 | 惠州市华星光电技术有限公司 | 一种电路板及其制造方法、电子设备 |
US10825759B2 (en) | 2018-03-05 | 2020-11-03 | Delta Electronics (Shanghai) Co., Ltd. | Power module and production method of the same |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130228916A1 (en) * | 2012-03-02 | 2013-09-05 | Texas Instruments Incorporated | Two-solder method for self-aligning solder bumps in semiconductor assembly |
US9207275B2 (en) | 2012-12-14 | 2015-12-08 | International Business Machines Corporation | Interconnect solder bumps for die testing |
TWI546911B (zh) * | 2012-12-17 | 2016-08-21 | 巨擘科技股份有限公司 | 封裝結構及封裝方法 |
US20150097286A1 (en) * | 2013-04-12 | 2015-04-09 | Xintec Inc. | Chip package and method for fabricating the same |
CN108493116A (zh) * | 2018-03-13 | 2018-09-04 | 英特尔产品(成都)有限公司 | 置球模块的制造方法及该方法制造的置球模块 |
JP2019176056A (ja) * | 2018-03-29 | 2019-10-10 | 富士通株式会社 | 電子装置 |
JP7189672B2 (ja) * | 2018-04-18 | 2022-12-14 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP7321009B2 (ja) * | 2019-07-01 | 2023-08-04 | 新光電気工業株式会社 | 配線基板、接合型配線基板及び配線基板の製造方法 |
US11502056B2 (en) * | 2020-07-08 | 2022-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Joint structure in semiconductor package and manufacturing method thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3595283B2 (ja) * | 2001-06-27 | 2004-12-02 | 日本特殊陶業株式会社 | 配線基板及びその製造方法 |
JP2006202991A (ja) * | 2005-01-20 | 2006-08-03 | Sony Corp | 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法 |
JP4797894B2 (ja) * | 2006-09-11 | 2011-10-19 | パナソニック株式会社 | 電子部品搭載装置および電子部品実装方法 |
JP2009076812A (ja) * | 2007-09-25 | 2009-04-09 | Suzuka Fuji Xerox Co Ltd | 半導体装置の製造方法 |
-
2010
- 2010-05-17 JP JP2010113115A patent/JP2011243683A/ja not_active Withdrawn
-
2011
- 2011-04-11 US US13/083,815 patent/US20110278056A1/en not_active Abandoned
- 2011-04-21 TW TW100113883A patent/TW201212761A/zh unknown
- 2011-05-12 CN CN2011101221347A patent/CN102254888A/zh active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013108323A1 (ja) * | 2012-01-17 | 2013-07-25 | パナソニック株式会社 | 半導体装置製造方法および半導体装置 |
CN103959451A (zh) * | 2012-01-17 | 2014-07-30 | 松下电器产业株式会社 | 半导体装置制造方法以及半导体装置 |
US9331042B2 (en) | 2012-01-17 | 2016-05-03 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device manufacturing method and semiconductor device |
TWI458411B (zh) * | 2012-08-27 | 2014-10-21 | Zhen Ding Technology Co Ltd | 電路板之製作方法 |
CN107864570A (zh) * | 2017-10-31 | 2018-03-30 | 惠州市华星光电技术有限公司 | 一种电路板及其制造方法、电子设备 |
US10825759B2 (en) | 2018-03-05 | 2020-11-03 | Delta Electronics (Shanghai) Co., Ltd. | Power module and production method of the same |
Also Published As
Publication number | Publication date |
---|---|
US20110278056A1 (en) | 2011-11-17 |
TW201212761A (en) | 2012-03-16 |
CN102254888A (zh) | 2011-11-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011243683A (ja) | 電子部品の実装方法、電子部品の製造方法および電子部品、電子部品の製造装置 | |
US8017875B2 (en) | Printed wiring board | |
KR100680022B1 (ko) | 기판의 휨 저감 구조 및 기판의 휨 저감 방법 | |
US7215026B2 (en) | Semiconductor module and method of forming a semiconductor module | |
JP4720438B2 (ja) | フリップチップ接続方法 | |
JPH08125325A (ja) | 電子部品の実装方法 | |
US20070161224A1 (en) | Semiconductor module and method of forming a semiconductor module | |
JP6790504B2 (ja) | プリント配線板の製造方法、及びスクリーン印刷用マスク | |
JP5345814B2 (ja) | 実装回路基板及び半導体装置 | |
JP5889160B2 (ja) | 電子機器の製造方法 | |
JP2012146781A (ja) | 実装構造体、インターポーザ及びこれらの製造方法、並びに、電子装置 | |
JP2002057453A (ja) | 半導体装置のリペア方法 | |
JP5781825B2 (ja) | 配線基板の製造方法 | |
JP2008140868A (ja) | 多層配線基板および半導体装置 | |
JP4913650B2 (ja) | 配線基板の製造方法 | |
JP2019062000A (ja) | スクリーン印刷用マスク、及びプリント配線基板 | |
JP2011187682A (ja) | 半導体装置の製造方法、実装方法、及び製造装置 | |
US20080061433A1 (en) | Methods and substrates to connect an electrical member to a substrate to form a bonded structure | |
JP2001339151A (ja) | バンプによる電子部品の実装方法 | |
JP2009253175A (ja) | 半導体装置およびその製造方法 | |
JP3766362B2 (ja) | 半導体装置の製造方法 | |
JP2012038991A (ja) | 配線基板の製造方法 | |
JP5884088B2 (ja) | 電子部品実装方法 | |
JP2015142024A (ja) | 半田バンプ付基板の製造方法 | |
JP2000244110A (ja) | Bgaパッケージの実装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130403 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20130603 |