JP7321009B2 - 配線基板、接合型配線基板及び配線基板の製造方法 - Google Patents

配線基板、接合型配線基板及び配線基板の製造方法 Download PDF

Info

Publication number
JP7321009B2
JP7321009B2 JP2019123233A JP2019123233A JP7321009B2 JP 7321009 B2 JP7321009 B2 JP 7321009B2 JP 2019123233 A JP2019123233 A JP 2019123233A JP 2019123233 A JP2019123233 A JP 2019123233A JP 7321009 B2 JP7321009 B2 JP 7321009B2
Authority
JP
Japan
Prior art keywords
posts
wiring
layer
wiring board
post
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019123233A
Other languages
English (en)
Other versions
JP2021009938A5 (ja
JP2021009938A (ja
Inventor
直生 小林
啓 村山
光浩 相澤
翔太 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2019123233A priority Critical patent/JP7321009B2/ja
Priority to US16/915,107 priority patent/US10959328B2/en
Publication of JP2021009938A publication Critical patent/JP2021009938A/ja
Publication of JP2021009938A5 publication Critical patent/JP2021009938A5/ja
Application granted granted Critical
Publication of JP7321009B2 publication Critical patent/JP7321009B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09427—Special relation between the location or dimension of a pad or land and the location or dimension of a terminal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0574—Stacked resist layers used for different processes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Combinations Of Printed Boards (AREA)

Description

本発明は、配線基板、接合型配線基板及び配線基板の製造方法に関する。
近年、半導体装置の高集積化及び微細化を促進するために、複数の配線基板を立体的に重ねて実装する３次元実装が検討されている。このような３次元実装では、例えば主基板上に、微細配線を有する中継基板が接合されることがある。具体的には、主基板と中継基板の間に、例えばＮＣＦ（Non-Conductive Film）などのアンダーフィル材が充填され、中継基板が主基板に接合される。また、主基板の表面には導電体のポストが形成されており、このポストと中継基板の表面に形成された電極パッドとがはんだによって接続される。これにより、主基板と中継基板が電気的に接続される。
主基板と中継基板が接合される際には、配線基板間にアンダーフィル材が充填された状態で、両配線基板が互いに近づく方向に加圧される。このとき、アンダーフィル材は、配線基板間から溢れ出し、例えば中継基板の周囲にフィレットを形成する。すなわち、例えば図１１に示すように、主基板１０に中継基板２０が接合される場合、両配線基板の間から排出されるアンダーフィル材によって、中継基板２０の周囲にフィレット３０が形成される。なお、図１１は、主基板１０と中継基板２０とを接合した接合型配線基板を中継基板２０側から見た平面図である。
国際公開第２０１８／１７３７６４号 特開２０１４－１１０３９０号公報 特開２００７－３０５８１４号公報
しかしながら、上記の接合型配線基板においては、中継基板の周囲に形成されるフィレットの形状が一様ではなく、主基板上の部品実装領域が制限されるという問題がある。具体的には、図１１に示したように、中継基板２０の四辺の中央部分においてフィレット３０が大きく広がり、中継基板２０の近傍に部品を実装することが困難である。
また、中継基板２０の四隅部分においてはフィレット３０の広がりが小さいが、中央部分でフィレット３０が大きく広がっているため、主基板１０上に位置を揃えて部品を実装することが困難であり、部品配置の柔軟性が損なわれる。
開示の技術は、かかる点に鑑みてなされたものであって、フィレットの形状を調節することができる配線基板、接合型配線基板及び配線基板の製造方法を提供することを目的とする。
本願が開示する配線基板は、１つの態様において、積層された配線層及び絶縁層を備えた配線構造体と、前記配線構造体の表面の所定の領域の周縁に沿って形成され、前記配線構造体の表面から突出している複数の第１のポストと、前記複数の第１のポストによって囲まれた位置で前記配線層に接続し、前記配線構造体の表面から突出している第２のポストと、を有し、前記複数の第１のポストは、前記所定の領域の周縁を構成する辺の中央部に配置されているポストが、前記辺の両端部に配置されているポストよりも、前記配線構造体の表面からの高さが低い。
本願が開示する配線基板、接合型配線基板及び配線基板の製造方法の１つの態様によれば、フィレットの形状を調節することができるという効果を奏する。
図１は、一実施の形態に係る主基板の構成を示す平面図である。 図２は、一実施の形態に係る主基板の構成を示す断面模式図である。 図３は、一実施の形態に係る主基板の構成を示す他の断面模式図である。 図４は、一実施の形態に係る主基板の製造方法を示すフロー図である。 図５は、ＤＦＲパターニング工程の具体例を示す図である。 図６は、電解銅めっき工程の具体例を示す図である。 図７は、主基板の表面付近を拡大して示す図である。 図８は、一実施の形態に係る接合型配線基板の構成例を示す図である。 図９は、配線基板間の距離を説明する図である。 図１０は、フィレットの形状の具体例を示す図である。 図１１は、接合型配線基板の一例を示す図である。
以下、本願が開示する配線基板、接合型配線基板及び配線基板の製造方法の一実施の形態について、図面を参照して詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
図１は、一実施の形態に係る主基板１００の構成を示す平面図である。この主基板１００は、他の中継基板などを重ねて接合することにより、接合型配線基板を形成する。このため、主基板１００は、他の中継基板が接合される接合領域１１０を有する。そして、接合領域１１０には、ダミーポスト１２１及び接続ポスト１２２が形成されている。
ダミーポスト１２１は、接合領域１１０の周縁に沿って配列される導電体のポストである。ダミーポスト１２１は、主基板１００の配線には接続されておらず、主基板１００の表面の例えばソルダーレジスト層上に形成される。そして、ダミーポスト１２１は、主基板１００と他の中継基板とが接合される際に、中継基板の周縁部に当接して支持する。
接合領域１１０の各辺に沿って並ぶダミーポスト１２１は、主基板１００の表面からの高さが異なる。具体的には、辺の両端に配置されるダミーポスト１２１が最も高く、辺の中央へ向かうに連れてダミーポスト１２１が低くなる。このように高さが異なるダミーポスト１２１は、例えば電解銅めっきによって同時に形成される。電解銅めっきによって高さが異なるダミーポスト１２１が形成されるため、それぞれのダミーポスト１２１は径の大きさも異なっている。
接続ポスト１２２は、接合領域１１０のダミーポスト１２１に囲まれた領域に形成される導電体のポストである。接続ポスト１２２は、主基板１００の配線に接続され、主基板１００に接合される中継基板の電極パッドにはんだ付けされる。すなわち、接続ポスト１２２は、主基板１００と中継基板を電気的に接続する。接続ポスト１２２は、主基板１００の表面からの高さが等しく、径の大きさも均一である。また、接続ポスト１２２は、例えばダミーポスト１２１と同時に電解銅めっきによって形成される。なお、図１においては、接続ポスト１２２が格子状に配列されるものとしたが、接続ポスト１２２の配置はこれに限定されない。
図２は、図１のＩ－Ｉ線断面を示す模式図である。図２に示すように、主基板１００は、複数の層が積層された積層基板である。具体的には、主基板１００は、コア層１３０及びビルドアップ層１４０、１５０を有する。これらのコア層１３０及びビルドアップ層１４０、１５０は、主基板１００の配線構造体を構成する。
コア層１３０は、絶縁性の基材の両面に、めっきにより配線層が形成されたものである。両面の配線層は、必要に応じてビア１３１によって接続される。
ビルドアップ層１４０は、コア層１３０の上面に形成され、例えばビルドアップ樹脂からなる絶縁層と導電体からなる配線層１４１とを備える層が積層されたものである。各配線層１４１は、ビア１４２によって接続される。また、ビルドアップ層１４０の表面は、ソルダーレジスト層１４３によって被覆される。ビルドアップ層１４０の表面にビア１４２が露出する位置においては、ソルダーレジスト層１４３に開口部が形成され、ビア１４２に接続する接続ポスト１２２が形成される。また、複数の接続ポスト１２２が並ぶ両端においては、ソルダーレジスト層１４３上にダミーポスト１２１が形成される。図２に示すダミーポスト１２１は、接合領域１１０の辺の中央に配置されたダミーポスト１２１であるため、主基板１００の表面からの高さが接続ポスト１２２よりも低い。具体的には、例えば接続ポスト１２２の高さが例えば２０μｍ程度であるのに対し、ダミーポスト１２１の高さは、例えば１０μｍ程度である。
ビルドアップ層１５０は、コア層１３０の下面に形成され、例えばビルドアップ樹脂からなる絶縁層と導電体からなる配線層１５１とを備える層が積層されたものである。各配線層１５１は、ビア１５２によって接続される。また、ビルドアップ層１５０の表面には、例えば銅などの導電体により電極パッド１５３が形成され、主基板１００がマザーボード等の外部部品に接合される際の接続端子となる。そして、ビルドアップ層１５０の表面は、電極パッド１５３を露出させるソルダーレジスト層１５４によって被覆される。
図３は、図１のII－II線断面を示す模式図である。すなわち、図３は、ダミーポスト１２１が配列された接合領域１１０の周縁における断面を示す。
図３に示すように、ソルダーレジスト層１４３上には複数のダミーポスト１２１が形成される。そして、接合領域１１０の辺の両端に配置されるダミーポスト１２１ａは、辺の中央に配置されるダミーポスト１２１ｂよりも高い。すなわち、複数のダミーポスト１２１の主基板１００の表面からの高さが異なっており、接合領域１１０の辺の両端から辺の中央へ向かうに連れてダミーポスト１２１の高さが低くなる。具体的には、辺の両端のダミーポスト１２１ａの高さは、例えば２５μｍ程度であり接続ポスト１２２よりも高いのに対し、辺の中央のダミーポスト１２１ｂの高さは、例えば１０μｍ程度であり接続ポスト１２２よりも低い。また、これらのダミーポスト１２１は、例えば電解銅めっきによって同時に形成されるため、径の大きさが異なっている。すなわち、異なる大きさの径で電解銅めっきが施されることにより、めっきが成長する高さが異なり、同一時間の電解銅めっきにより高さが異なるダミーポスト１２１が形成される。
次いで、上記のように構成された主基板１００の製造方法について、図４に示すフロー図を参照しながら説明する。
まず、主基板１００の支持部材となるコア層１３０が形成される（ステップＳ１０１）。具体的には、絶縁性の基材に、基材を貫通するビア１３１が形成されるとともに、基材の両面に例えば銅などの金属の配線層が形成される。基材の両面の配線層は、必要に応じて、ビア１３１によって接続されている。
そして、コア層１３０の上面及び下面にビルドアップ法によってビルドアップ層１４０、１５０が形成される（ステップＳ１０２）。具体的には、コア層１３０の上面に、絶縁層と配線層１４１とを有する層が積層されてビルドアップ層１４０が形成される。配線層１４１は、絶縁層を貫通するビア１４２によって接続される。また、コア層１３０の下面に、絶縁層と配線層１５１とを有する層が積層されてビルドアップ層１５０が形成される。配線層１５１は、絶縁層を貫通するビア１５２によって接続される。また、ビルドアップ層１５０の表面には、電極パッド１５３が形成される。絶縁層は、例えばエポキシ樹脂又はポリイミド樹脂等の絶縁樹脂を用いて形成される。また、配線層１４１、１５１、ビア１４２、１５２及び電極パッド１５３は、例えば銅などの金属のめっきによって形成される。
そして、ビルドアップ層１４０、１５０の表面にソルダーレジスト層１４３、１５４が形成される（ステップＳ１０３）。すなわち、ビルドアップ層１４０の表面がソルダーレジスト層１４３によって被覆され、ビルドアップ層１５０の表面がソルダーレジスト層１５４によって被覆される。ビルドアップ層１４０の最上層のビア１４２に対応する位置においては、ソルダーレジスト層１４３に開口部が穿設される。つまり、ビア１４２の上面がソルダーレジスト層１４３の開口部から露出する。一方、ビルドアップ層１５０の電極パッド１５３に対応する位置においては、ソルダーレジスト層１５４に開口部が穿設される。つまり、電極パッド１５３がソルダーレジスト層１５４の開口部から露出する。
続いて、ビルドアップ層１４０の表面の接合領域１１０に、ダミーポスト１２１及び接続ポスト１２２が形成される。具体的には、ビルドアップ層１４０の表面に例えば無電解銅めっき又はスパッタリングによってシード層が形成され、シード層にドライフィルムレジスト（ＤＦＲ）が貼付される。そして、ＤＦＲのパターニングによって、ダミーポスト１２１及び接続ポスト１２２が形成される位置に開口部が穿設される（ステップＳ１０４）。
すなわち、例えば図５に示すように、シード層１６０上にＤＦＲ１７０が貼付され、ダミーポスト１２１が形成される位置に開口部１７１が形成され、接続ポスト１２２が形成される位置に開口部１７２が形成される。ここで、ダミーポスト１２１が形成される位置は、中継基板が接合される接合領域１１０の周縁であり、接続ポスト１２２が形成される位置は、ビルドアップ層１４０の最上層のビア１４２の上面が露出する位置である。したがって、開口部１７１は、接合領域１１０の周縁に穿設され、開口部１７２は、ビア１４２に対応する位置に穿設される。また、ダミーポスト１２１と接続ポスト１２２は、高さが異なることがあるため、それぞれの高さに応じて開口部１７１、１７２の径の大きさが異なる。
ＤＦＲ１７０のパターニングが行われると、電解銅めっきによって、ダミーポスト１２１及び接続ポスト１２２が形成される（ステップＳ１０５）。具体的には、例えば図６に示すように、ＤＦＲ１７０の開口部１７１、１７２の径の大きさに応じて電解銅が析出し、開口部１７１にはダミーポスト１２１が形成され、開口部１７２には接続ポスト１２２が形成される。このように、ＤＦＲ１７０の開口部の径の大きさに応じてめっきの成長量を調整することができるため、開口部１７１の径の大きさが適宜設定され、接合領域１１０の辺の両端で高く中央で低いダミーポスト１２１が形成される。ダミーポスト１２１は、ソルダーレジスト層１４３上に形成されており、ビルドアップ層１４０の配線層１４１には接続されていないが、接続ポスト１２２は、ビア１４２上に形成されており、ビルドアップ層１４０の配線層１４１と電気的に接続される。
そして、ＤＦＲ１７０が剥離され（ステップＳ１０６）、シード層１６０のエッチングが行われる（ステップＳ１０７）。これにより、ダミーポスト１２１及び接続ポスト１２２が形成される部分以外のシード層１６０が除去され、例えば図７に示すように、ダミーポスト１２１及び接続ポスト１２２の基部にのみシード層１６０が残存する。このようにして、接合領域１１０の周縁にダミーポスト１２１が形成されるとともに、ダミーポスト１２１によって囲まれる領域に接続ポスト１２２が形成される。
以上のようにして製造された主基板１００は、他の中継基板と接合されることにより接合型配線基板を形成する。図８は、接合型配線基板の構成例を示す図である。図８に示す接合型配線基板は、主基板１００に中継基板２００が接合された構成を有する。
具体的には、中継基板２００は、主基板１００の接合領域１１０に、アンダーフィル材３００によって接着される。また、中継基板２００の下面には、電極パッド２１０が形成されており、電極パッド２１０は、はんだ３１０によって主基板１００の接続ポスト１２２に接続される。
中継基板２００が接合される際には、主基板１００の接合領域１１０にアンダーフィル材３００が配置され、アンダーフィル材３００を挟むように上方から中継基板２００が載置される。そして、両配線基板が近づく方向に主基板１００と中継基板２００が加圧される。このとき、主基板１００と中継基板２００によって挟まれるアンダーフィル材３００が中継基板２００の周囲へ排出され、フィレットを形成する。本実施の形態においては、接合領域１１０の周縁にダミーポスト１２１が形成されているため、ダミーポスト１２１によって中継基板２００の周縁部が支持され、アンダーフィル材３００を排出する主基板１００と中継基板２００との間隙が規定される。
具体的には、例えば図９に示すように、接合領域１１０の辺の両端から中央へ向かうに連れてダミーポスト１２１の高さが低くなるため、中継基板２００の周縁部では、位置によって主基板１００と中継基板２００の間の距離が異なる。すなわち、中継基板２００の四隅においては主基板１００と中継基板２００の間の距離が大きい一方、中継基板２００の辺の中央部においては主基板１００と中継基板２００の間の距離が小さい。この結果、主基板１００と中継基板２００の間の距離が大きい中継基板２００の四隅付近からは、比較的多くのアンダーフィル材３００が排出される。これに対して、主基板１００と中継基板２００の間の距離が小さい中継基板２００の辺の中央付近においては、中継基板２００の周縁部によってアンダーフィル材３００の排出が阻害され、排出されるアンダーフィル材３００が比較的少ない。
このように、ダミーポスト１２１の高さによって、排出されるアンダーフィル材３００の量を調節する結果、中継基板２００の周囲には、例えば図１０に示すように、一様な大きさで広がるフィレット３００ａを形成することができる。すなわち、中継基板２００の辺の位置に応じてダミーポスト１２１の高さが異なるため、それぞれのダミーポスト１２１の高さに応じてアンダーフィル材３００の排出量が調整され、フィレット３００ａの形状を制御することができる。
特に、中継基板２００の辺の中央付近から周囲へ流出するアンダーフィル材３００の量が制限されているため、辺の中央部分でフィレット３００ａが大きく広がることがない。このため、中継基板２００の周囲のフィレット３００ａのサイズを一様にすることができ、主基板１００上の中継基板２００近傍に位置を揃えて部品を実装することが可能となる。さらに、ダミーポスト１２１が中継基板２００の周縁部を支持するため、主基板１００と中継基板２００の間の距離が過度に小さくなることがなく、アンダーフィル材３００を確実に中継基板２００の周囲へ排出させることができる。結果として、主基板１００と中継基板２００に挟まれる余分なアンダーフィル材３００を周囲へ排出させることができ、主基板１００の接続ポスト１２２と中継基板２００の電極パッド２１０とを確実に接触させることができる。
以上のように、本実施の形態によれば、中継基板と接合される主基板の接合領域の周縁に沿ってダミーポストを形成し、接合領域の辺の両端から中央へ向かうに連れてダミーポストの高さを低くする。このため、辺の両端よりも中央付近で主基板と中継基板の周縁部との距離が小さくなり、辺の中央付近から中継基板の周囲へ流出するアンダーフィル材の量が制限される。結果として、中継基板の辺の各所から流出するアンダーフィル材の量を一様にすることができ、フィレットの形状を調節することができる。
なお、上記一実施の形態においては、接合領域１１０の周縁の位置によってダミーポスト１２１の高さ及び径が異なるものとしたが、さらに、ダミーポスト１２１が配置される疎密が位置によって異なっていても良い。すなわち、例えば、接合領域１１０の辺の両端にはダミーポスト１２１が疎に配置され、辺の中央にはダミーポスト１２１が密に配置されても良い。これにより、ダミーポスト１２１によってアンダーフィル材３００が排出される流路の幅を調整し、フィレット３００ａの形状を制御することができる。
また、上記一実施の形態においては、ダミーポスト１２１がソルダーレジスト層１４３上に形成されるものとしたが、ダミーポスト１２１は、ビルドアップ層１４０を形成する絶縁層上に直接形成されても良い。この場合、ソルダーレジスト層１４３の接続ポスト１２２が形成される位置に開口部が穿設されるのと同時に、ダミーポスト１２１が形成される位置にも開口部が穿設されれば良い。ダミーポスト１２１が形成される位置においてソルダーレジスト層１４３に開口部が形成されれば、この開口部の底面にはビルドアップ層１４０の絶縁層が露出する。
１００ 主基板
１１０ 接合領域
１２１、１２１ａ、１２１ｂ ダミーポスト
１２２ 接続ポスト
１３０ コア層
１３１、１４２、１５２ ビア
１４０、１５０ ビルドアップ層
１４１、１５１ 配線層
１４３、１５４ ソルダーレジスト層
１５３、２１０ 電極パッド
１６０ シード層
１７０ ＤＦＲ
２００ 中継基板
３００ アンダーフィル材
３００ａ フィレット

Claims (9)

  1. 積層された配線層及び絶縁層を備えた配線構造体と、
    前記配線構造体の表面の所定の領域の周縁に沿って形成される複数の第１のポストであって、前記配線層に電気的に接続されない第１のシード層と、前記第１のシード層上に形成される第１の金属層とをそれぞれ有する複数の第１のポストと、
    前記複数の第１のポストによって囲まれた位置で前記配線層に接続される第２のシード層と、前記第２のシード層上に形成され前記第１の金属層と同じ金属材料からなる第２の金属層とを有する第２のポストと、を有し、
    前記複数の第１のポストは、
    前記所定の領域の周縁を構成する辺の中央部に配置されている第１のポストが、前記辺の両端部に配置されている第１のポストよりも、前記配線構造体の表面からの高さが低い
    ことを特徴とする配線基板。
  2. 前記配線構造体の表面を被覆しているソルダーレジスト層をさらに有し、
    前記複数の第１のポストは、
    前記ソルダーレジスト層上に形成されている
    ことを特徴とする請求項１記載の配線基板。
  3. 前記複数の第１のポストは、
    前記配線構造体の表面に露出する前記絶縁層上に形成されている
    ことを特徴とする請求項１記載の配線基板。
  4. 前記複数の第１のポストは、
    前記所定の領域の周縁を構成する辺の両端部に配置された第１のポストが、前記第２のポストよりも前記配線構造体の表面からの高さが高く、前記辺の中央部に配置された第１のポストが、前記第２のポストよりも前記配線構造体の表面からの高さが低い
    ことを特徴とする請求項１記載の配線基板。
  5. 前記複数の第１のポストは、
    前記配線構造体の表面からの高さに応じて径の大きさが異なる
    ことを特徴とする請求項１記載の配線基板。
  6. 前記複数の第１のポストは、
    前記所定の領域の周縁を構成する辺に沿って異なる疎密で配置されている
    ことを特徴とする請求項１記載の配線基板。
  7. 第１の配線基板と第２の配線基板とが接合され、前記第１の配線基板と前記第２の配線基板とに挟まれた領域がアンダーフィル材で充填されている接合型配線基板であって、
    前記第１の配線基板は、
    積層された配線層及び絶縁層を備えた配線構造体と、
    前記配線構造体の表面の前記第２の配線基板が接合された接合領域の周縁に沿って形成される複数の第１のポストであって、前記配線層に電気的に接続されない第１のシード層と、前記第１のシード層上に形成される第１の金属層とをそれぞれ有する複数の第１のポストと、
    前記複数の第１のポストによって囲まれた位置で前記配線層に接続される第２のシード層と、前記第２のシード層上に形成され前記第１の金属層と同じ金属材料からなる第２の金属層とを有する第２のポストと、を有し、
    前記複数の第１のポストは、
    前記接合領域の周縁を構成する辺の中央部に配置されている第１のポストが、前記辺の両端部に配置されている第１のポストよりも、前記配線構造体の表面からの高さが低く、
    前記第２の配線基板は、
    前記第２のポストに電気的に接続されている、
    ことを特徴とする接合型配線基板。
  8. 前記複数の第１のポストは、
    前記接合領域の周縁を構成する辺の両端部に配置された第１のポストで前記第２の配線基板を支持していること、
    を特徴とする請求項７記載の接合型配線基板。
  9. 配線層及び絶縁層を積層して配線構造体を形成する工程と、
    前記配線層に電気的に接続されない第１の部分と前記配線層に接続される第２の部分とを有するシード層を形成する工程と、
    前記配線構造体の表面の所定の領域の周縁に沿った前記第１の部分上の複数の第１のポストと、前記複数の第１のポストによって囲まれる前記第２の部分上の第２のポストとを金属のめっきにより形成する工程と、を有し、
    前記複数の第１のポストと前記第２のポストとを形成する工程では、
    前記所定の領域の周縁を構成する辺の両端部に形成される第１のポストよりも、当該辺の中央部に形成される第１のポストの前記配線構造体の表面からの高さを低くする
    ことを特徴とする配線基板の製造方法。
JP2019123233A 2019-07-01 2019-07-01 配線基板、接合型配線基板及び配線基板の製造方法 Active JP7321009B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019123233A JP7321009B2 (ja) 2019-07-01 2019-07-01 配線基板、接合型配線基板及び配線基板の製造方法
US16/915,107 US10959328B2 (en) 2019-07-01 2020-06-29 Wiring substrate, stacked wiring substrate, and manufacturing method of wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019123233A JP7321009B2 (ja) 2019-07-01 2019-07-01 配線基板、接合型配線基板及び配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2021009938A JP2021009938A (ja) 2021-01-28
JP2021009938A5 JP2021009938A5 (ja) 2022-03-22
JP7321009B2 true JP7321009B2 (ja) 2023-08-04

Family

ID=74065957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019123233A Active JP7321009B2 (ja) 2019-07-01 2019-07-01 配線基板、接合型配線基板及び配線基板の製造方法

Country Status (2)

Country Link
US (1) US10959328B2 (ja)
JP (1) JP7321009B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11694984B2 (en) * 2019-08-30 2023-07-04 Advanced Semiconductor Engineering, Inc. Package structure including pillars and method for manufacturing the same
US11158572B2 (en) 2019-08-30 2021-10-26 Advanced Semiconductor Engineering, Inc. Package structure including a first electronic device, a second electronic device and a plurality of dummy pillars
JP2022120629A (ja) * 2021-02-05 2022-08-18 凸版印刷株式会社 複合配線基板

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281393A (ja) 2006-04-12 2007-10-25 Sony Corp 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法
JP2007324418A (ja) 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
JP2008091649A (ja) 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置
WO2008078746A1 (ja) 2006-12-26 2008-07-03 Panasonic Corporation 半導体素子の実装構造体及び半導体素子の実装方法
JP2009049499A (ja) 2007-08-14 2009-03-05 Fujifilm Corp 半導体チップの実装方法及び半導体装置
US20110278056A1 (en) 2010-05-17 2011-11-17 Fujitsu Limited Manufacturing method of printed circuit board unit, manufacturing apparatus thereof, manufacturing method of electronic component, and electronic component
JP2015111608A (ja) 2013-12-06 2015-06-18 イビデン株式会社 プリント配線板
JP2016048709A (ja) 2014-08-27 2016-04-07 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
JP2017163115A (ja) 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192766B1 (ko) * 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
JPH11111771A (ja) * 1997-10-07 1999-04-23 Matsushita Electric Ind Co Ltd 配線基板の接続方法、キャリア基板および配線基板
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
JP2007305814A (ja) 2006-05-12 2007-11-22 Matsushita Electric Ind Co Ltd 半導体集積回路装置とその実装方法
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
TWI503935B (zh) * 2011-10-17 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9059106B2 (en) * 2012-10-31 2015-06-16 International Business Machines Corporation Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip
JP6029958B2 (ja) 2012-12-04 2016-11-24 新光電気工業株式会社 配線基板の製造方法
KR20160004065A (ko) * 2014-07-02 2016-01-12 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9099364B1 (en) * 2014-08-15 2015-08-04 Powertech Technology Inc. MPS-C2 semiconductor device having shorter supporting posts
KR102214176B1 (ko) 2017-03-21 2021-02-09 후지필름 가부시키가이샤 적층 디바이스, 적층체 및 적층 디바이스의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281393A (ja) 2006-04-12 2007-10-25 Sony Corp 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法
JP2007324418A (ja) 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
JP2008091649A (ja) 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置
WO2008078746A1 (ja) 2006-12-26 2008-07-03 Panasonic Corporation 半導体素子の実装構造体及び半導体素子の実装方法
JP2009049499A (ja) 2007-08-14 2009-03-05 Fujifilm Corp 半導体チップの実装方法及び半導体装置
US20110278056A1 (en) 2010-05-17 2011-11-17 Fujitsu Limited Manufacturing method of printed circuit board unit, manufacturing apparatus thereof, manufacturing method of electronic component, and electronic component
JP2015111608A (ja) 2013-12-06 2015-06-18 イビデン株式会社 プリント配線板
JP2016048709A (ja) 2014-08-27 2016-04-07 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
JP2017163115A (ja) 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20210007220A1 (en) 2021-01-07
JP2021009938A (ja) 2021-01-28
US10959328B2 (en) 2021-03-23

Similar Documents

Publication Publication Date Title
KR102666151B1 (ko) 반도체 패키지
JP5259095B2 (ja) 半導体装置
JP5352146B2 (ja) 半導体装置
JP7321009B2 (ja) 配線基板、接合型配線基板及び配線基板の製造方法
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US11610827B2 (en) Package and printed circuit board attachment
US20170033036A1 (en) Printed wiring board, semiconductor package, and method for manufacturing printed wiring board
JP2005150748A (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
US8061024B2 (en) Method of fabricating a circuit board and semiconductor package.
WO2014175133A1 (ja) 半導体装置及びその製造方法
CN111668185B (zh) 电子装置模块以及该电子装置模块的制造方法
JP2007266111A (ja) 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
JP3927783B2 (ja) 半導体部品
US10804190B2 (en) Multi-chip module and method for manufacturing same
JP5157455B2 (ja) 半導体装置
CN105304580A (zh) 半导体装置及其制造方法
JP2008109138A (ja) 積層チップパッケージ及び該パッケージの製造方法
JP2015225869A (ja) 半導体装置
JP2000340717A (ja) 電子部品搭載装置
KR102696423B1 (ko) 반도체 장치
US20240063107A1 (en) Crack arrest features for miultilevel package substrate
TWI392072B (zh) 封裝基板及其製作方法
KR20110067510A (ko) 패키지 기판 및 그의 제조방법
US8383461B2 (en) Method for manufacturing semiconductor package having improved bump structures
US20060141666A1 (en) Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220311

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230725

R150 Certificate of patent or registration of utility model

Ref document number: 7321009

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150