JP2007281393A - 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法 - Google Patents

電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法 Download PDF

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Abstract

【課題】アンダーフィル材を予め塗布して突起電極を介した信頼性の高い電気的接続を可能とする電子部品を提供すること。
【解決手段】電子部品は、導電性材料からなる突起電極５と、前記突起電極５よりも大きな高さをもつダミーの突起部６とを基板２上に有する。突起部６は突起電極５が形成された領域の外側に略同じ高さで複数個形成される。突起部６の融点は突起電極５の融点以下の温度範囲にある。突起電極５を外部接続する際に、電子部品の位置情報を突起部６によって検出することができる。
【選択図】図１

Description

電子部品及びその実装方法に関し、特に、アンダーフィル材を予め塗布して突起電極を介した信頼性の高い電気的接続を可能とする電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法に関する。
携帯電話等のモバイル製品に代表される電子機器には、高密度化、小型化、高性能化の要求が非常に大きい。これらの要求を実現するために種々の実装技術が検討されている。
ＳｉＰ（System in Package）は高密度実装に対応したワイヤーボンディングによるチップスタック型が、現状では主流となっているが、信号伝送の高速化、高密度化を実現するために、半導体チップ間をダイレクトに接続するチップオンチップ（ＣｏＣ（Chip on Chip））実装技術の開発が始まっている。ＣｏＣ実装のメリットは、多ピン化によるワイドバス実現でデータ転送密度の向上が可能である点にある。
ＣｏＣ実装技術の開発のポイントは、多ピン、微細ピッチに対応した高精度実装技術、並びに回路面への実装であることから、層間絶縁膜に適用されている脆弱な低誘電率膜（Ｌｏｗ−ｋ膜）に対応した低ダメージフリップチップ実装技術にある。
ＣｏＣ実装技術では、上下の半導体チップのフリップチップ接合には、半田バンプを用いた溶融接合等が、低ダメージ実装技術として採用されている。
図１４は、フリップチップボンディングによって上部及び下部の半導体チップを半田バンプを用いて溶融接合した後に、アンダーフィル材の注入を行う従来技術を説明する断面図である。
図１４（Ａ）に示すように、上部チップ５１及び下部チップ５２には、配線導体５３上にそれぞれ半田バンプ５４、５５が形成されている。半田バンプ５４、５５を介して上部チップ５１と下部チップ５２を接続する時、まず上部チップ５１と下部チップ５２との位置合わせを行い、半田バンプ５４、５５を対向させる。次に、半田バンプ５４、５５に所定の加圧力を加えて、上部チップ５１及び下部チップ５２の全ての半田バンプが接触状態となるようにする。この接触状態となったことを感知するために、荷重検出装置がボンダー内に備えられており、接触時の荷重が感知される。低ダメージ実装の場合は、この接触時の荷重自体も半導体チップの層間絶縁膜等にダメージを与える可能性があるため、非常に少ない荷重の変化によって接触を検出する。その後、半田バンプ５４、５５を充分に接触させて接合するため、及び、上部チップ５１と下部チップ５２との間に、目的とするギャップ（間隙）を形成するために、上部チップ５１を所定の量だけ押し込み、前記の加圧力を減圧もしくは無加圧状態にして、半田バンプ５４、５５を溶融温度に加熱して上下の半田バンプ５４、５５を接続する。このようにして、フリップチップ接合が完了する。
このフリップチップ接合のみでは、応力が微小な半田バンプ５４、５５に集中し、クラック等によって接続不良を起こす。これを防止するため、古くからアンダーフィルが実行されている。
図１４（Ｂ）に示すように、ニードル（吐出ノズル）５６を用いてアンダーフィル材５８と呼ばれる液状封止材を、上部チップ５１の側面近傍で下部チップ５２の面に滴下し、上部チップ５１と下部チップ５２との間の狭い間隙（ギャップ）ｇに毛細管現象を利用して浸透させる（以下、サイドフィルアンダーフィルという。）。次に、加熱硬化させることにより、上部チップ５１と下部チップ５２との接続の信頼性を向上させると同時に、半導体チップの表面を湿度等の外部ストレスから保護している。
所定量のアンダーフィル材は吐出ノズル５６を用いて上部チップ５１の側端の近傍で下部チップ５２の表面に吐出され、吐出されたアンダーフィル材は毛管現象によって上部チップ５１と下部チップ５２との間隙ｇに充填されるが、この時、例えば、間隙におけるアンダーフィル材の流動にむらがあると、間隙に存在する空気がアンダーフィル材によって間隙から外部に押し出されないで気泡５７として間隙に残ったり、吐出ノズル５６からのアンダーフィル材の吐出量が少なかった場合には、アンダーフィル材５８の未充填部５９
が残り、フィレット部が形成されない状態となってしまう。このような気泡５７、未充填部５９が形成された状態は、外部環境の影響を受けやすく、信頼性を低下させる大きな原因となる。
また、サイドフィルアンダーフィルでは、上部チップ５１と下部チップ５２と間隙にアンダーフィル材の毛細管現象による浸透圧で注入されるので、上部チップ５１及び下部チップ５２の表面状態（汚れ等）や隙間の広さ、半田バンプ５４、５５の密集度が場所によって異なる等によって、アンダーフィル材の注入性が変化するので、アンダーフィル材が注入されない部分が生じてボイド（気泡）を発生し、接合部の長期信頼性を損ねるという問題を生じる。また、アンダーフィル材の注入完了までに時間を要し、生産性が低いという問題やサイドフィルアンダーフィルのために専用の装置が必要であり、設備投資金額が高くなってしまうという問題がある。
サイドフィルアンダーフィルでは、作業性が悪いこと、ボイドが残りやすいこと、アンダーフィル材を滴下する領域が必要であり、接合するチップサイズに制限がある等、多くの問題があることから、新しいアンダーフィルプロセスが提案されている。
図１５は、下部半導体チップの面にアンダーフィル材を塗布した後に、フリップチップボンディングによって上部及び下部の半導体チップを接合する従来技術を説明する断面図である。
図１５に示すように、先にアンダーフィル材５８（液状樹脂）を下部チップ５２上に供給し、上部チップ５１と下部チップ５２との間隙を所定の値に保持して、半田バンプ５４、５５をフリップチップ接続すると同時に、アンダーフィル封止も完了させる（以下、ノーフローアンダーフィル又はノーフロータイプアンダーフィルという。）。
「半導体封止材料の技術動向」と題する後記の非特許文献１には、液状封止樹脂をチップ周辺からチップと基板の狭い空隙に毛細管現象を利用して浸透させて、加熱硬化させる方式、先にアンダーフィル樹脂（フラックス機能も兼ね備える）を基板上に供給し、チップ搭載の後のリフロー工程でフリップチップ接続と同時に、アンダーフィル封止も完成させるノーフロータイプアンダーフィル方式、ＮＣＰ（Non Conductive paste）材と呼ばれる液状樹脂を基板上に塗布した後にチップを搭載し、短時間（数秒〜１０秒）の加圧加熱でメカニカルな金属同士の接合を固定化させるＮＣＰプロセスと呼ばれる方式、及び、無鉛半田材料の特性に関する記載がある。
「高密度実装を実現するコンシュマー製品向けＬＳＩアセンブリ技術」と題する後記の非特許文献２には、フリップチップ実装技術、バンプ形成技術に関する記載、圧接フリップチップ実装技術、多ピン超音波フリップチップ実装技術、及び、ＬＳＩ端子のファインピッチ化や脆弱なｌｏｗ−ｋ材（低誘電率材料）採用により、低荷重・振動低振幅化等の実装ストレス低減が要求されるとの記載がある。
「半導体装置およびその製造方法」と題する後記の特許文献１には以下の記載がある。
特許文献１の発明にかかる半導体装置は、主面に第１の端子を有する半導体素子と、表面に上記第１の端子に対応して配設された第２の端子を有し上記主面を対向面として上記半導体素子が載置される配線基板と、溶融により上記第１の端子と上記第２の端子に接合され、上記半導体素子と上記配線基板とを電気的に接続する導電性バンプと、上記半導体素子上記基板との間に介装され、これらの間隙の距離を調整する間隙調整部材と、上記間隙に形成され、金属表面を活性化させる成分を含む樹脂でなる樹脂封止体と、を備え、上記間隙調整部材の少なくとも一部は、上記間隙調整部材と上記半導体素子のいずれにも接触していることを特徴とする。
上記間隙調整部材は、上記第１の端子の高さと上記伝導性バンプの溶融前の高さと上記第２の端子の高さとの合計値未満の高さを有し、その高さは、より具体的には２０μｍ以上２００μｍであることが好ましい。
上記半導体措置が備える上記間隙調整部材は、球状粒子であると良い。
また、上記間隙調整部材は、上記回路配線基板または上記半導体チップの対向面のいずれかに形成された突起であっても良い。
特許文献１では、ノーフローアンダーフィル用樹脂中にギャップの大きさを一定値に保持するための粒子を含有させ、ギャップが粒子のサイズ未満に潰されることなく、一定のサイズに保たれた状態で樹脂の硬化を進行させる、或いは、チップ側または基板側にギャップのサイズを一定値に保持するための突起を複数個設け、一定サイズの間隙内でノーフローアンダーフィル用樹脂の硬化を進行させる。従って、粒子や突起の材質は、加熱時の荷重、熱によってダメージを受け形状が顕著に変化しない材質が選択される。
「フリップチップ実装方法」と題する後記の特許文献２には以下の記載がある。
特許文献２の発明のフリップチップ実装方法は、基板表面に半導体部品チップをフリップチップ実装する方法であって、基板上に設けた接続用パッドと、前記半導体部品チップの裏面に形成された電極パッドとの間をバンプ状の半田を用いて接合する際、前記接続用パッドの面積は、対応する電極パッドの面積より狭くし、前記接続用パッドの表面に利用するバンプ状の半田を作製し、バンプ状の半田を設けた前記接続用パッドを取り囲みソルダレジスト層を基板表面に設け、そのソルダレジスト層で取り囲まれる基板表面領域を凹部に構成し、その際、前記ソルダレジスト層の層厚と、前記接続用パッドの表面に作製されたバンプ状半田頂部の基板面からの高さとを比較すると、前記バンプ状半田頂部の高さが前記ソルダレジスト層の層厚より小さくなるように選択し、前記バンプ状半田頂部を超える深さまで、フラックス剤を含む液状の熱硬化性樹脂組成物を充填し、基板上に設けた接続用パッドに対応して、前記半導体部品チップの裏面に形成された電極パッドが位置する配置に、前記半導体部品チップを位置合せして重ね合わせ、前記半導体部品チップの裏面に形成された電極パッド面に前記フラックス剤を含む液状の熱硬化性樹脂組成物が接触する状態とし、その配置を維持しつつ、前記半導体部品チップに荷重を印加した状態で、バンプ状半田の溶融と、液状の熱硬化性樹脂組成物の熱硬化が起こる温度に過熱し、前記フラック剤の作用によるフラックス処理と、その後の溶解した半田材料による半田接合、ならびに熱硬化性樹脂組成物の熱硬化による基板表面と半導体部品チップとの間隙への熱硬化物による封止・接着固定を行うことを特徴とするフリップチップ実装方法である。このフリップチップ実装方法では、前記バンプ状半田を構成する半田材料として、錫合金半田を用いることができる。
特許文献２の発明のフリップチップ実装方法においては、接続用パッド上に作製される前記バンプ状半田頂部の基板面からの高さと、前記半導体部品チップの裏面に形成された電極パッドの厚さとの合計は、前記ソルダレジスト層の層厚より、電極パッドの厚さと接続用パッドの厚さを差し引いた値に、電極パッドの面積を乗じた体積値は、接続用パッド上に作製される前記バンプ状半田の半田部分の体積よりも大きく選択されていることが好ましい。
特許文献２では、ソルダレジスト層は、実装される半導体部品チップと配線基板との間隙を規定するスペーサとして機能する。また、アンダーフィル剤にはフラックス剤が含有されている。
「電子部品の実装方法」と題する後記の特許文献３には以下の記載がある。
特許文献３の発明の請求項１に記載の電子部品の実装方法は、基板の電極もしくは電子部品の電極の少なくともいずれか一方の電極に半田部を形成し、この半田部によって前記基板の電極に前記電子部品の電極を半田接合する電子部品の接合方法であって、前記基板上に半田融点温度よりも低い融点温度の硬化剤を含む熱硬化性樹脂を塗布して前記基板の電極または電極に形成された半田部を覆う工程と、前記半田部を前記電極または電極に形成された半田部に対して位置合せする工程と、前記半田部を前記電極または電極に形成された半田部に対して押圧した状態で電子部品を加熱して前記熱硬化性樹脂を硬化させる工程とを含み、前記電子部品を加熱する工程において、前記熱硬化性樹脂が完全硬化する前に前記半田部を半田の融点温度以上に昇温させるようにした。
特許文献３の発明の請求項２に記載の電子部品の実装方法は、請求項１に記載の電子部品の実装方法請求項１に記載の電子部品の実装方法であって、前記熱硬化性樹脂に、少なくとも半田の融点温度よりも低い融点温度を有する第１の硬化剤と、半田の融点温度よりも高い融点温度を有する第２の硬化剤とを含む。
特許文献３の発明によれば、電子部品を加熱する工程において、熱硬化性樹脂が完全硬化する前に半田部を半田の融点温度以上に昇温させることにより、半田部と被接合面での溶融半田の濡れ拡がりが阻害されず、良好な形状で信頼性の高い接合部を得ることができ、熱硬化性樹脂の硬化が促進されることにより実装時間を短縮することができる。
フッリプチップボンディング装置では、ヘッド部を下降させていき、チップを基板に押圧し、加圧と加熱によってチップと基板を接合させるが、チップを基板上に搭載する際の搭載荷重の種々の制御方法が知られている（例えば、後記する特許文献４、５、６を参照）。
特許文献４には、荷重制御による部品搭載および押し込み量制御による部品搭載を行う「部品搭載装置および方法」に関する記載がある。
特許文献５には、押圧ヘッドの姿勢を正しく保って、フリップチップの全てのバンプを均一な力で基板の電極に押し付けてボンディングする「フリップチップのボンディング装置」に関する記載がある。
「ボンディングツール及びそれを用いた半導体チップのボンディング」と題する特許文献６には以下の記載がある。
特許文献６の発明は、半導体チップを実装基板にフリップチップ接続する際に、実装基板に熱による反り等の変形が生じていても、半導体チップのフェース面と実装基板表面との平行度を確保することが可能な簡略なボンディングツール及びそれを用いた半導体チップのボンディング方法を提供することを目的とする。
特許文献６の発明の請求項１に係るボンディングツールは、半導体チップをフェースダウンに保持する吸着ヘッド部と、この吸着ヘッド部を駆動し、吸着ヘッド部に保持された半導体チップを実装基板上に搬送して載置する駆動部と、この吸着ヘッド部のヘッド面の傾きを調整するヘッド面調整部とを有し、このヘッド面調整部を用いて吸着ヘッド部に保持された半導体チップのフェース面が実装基板表面に平行になるようにした後、前記半導体チップと前記実装基板にフリップチップ接続することを特徴とする。
また、特許文献６の発明の上記請求項１に記載のボンディングツールにおいて、吸着ヘッド部に保持された半導体チップが実装基板表面に接触する際の複数箇所の圧力を検出する複数個の圧力センサを有し、これらの複数個の圧力センサによって検出された複数箇所の圧力値に基づいて、ヘッド面調整部による吸着ヘッド部のヘッド面の傾きの調整を行うことを特徴とする。
実装基板に熱による反り等の変形が生じている場合には、半導体チップの実装基板面への最初の接触部に最も近い圧力センサが最も大きな圧力値を検出し、最も遠い圧力センサが最も小さい圧力値を検出することないなり、実装基板の変形に対応して半導体チップの複数箇所の圧力値にバラツキが生じる。このため、ヘッド面調整部が吸着ヘッド部のヘッド面の傾きを調整する際に、複数個の圧力センサによって検出された複数箇所の圧力値のバラツキを是正して、半導体チップの複数箇所の圧力値が均一になるように調整すればよいため、半導体チップのフェース面を実装基板表面に平行にすることが容易に可能になる。
また、特許文献６の発明の上記請求項１に記載のボンディングツールにおいて、吸着ヘッド部に保持された半導体チップが実装基板に接近する際の半導体チップのフェース面と実装基板表面との間の複数箇所の間隔を検出する間隔測定器を有し、この間隔測定器によって検出された複数箇所の間隔に基づいて、ヘッド面調整部による吸着ヘッド部のヘッド面の傾きの調整を行うことを特徴とする。
実装基板に熱による反り等の変形が生じている場合には、半導体チップフェース面と実装基板面との間の近接した複数箇所の間隔にバラツキが生じることを検出することになる。このため、ヘッド面調整部が吸着ヘッド部のヘッド面の傾きを調整する際に、間隔測定器によって検出された複数箇所の間隔のバラツキを是正して、半導体チップのフェース面と実装基板表面との近接した間隔が全体に渡って均一になるように調整すればよいため、半導体チップのフェース面を実装基板表面に平行にすることが容易に可能になる。
特許文献６では、吸着ヘッド部のヘッド面の傾きの調整を、自動化することも可能である。
特開２００１−５３１０９号公報（図１、図２、段落００１０〜００１３、段落００１９〜００２６、段落００２９〜００３６、段落００４５〜００４６、段落００５３） 特開２００３−１００８０９号公報（図１、図２、図３、段落００１１〜００１２、段落００１８、段落００２７、段落００２６）。
特開平１１−２１４４４０号公報（段落０００７〜０００９、図１、図２） 特開平９−１９９５４５号公報（段落００１１〜００１３、段落００１８、図１） 特開２００２−９３８５６号公報（段落０００６〜０００８、段落００２１、図１、図２） 特開平１１−２９７７６４号公報（段落００１１、００１２、段落００１４〜００１７、第１の実施の形態、第２の実施の形態） 福井、松下電工技報、Ｆｅｂ．、２００４、ｐ．９〜１５（ｐ．１０、ｐ．１３〜１４） 吉良他、ＦＵＪＩＴＳＵ、５６、６、ｐ．５３９−５４４（１１、２００５）（ｐ．５４０〜５４４）
図１４（Ａ）に示したように、低誘電率膜（Ｌｏｗ−ｋ）を用いた半導体チップのＣｏＣ実装では、低加重による低ダメージフリップチップボンディングが要求され、上部チップ５１及び下部チップ５２の半田バンプ５４、５５の接触を検知する荷重は非常に小さい。サイドフィルアンダーフィルを採用する場合、上部チップ５１及び下部チップ５２の半田バンプ５４、５５の接触に対して、アンダーフィル材５８は何ら影響を与えない。
しかし、図１５に示したように、ノーフローアンダーフィルを採用する場合には、上部チップ５１及び下部チップ５２の半田バンプ５４、５５の接触を検知する荷重は非常に小さいため、半田バンプ５４、５５の接触時の荷重検出に対して、下部チップ５２の半田バンプ５５に塗布されているアンダーフィル材５８の存在が大きく影響する。低ダメージフリップチップボンディングを実現するため、非常に小さい荷重によって半田バンプ５４、５５の接触を検出しようとするため、上部チップ５１の半田バンプ５４と、下部チップ５２の面に塗布されたアンダーフィル材５８との接触時に荷重を検出してしまい、半田バンプ５４、５５の接触を正確に検知することができないという問題がある。即ち、上部チップ５１の半田バンプ５４とアンダーフィル材５８との接触を、上部チップ５１の半田バンプ５４と下部チップ５２の半田バンプ５５との接触として、誤検出するという問題がある。
半田バンプ５４、５５の接触の正確な検知ができないため、上部チップ５１と下部チップ５２との間隙（ｇ）を所定の値に正確に保持することができず、上部チップ５１の半田バンプ５４と下部チップ５２の半田バンプ５５との接触が十分に確保されず、接合不良を起こすという問題を生じる。
半田バンプ５４と半田バンプ５５との接触に先行する、半田バンプ５４とアンダーフィル材５８との接触を避けるために、半田バンプ５４と半田バンプ５５との接触によって先に荷重が検出されるようにするために、下部チップ５２にアンダーフィル材（プリコート樹脂）５８の量を調節して塗布すると、上部チップ５１と下部チップ５２との間隙を充填するためのアンダーフィル材５８の量が不足してしまい、気泡（ボイド）が発生してしまい、信頼性不良を引き起こすという問題が発生する。
このように、低ダメージフリップチップボンディングによるＣｏＣ実装にノーフローアンダーフィルを採用するには多くの問題があり、現状では、ノーフローアンダーフィルを採用することができず、毛細管現象を利用したサイドフィルアンダーフィルが採用されており、ボイドが残りやすく信頼性不良を起こしやすいという問題、アンダーフィル材を滴下する領域が下部チップに必要であり下部チップサイズが大きくなりＣｏＣ実装品の小型化に限界があるという問題等がある。
本発明は、上述したような課題を解決するためになされたものであって、その目的は、アンダーフィル材を予め塗布して突起電極を介した信頼性の高い電気的接続を可能とする電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法を提供することにある。
即ち、本発明は、導電性材料からなる突起電極と、前記突起電極よりも大きな高さをもつダミーの突起部とを基板上に有する電子部品に係るものである。
また、本発明は、前記電子部品に、半導体チップが前記突起電極を介して電気的に接続された半導体装置であって、前記突起部の内側領域において前記電子部品の表面に付着された電気絶縁材によって、前記半導体チップが前記電子部品に固定されている半導体装置に係るものである。
また、本発明は、第１及び第２の電子部品の少なくとも一方の面に突起電極を形成し、この突起電極を介して前記第１及び第２の電子部品を電気的に接続する半導体装置の製造方法において、前記突起電極よりも大きな高さをもつダミーの突起部を前記第１の電子部品の面に形成する第１の工程と、前記第１の電子部品の面に、前記突起電極よりも高く、前記突起部よりも低い電気絶縁材を付着する第２の工程と、前記第１の電子部品と前記第２の電子部品とを近接させ、前記第２の電子部品と前記突起部との接触を検出する第３の工程と、前記接触を検出した後に、前記第１の電子部品と前記第２の電子部品との間隔が所定の値となるまで、前記第１の電子部品と前記第２の電子部品とを更に近接させる第４の工程とを有する、半導体装置の製造方法に係るものである。
本発明の電子部品によれば、前記突起電極よりも大きな高さのダミーの突起部を有するので、前記突起電極が外部接続される際に、電気絶縁材によって前記突起電極が覆われ、前記突起部よりも低くなるように電子部品の表面に、予め、前記電気絶縁材を塗布することによって、前記電気絶縁材への気泡の混入を防止し信頼性の高い電気的接続を可能とすることができる。即ち、前記電気絶縁材を予め塗布して信頼性の高いフリップチップ接合に好適な電子部品を提供することができる。
また、本発明の半導体装置によれば、前記突起部を利用して間隙を設定し、前記突起部の内側領域において前記電子部品の表面に付着された前記電気絶縁材によって、前記半導体チップが前記電子部品に固定されているので、前記半導体チップと前記電子部品とを、所定の間隙を正確に保持して前記突起電極を介して信頼性高く電気的に接続することができる。
また、本発明の半導体装置の製造方法によれば、前記突起電極よりも大きな高さをもつ突起部が前記第１の電子部品の面に形成され、前記第１の電子部品の面に、前記突起電極よりも高く、前記突起部よりも低い電気絶縁材が付着され、前記第１の電子部品と前記第２の電子部品とを近接させて、前記第２の電子部品と前記突起部との接触を検出した後に、前記第１の電子部品と前記第２の電子部品との間隔が所定の値となるまで、前記第１の電子部品と前記第２の電子部品とを更に近接させるので、前記第１の電子部品と前記第２の電子部品との接触を、前記電気絶縁材の存在に影響されずに正確に検出することができる。従って、前記第１の電子部品と前記第２の電子部品との間隔を所定の値に正確に保持することができ、前記電気絶縁材の付着量の不足による気泡の発生を防止することができる。この結果、低加重による低ダメージフリップチップボンディングを可能とすることができる信頼性の高い半導体装置の製造方法を提供することができる。
本発明の電子部品では、前記突起電極が形成された領域の外側に、前記突起部が形成された構成とするのがよい。前記突起電極を囲むように前記突起部を形成するので、従来の電子部品に単に前記突起電極を追加するだけでよく、前記突起電極を外部接続する際に、前記電子部品の位置情報を前記突起部によって検出することができる。
また、前記突起電極が複数個設けられ、これらが略同じ高さをもつ構成とするのがよい。前記突起電極を信頼性高く外部接続することができる。
また、前記突起部が複数個設けられ、これらが略同じ高さをもつ構成とするのがよい。前記突起電極を外部接続する際に、前記電子部品の位置情報を複数個の前記突起部によって正確に検出することができ、前記突起電極を信頼性高く外部接続することができる。
また、前記突起部の融点が、前記突起電極の融点以下の温度範囲にある構成とするのがよい。更に、前記突起部の融点が、１８０℃以上であり、前記突起電極の融点以上の所定の温度範囲以下である構成とするのがよい。前記突起電極を外部接続する際に、前記電子部品の位置情報を、前記突起電極の存在によって影響されずに、前記突起部によって正確に検出することができ、前記突起部の存在が、前記突起電極の外部接続に対して影響を与えることはない。
また、前記突起部が、導電性材料又は熱可塑性樹脂から形成される構成とするのがよい。前記突起部として導電性材料を用いる場合には、例えば、前記突起電極を構成する材料と同じ導電性材料を使用することができ、前記突起部として特殊な材料を必要としない。また、前記突起部として熱可塑性樹脂を用いる場合には、フィルム状の材料を使用して所定の厚さで前記電子部品の面に熱融着（ヒートシール）ことするによって、前記突起部を容易に形成することができる。
また、前記電子部品が半導体チップを構成するのがよい。同じ面積の半導体チップ同士を接合することによって、信頼性の高い小型のＣｏＣ実装品を提供することができる。
また、前記電子部品が実装基板を構成するのがよい。半導体チップをインターポーザ基板に信頼性高く電気的に接続したモジュールを提供することができる。
本発明の半導体装置では、前記電気絶縁材がアンダーフィル材であり、前記突起部の融点よりも低い熱硬化温度を有している構成とするのがよい。前記突起電極及び突起部を再溶融させることがないので、前記突起電極が前記アンダーフィル材によって保護された状態で、前記半導体チップと前記電子部品とが電気的に接続された信頼性の高い接合品を提供することができる。
本発明の半導体装置の製造方法では、前記第１の電子部品に形成された前記突起部と、前記第２の電子部品に形成された第２の突起部との接触を検出する構成するのがよい。第１及び第２の電子部品にそれぞれ突起部を形成して、前記第１及び第２の電子部品の位置関係の検出を行うので、前記第１及び第２の突起部の高さはそれぞれ、前記突起電極の高さより大きければよく、前記第１及び第２の電子部品の何れか一方にのみ前記突起部を形成する場合に比較して、低い高さで前記第１及び第２の突起部を形成すればよい。
また、前記第３の工程に先立って、前記突起部の温度が前記突起電極の融点以下の所定の温度範囲となるように、前記第１及び第２の電子部品を加熱する工程を有し、前記電気絶縁材が完全硬化する前に、前記第１及び第２の電子部品を前記所定の温度範囲に昇温させる構成するのがよい。前記突起部は前記所定の温度範囲（例えば、前記突起部の融点）以上で前記突起電極の融点以下の温度に保持された状態で、前記突起部を介した前記第１及び第２の電子部品の接触を検出することになる。前記突起部は通常１８０℃以上に保持される。前記第１及び第２の電子部品を前記所定の温度範囲までに急速に短時間に昇温させる間に、前記電気絶縁材の熱硬化はごく僅しか進行しないので、前記電気絶縁材の粘度は小さい値を保持したままであり、後の前記第４の工程に影響を与えることはない。
また、前記第４の工程に先立って、前記突起電極の温度がその融点以上の所定の温度範囲となるように、前記第１及び第２の電子部品を加熱する工程を有し、前記電気絶縁材が完全硬化する前に、前記第１及び第２の電子部品を前記所定の温度範囲に昇温させ、前記第４の工程の後に、前記突起部の融点よりも低い熱硬化温度をもつ前記電気絶縁材を硬化させるために、所定の時間だけ前記第１及び第２の電子部品を前記所定の温度範囲又は前記所定の温度範囲よりも低い温度に保持する工程を有する構成するのがよい。前記第１及び第２の電子部品を前記所定の温度範囲までに急速に短時間に昇温させる間に、前記電気絶縁材の熱硬化はごく僅しか進行しないので、前記電気絶縁材の粘度は小さい値（例えば、１００℃〜２００℃において、前記電気絶縁材の粘度は０．０５Ｐａ・ｓ〜１Ｐａ・ｓの範囲の小さな値である。）を保持したままであり、従って、前記突起電極を介した前記第１及び第２の電子部品の電気的な接続が、前記電気絶縁材の粘度の影響を受けることがない。また、前記電気絶縁材として、前記突起部及び突起電極の融点よりも低い比較的低温の熱硬化温度（加熱硬化が進行する温度）をもつ熱硬化性樹脂を用いるので、所定の時間だけ前記第１及び第２の電子部品を前記所定の温度範囲に保持することによって、その完全硬化に要する時間を短縮させることができる。また、前記所定の温度範囲よりも低い温度に保持して、前記突起電極が固化した状態で、前記電気絶縁材を熱硬化させることもできる。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
第１の実施の形態
図１は、本発明の第１の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ（以下、単に上部チップという。）１及び下部半導体チップ（以下、単に下部チップという。）２の構成例を説明する図であり、図１（Ａ）は平面図、図１（Ｂ）はＺ−Ｚ部における断面図である。
図１に示すように、上部チップ１の接合領域９において、配線導体３上に半田バンプ（突起電極）４が所定の高さ（ｈ１）で、上部突起部７が所定の高さ（Ｈ１）でそれぞれ形成されている。なお、Ｈ１≧ｈ１である。また、下部チップ２の接合領域９において、配線導体３上に半田バンプ（突起電極）５が所定の高さ（ｈ２）で、下部突起部６が所定の高さ（Ｈ２）でそれぞれ形成されている。なお、Ｈ２≧ｈ２である。本実施の形態では、半田バンプ４、５、上部突起部７、下部突起部６をそれぞれ、球冠状に形成している。また、半田バンプ４、５、上部突起部７、下部突起部６はそれぞれ、同じ半田材料で形成されている。
図１に示す半田バンプ４による突起電極は、上部チップ１と下部チップ２とを電気的に接続するために使用される。上部突起部７及び下部突起部６は、上部チップ１と下部チップ２との接合後の間隙の距離を正確に規定するために使用されると共に、その存在によって、上部チップ１と下部チップ２の接合と同時に間隙に充填されるアンダーフィル材の不足によって生じる気泡の混入を防止するために使用される。上部突起部７及び下部突起部６は、上部チップ１と下部チップ２との電気的接続とは本来的に無関係なダミーの突起部であり、突起電極よりも大きな高さで形成されていればよく、導電性材料、絶縁性材料の何れで形成されてもよい。
なお、図１では、半田バンプ４、５をそれぞれ２０個図示しているが、図を簡明にするためであり、実際には非常に多数形成される（以下に示す各図についても同様である。）。また、上部突起部７及び下部突起部６をそれぞれ４個図示しているが、３個以上の任意の個数を形成してもよい（以下に示す各図についても同様である。）。
上部チップ１と下部チップ２の半田バンプ４、５を介したフリップチップボンディングによる接合を行う際に、図１（Ｂ）に示すように、予め、下部チップ２の表面には、プリコート樹脂としてアンダーフィル材（電気絶縁材）８が、半田バンプ５を覆うように、最大高さ（ｄ）が下部突起部６の高さを超えないように、所定量だけ塗布される。ｄ＜Ｈ２である。このアンダーフィル材８としては、温度１００〜２００℃で、粘度が０．０５Ｐａ・ｓ〜１Ｐａ・ｓであるのが好ましく、下部突起部６の高さよりも低く塗布しやすい。
なお、通常、アンダーバンプメタル（ＵＢＭ）が、金属の拡散を防止するバリアメタルとして、配線導体３と半田バンプ４、５との間にそれぞれ形成される。また、上部突起部７、下部突起部６はそれぞれ、上部チップ１、下部チップ２に形成された下地金属層（シード層）として形成されたアンダーバンプメタル上に形成される。図１では、アンダーバンプメタルは図示していない（なお、図２〜図１５についても同様である。）。
なお、図１において、上部突起部７を半田バンプ４と同じように形成してもよい。この場合、Ｈ１＝ｈ１である。また、上部突起部７を形成しない構成としてもよい。この場合、Ｈ１＝０である。
図２は、本実施の形態において、上部半導体チップ１及び下部半導体チップ２の接合の過程を説明するＺ−Ｚ部（図１を参照。）における断面図であり、図２（Ａ）は接合前、図２（Ｂ）は上部突起部７と下部突起部６の接触時、図２（Ｃ）は接合後、の各時点における状態を示す図である。
図２（Ａ）は図１（Ｂ）と同じ図であり、上部突起部７と下部突起部６との接触前の状態を示し、図２（Ｂ）は、上部チップ１を下降させていき、上部チップ１と下部チップ２とが接近し、上部突起部７と下部突起部６とが接触し、この接触が検出された時点での状態を示し、図２（Ｃ）は、上部突起部７と下部突起部６との接触が検出された時点から、上部チップ１を、上部チップ１と下部チップ２との間隙が所定の値ｇとなるまで、更に、下降させる。
上部突起部７、下部突起部６が形成されていない場合には、半田バンプ５よりも高く塗布されたアンダーフィル材８と半田バンプ４が接触した時点で、荷重を検知してしまうため、接合不良が発生してしまうが、本実施の形態では、半田バンプ４、５よりも高く形成された、上部突起部７と下部突起部６との接触を最初に検出し、この接触の検出時点から、目的とする間隙（ギャップ）ｇとなるように、上部チップ１を所定の押し込み量だけ下降させて押し込めば、目的とする間隙ｇをもつ正常な接合を実現することができる。
例えば、半田バンプ４、５の高さをｈ１＝ｈ２＝１７μｍ、上部突起部の高さをＨ１＝１７μｍ、下部突起部の高さをＨ２＝２５μｍ、目的とする間隙をｇ＝２９μｍとする時、図２（Ｂ）に示す上部突起部７と下部突起部６とが接触した状態で、上部チップ１と下部チップ２の接合面の間隔は、（Ｈ１＋Ｈ２）＝４２μｍであり、この状態から、（Ｈ１＋Ｈ２−ｇ）＝１３μｍだけ、上部チップ１を下降させ押し込めば、目的とする間隙をもつ正常な接合状態を実現することができる。
以上説明したように、本実施の形態では、アンダーフィル材を予め塗布して信頼性の高いフリップチップ接合に好適な半導体チップを提供することができる。
なお、図２（Ｂ）に示す状態に達する前に、上部チップ１および下部チップ２は、上部突起部７と下部突起部６の温度が、半田バンプ４、５の融点以下の所定の温度範囲にあり、上部突起部７と下部突起部６の融点以上の温度となるように加熱されている。また、図２（Ｃ）に示す状態に達する前に、上部チップ１および下部チップ２は、半田バンプ４、５の温度が、半田バンプ４、５の融点以上の所定の温度範囲の温度となるように加熱されている。
上部チップ１と下部チップ２との間隙が所定の値ｇに保持された状態を、半田バンプ４、５の融点以上の所定の温度範囲で所定の時間だけ継続させて、短時間にアンダーフィル材８を熱硬化させることができる。また、上部チップ１および下部チップ２の温度を、半田バンプ４、５の融点以下の温度として、所定の時間だけ保持して、半田バンプ４、５、及び、上部突起部７、下部突起部６が固化した状態で、アンダーフィル材８を熱硬化させることもできる。
図２（Ｃ）は上部チップ１と下部チップ２の接合後の状態を説明する概念図（後述する、図６（Ｃ）、図７（Ｃ）、図８（Ｄ）、図１１（Ｃ）、図１２（Ｃ）、図１３（Ｃ）も同様である。）であり、図示しないアンダーバンプメタルの体積を考慮した上で、溶融した半田バンプ４、５の融合状態の合計体積が、溶融前の半田バンプ４、５の各体積の和となるように、また、溶融した上部突起部７、下部突起部６の融合状態の合計体積が、溶融前の上部突起部７、下部突起部６の各体積の和となるようにそれぞれ、融合状態が高さｇをもつ円筒として固化されたことを示している。
上部突起部７、下部突起部６のサイズは、上部チップ１と下部チップ２が目的とする間隙ｇで接合された後の状態で、溶融した上部突起部７及び下部突起部６の合体物が隣接する、溶融した半田バンプ４、５の合体物と接触しない状態を与えるように、予め決定されている。上記の２つの合体物が、半田バンプ４、５の配列間隔よりも離れて形成されるように、上部突起部７及び下部突起部６のサイズを設計するのが好ましい。上部突起部７を形成しない場合は、上部突起部７の体積がゼロとして、上記と同様に設計すればよい。更に、フリップチップボンディング装置の装置誤差によって生じる間隙（ｇ）の設定のばらつきを上記の設計に考慮するのが好ましい。
図３は、本実施の形態において、下部半導体チップ２の構成例を説明する図であり、図３（Ａ）は平面図、図３（Ｂ）はＺ−Ｚ部における断面図である。
図３に示すように、下部チップ２には、外部接続される半田バンプ５、及び、半田バンプ５の高さよりも高い下部突起部６が形成されている。半田バンプ５は、配線導体３上に電解メッキによって形成されている。下部突起部６は、半田バンプ５と同時に形成した突起バンプに、印刷法を用いて半田を印刷して、その後フラックスを塗布しリフローを行うことによって、半田バンプ５よりも高く形成することができる。また、半田バンプ５を電解メッキによって形成する前に、予め、下部突起部６を所定の場所のみに電解メッキや、印刷法よって形成しておいてもよい。
上部突起部７、下部突起部６の形成は、電解メッキ法、溶融金属（例えば、半田）をノズルから吐出（射出）するディスペンサ吐出（射出）法によって可能である。吐出（射出）法では、吐出（射出）量の制御によって異なるサイズの突起部（バンプ）を作成することができるので、外部接続されるバンプと、下部突起部を同時に形成することができる。吐出法では径７０μｍ以上、電解メッキ法では１０μｍ径でも作成することができる。
例えば、半田バンプ４、５、及び、上部突起部７を直径３０μｍ、高さ１７μｍで形成、下部突起部６を直径７５μｍ、高さ２５μｍで形成するには、電解メッキ法では、２回のリソグラフィ工程を行って、半田バンプ５、下部突起部６を形成する。吐出法では、目的とする上記の直径を下部直径とし上記の高さをもつ球冠によって突起部、半田バンプの形状を表し、アンダーバンプの存在を考慮して、突起部、半田バンプの体積を計算して、吐出する体積を求め、目的とする高さとなるようにこの体積だけ溶融金属を吐出する。また、接続用半田バンプ４、５、７が吐出（射出）法にて作製できるサイズの場合は、半田バンプ４、５及び７と、下部突起部６を吐出（射出）量を変更して１回で作製することができる。
図４は、本実施の形態において、フリップチップボンディング装置の構成例の概要を説明する図である。
図４に示すように、フリップチップボンディング装置は、下部チップ２を保持する下部ホルダ２１、下部ホルダ２１を保持する水平に置かれた基台２０、上部チップ１を保持し、ボンディングヘッド２３に固定された上部ホルダ２２、ボンディングヘッド２３を保持するボンディングヘッド保持部２５、ボンディングヘッド保持部２５のｘ、ｙ、ｚの各方向での移動、及び、上部ホルダ２２が固定されるボンディングヘッド２３の面の傾き角度を変化させるためのボンディングヘッド駆動部２６、ボンディングヘッド駆動部２６の駆動制御を行うためのボンディングヘッド駆動制御部２７、上部チップ１と下部チップ２との位置関係を観察するためのモニタ部３１、上部チップ１及び下部チップ２の加熱、冷却を行う加熱冷却部（図示せず。）の制御を行うための温度制御部３２、下部ホルダの下面に配置され、上部突起部７と下部突起部６との接触時の荷重を検出するための、ロードセル等の単数又は複数の圧力検出器２４、装置全体の制御及び装置の制御のための演算を行う主制御部３０等を含んでいる。
図４に示す構成では、下部チップ２の接合面が水平に保持され固定された状態で、上部チップ１の接合面が水平に保持された状態で、上部チップ１をｚ方向に下降させて、接合面に予めアンダーフィル材８が塗布された下部チップ２と上部チップ１との接合を行う。上部チップ１のｚ方向における位置座標は、上部チップ１の移動に同期して検知されている。
なお、単数又は複数の圧力検出器２４は、上部突起部７と下部突起部６との接触時の荷重を検出することが可能な位置であれば、任意の位置に配置することができることはいうまでもない。
図５は、本実施の形態において、フリップチップボンディングの手順の概略を説明するフロー図である。
以下、図１から図４を参照しながら、図５に示す各工程について説明する。
Ｓ１：予熱されている下部ホルダへの下部チップの搭載
所定の温度に予熱された下部ホルダ２１に下部チップ２をその接合面が水平となるように搭載し固定する。下部チップ２の接合面のｚ方向における位置は既知であることはいうまでもない。
Ｓ２：下部チップの面へのアンダーフィル樹脂の塗布
下部チップ２の接合面にアンダーフィル材８（樹脂）を塗布する。アンダーフィル材８の塗布高さは、半田バンプ５の高さを超えてもよいが、下部突起部６の高さを超えないものとする。
Ｓ３：予熱された上部ホルダへの上部チップの保持
所定の温度に予熱された上部ホルダ２２に上部チップ１をその接合面が水平となるように搭載し固定する。
Ｓ４：上部チップと下部チップのｘ及びｙ方向での位置合わせ
ボンディングヘッド駆動部２６の駆動によって、上部チップ１の位置をｚ方向の所定の位置まで下降させて、半田バンプ４と半田バンプ５、及び、上部突起部７と下部突起部６とがそれぞれの中心軸の位置で対向するように、主制御部３０はモニタ部３１の検出結果に基づいて装置の各部の制御を行い、上部チップ１と下部チップ２のｘ及びｙ方向での位置合わせを行う。なお、上部チップ１の接合面のｚ方向における位置は、上部チップ１の移動に同期して検知されていることはいうまでもない。
なお、Ｓ２の工程は、Ｓ３及びＳ４の工程の後に行ってもよい。
Ｓ５：上部ホルダ（上部チップ）及び下部ホルダ（下部チップ）の加熱
上突起部７及び下部突起部６の温度が、１８０℃以上で半田バンプ４、５の融点以下の所定の温度範囲となるように、上部ホルダ２２及び部ホルダ２１を加熱して上部チップ１及び下部チップ２の温度を上昇させる。この温度範囲に、上突起部７及び下部突起部６は融点をもつので溶融状態となる。この加熱による温度上昇は、アンダーフィル材８完全硬化する前に行う。
Ｓ６：ボンディングヘッドの下降の開始
下部チップ２の接合面のｚ方向における位置を検知しながら、ボンディングヘッド２３の下降を開始する。
Ｓ７：圧力検出器による突起部を介した上部チップと下部チップの接触の検出
ボンディングヘッド２３の下降中に、上部チップ１と下部チップ２が接近して生じる上突起部７と下部突起部６との接触を検出し、この接触時点におけるｚ方向における位置（接触位置）を主制御部３１に記憶する。この接触の検出は、単数又は複数（３以上とする。）の圧力検出器２４を用いて行う。異なる場所に配置された複数の圧力検出器を用いる場合には、各圧力検出器によって検出された接触時点でのｚ方向における接触位置を主制御部３１に記憶する。
全ての圧力検出器によって、突起部（上突起部７、下部突起部６）を介した上部チップ１と下部チップ２との接触が検出された場合、ボンディングヘッド２３の下降を一時停止する。
Ｓ８：上部チップ及び下部チップの接合面を平行に保持させる補正駆動
Ｓ７において、単数の圧力検出器２４を用いた場合には、このＳ８の工程を省略する。或いは、上部チップ１及び下部チップ２のそれぞれの接合面の間の距離を３以上の複数箇所でモニタ部３１等によって光学的に検出する。複数箇所で検出された接合面の間の距離のデータから、上部チップ１の接合面の水平面に対する傾斜の角度を最小二乗法を用いて求めることができる。
Ｓ７において、複数の圧力検出器を用いた場合には、各圧力検出器によって検出された接触時点でのｚ方向における接触位置のデータから、上部突起部７と下部突起部６の接触位置によって形成される平均的な面の上部チップ１の接合面の水平面に対する傾斜の角度を最小二乗法を用いて求めることができる。
複数の圧力検出器を用いない場合にも、３以上の複数箇所で、半田バンプ４、５の接触をモニタ部３１等によって光学的に検出することもできる。複数箇所の各箇所で生じる半田バンプ４、５の接触時点でのｚ方向における接触位置のデータから、上記と同様にして、上部突起部７と下部突起部６の接触位置によって形成される平均的な面の上部チップ１の接合面の水平面に対する傾斜の角度を最小二乗法を用いて求めることができる。
以上のようにして求められた上記の傾斜の角度が許容範囲外にある場合には、この傾斜のゼロにするように上部チップ１の接合面を回転させる補正駆動によって、上部チップ１と下部チップ２の接合面を平行に保持させる。この補正駆動は主制御部３０の制御により実行される。この結果、上部チップ１と下部チップ２はそれらに存在する反りの影響を考慮して接合されることになる。
なお、上記の傾斜の角度が許容範囲内にある場合には、２つの接合面が平行であると見做して、このＳ８は省略することができる。
Ｓ９：ボンディングヘッドを下降させて上部チップ及び下部チップの接合面の間隔を所定の値として保持して所定時間維持する。
このＳ９に先立って、半田バンプ４、５の温度がその融点以上の所定の温度範囲となるように、上部チップ１及び下部チップ２を加熱して、半田バンプ４、５の温度を上昇させる。アンダーバンプ材８が完全硬化する前に、上記の所定の温度範囲に昇温させる。
次に、上部突起部７及び下部突起部６の融点よりも低い熱硬化温度をもつアンダーフィル材８を熱硬化させるために、所定の時間だけ上部チップ１及び下部チップ２を上記の所定の温度範囲又はそれよりも低い温度に保持する。
アンダーフィル材８は、例えば、エポキシ樹脂を主成分とし、硬化剤として酸無水物を含有し、更に、半田フラックス剤を含んでいる。
Ｓ１０：上部チップ及び下部チップの冷却
アンダーフィル材８の熱硬化が完了した後、上部チップ１及び下部チップ２を冷却する。以上の工程によって、上部チップ１と下部チップ２は半田バンプ。４、５によって電気的に接合され、接合部はアンダーフィル材８によって保護された接合品を得ることができる。
Ｓ１１：次の部品の接合へ
上部チップ１と下部チップ２との接合品を装置から搬出し収納部（図４に図示せず。）へ収納し、次の部品の接合作業に移行する。
なお、下部ホルダ２１への下部チップ２の搭載、上部ホルダ２２への上部チップ１の搭載、上部チップ１と下部チップ２との接合品の装置から搬出等は、主制御部３０によって制御される自動搬送部（ロボット部）（図４に図示せず。）によって実行される。
以上説明した本実施の形態によれば、ノーフローアンダーフィルを採用して上部チップと下部チップの接合面の間隙を目的とする値に保持して、気泡の発生を抑制し、信頼性の高い接合を低ダメージで実現することができる。また、従来技術では困難であった、同じサイズの半導体チップ同士を電気的に接続し、ボイドレスでアンダーフィル封止を行う接合が可能となり、実装設計の自由度の向上を図ることができる。
第２の実施の形態
図６は、本発明の第２の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例及び接合の過程を説明する図であり、図６（Ａ）は接合前の状態を示す平面図、図６（Ｂ）は接合前の状態を示すＺ−Ｚ部における断面図、図６（Ｃ）は接合後の状態を示すＺ−Ｚ部における断面図である。
以下、第１の実施の形態と相違する点について説明し、第１の実施の形態と同じ点に関する説明は繰返さない。後述する第３の実施の形態〜第８の実施の形態についても同様とする。
本実施の形態では、上部突起部７を、半田バンプ４と同じ構成で配線導体３上に形成する。即ち、上部突起部７の高さ及び体積は、半田バンプ４の高さ及び体積と同じである。
図７は、図６の変形例を説明する図であり、図７（Ａ）は接合前の状態を示す平面図、図７（Ｂ）は接合前の状態を示すＺ−Ｚ部における断面図、図７（Ｃ）は接合後の状態を示すＺ−Ｚ部における断面図である。
図７に示す変形例は、図６に示す構成における上部突起部７及び下部突起部６の数＝４個を、３個とした例である。上部チップ１及び下部チップ２の平行度が許容範囲にある場合には、２つのチップの反りの接合に対する影響は少ないので、上部チップ１及び下部チップ２の接合面の傾斜を検出するためには、図７に示す構成でもよい。
図６及び図７において、例えば、上部突起部７及び半田バンプ４、５を、図示しない直径３０μｍ、厚さ５μｍをもつアンダーバンプメタル上に、下部直径３０μｍ、高さ１２μｍをもつ球冠状に形成し、下部突起部６を、図示しない直径３０μｍ、厚さ５μｍをもつアンダーバンプメタル上に、下部直径３０μｍ、高さ２０μｍをもつ球冠状に形成する。
目的とする間隙をｇ＝２３．５μｍとする場合、接合後に溶融した上部突起部７及び下部突起部６の円柱状の合体物の直径は、接合前の上部突起部７及び下部突起部６の下部直径よりも小さくなるので、上部突起部７と半田バンプ４との間隔、下部突起部６と半田バンプ５との間隔はそれぞれ、３０μｍあれば十分である。
ここで、フリップチップボンディング装置の装置誤差によって生じる間隙（ｇ）の設定ばらつき（例えば、±５μｍ）によって、間隙が、例えば、ｇ＝１８．５μｍに設定された場合を考えると、接合後に溶融した上部突起部７及び下部突起部６の円柱状の合体物の直径は、接合前の上部突起部７及び下部突起部６の下部直径よりも約１５μｍ大きくなるので、接合の信頼性、歩留りを考慮すると、上部突起部７と半田バンプ４との間隔、下部突起部６と半田バンプ５との間隔をそれぞれ、{３０＋（１５〜２０）}μｍ＝５０μｍ以上とするのが好ましい。
上部突起部７と半田バンプ４との間隔、下部突起部６と半田バンプ５との間隔を、どのような値に設計するかは、上部突起部７、下部突起部６、半田バンプ４、５の下部直径、高さに依存するので、基本的には第１の実施の形態で説明したように設計するのが好ましい。
第３の実施の形態
図８は、本発明の第３の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例及び接合の過程を説明する図であり、図８（Ａ）は接合前の状態を示す平面図、図８（Ｂ）は接合前の状態を示すＺ−Ｚ部における断面図、図８（Ｃ）は下部突起部６と上部半導体チップ１の接触時の状態を示すＺ−Ｚ部における断面図、図８（Ｄ）は接合後の状態を示すＺ−Ｚ部における断面図である。
本実施の形態では、第１の実施の形態において上部突起部７を形成しない。先述したように、第１の実施の形態において、上部突起部７の体積をゼロとして理解すればよい。本実施の形態では、下部突起部６の高さを、第１の字意思の形態、第２の実施の形態における下部突起部６の高さよりも大きくする必要がある。
図８において、例えば、半田バンプ４、５を、図示しない直径３０μｍ、厚さ５μｍをもつアンダーバンプメタル上に、下部直径３０μｍ、高さ１２μｍをもつ球冠状に形成した場合、高さ３４μｍ以上である下部突起部６を形成する必要がある。
下部突起部６を、図示しない直径７５μｍ、厚さ５μｍをもつアンダーバンプメタル上に、下部直径７５μｍ、高さ３５μｍをもつ球冠状に形成する。目的とする間隙をｇ＝２３．５μｍとする場合、接合後に溶融した下部突起部６の円柱状の合体物の直径は約１００μｍとなり、接合前の下部直径７５μｍよりも約２５μｍ大きくなるので、下部突起部６と半田バンプ５との間隔を、{３０＋（２５〜３０）}μｍ＝６０μｍ以上とするのが好ましい。
また、フリップチップボンディング装置の装置誤差によって生じる間隙（ｇ）の設定ばらつき（例えば、±５μｍ）によって、間隙が、例えば、ｇ＝１８．５μｍに設定された場合を考えると、接合後に溶融した下部突起部６の円柱状の合体物の直径は約１２５μｍとなり、接合前の下部直径７５μｍよりも約５０μｍ大きくなるので、接合の信頼性、歩留りを考慮すると、下部突起部６と半田バンプ５との間隔を、（３０＋５０）μｍ＝８０μｍ以上とするのが好ましい。
下部突起部６と半田バンプ５との間隔を、どのような値に設計するかは、下部突起部６、半田バンプ５の下部直径、高さに依存するので、基本的には第１の実施の形態で説明したように設計するのが好ましい。
第４の実施の形態
図９は、本発明の第４の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例を説明する、Ｚ−Ｚ部（図８を参照。）における断面図である。
第１の実施の形態から第３の実施の形態では、上部チップ１及び下部チップ２の双方に半田バンプを形成したが、本実施の形態では、上部チップ１に半田バンプ４を形成し、下部チップ２には半田バンプを形成しない構成とする。下部チップ２の配線導体３上に図示しないパッド電極を所定の直径及び厚さで形成しておく。上部突起部７及び下部突起部６は半田バンプ４よりも高く形成する。アンダーフィル材８を、半田バンプ４よりも高く、下部突起部６の高さを超えないように塗布する。
第５の実施の形態
図１０は、本発明の第５の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例を説明する、Ｚ−Ｚ部（図８を参照。）における断面図である。
本実施の形態では、下部チップ２に半田バンプ５を形成し、上部チップ１には半田バンプを形成しない構成とする。上部チップ１の配線導体３上に図示しないパッド電極を所定の直径及び厚さで形成しておく。下部突起部６は半田バンプ５よりも高く形成する。アンダーフィル材８を、半田バンプ５よりも高く、下部突起部６の高さを超えないように塗布する。なお、上部突起部７を、図示しない上記のパッド電極の厚さよりも高く形成する。
以下で説明する第６の実施の形態から第８の実施の形態では、以上で説明した第１の実施の形態から第５の実施の形態において、半田バンプ４と同じ構成をもって形成される上部突起部７を除いて、上部突起部７を上部樹脂フィルム１１に読み替え、下部突起部６を下部樹脂フィルム１０に読み替えればよい。即ち、上部突起部７として上部樹脂フィルム１１を、下部突起部６として下部樹脂フィルム１０を使用する。
樹脂フィルム１１、１０は、１８０℃、以上であり半田バンプ４、５の融点以上の所定の温度範囲（即ち、ボンディング時の温度範囲）以下に融点をもつ熱可塑性樹脂である。熱可塑性樹脂はそのガラス転移温度以上に加熱又は融点まで加熱すると柔軟性をもち、ガラス転移温度は融点以下である。半田バンプ４、５の融点以下、１８０℃以上の融点をもつ熱可塑性樹脂を樹脂フィルム１１、１０として使用し、上部チップ１と下部チップ２を近接させるのに先立って、樹脂フィルム１１、１０の温度が半田バンプ４、５の融点以下、１８０℃以上となるように、上部チップ１と下部チップ２を加熱しておく。この結果、上部チップ１と下部チップ２を近接し、下部樹脂フィルム１０が上部樹脂フィルム１１又は上部チップ１に接触する時には、樹脂フィルムは軟化した状態になっている。
以下で説明する第６の実施の形態から第８の実施の形態では、上部及び下部の突起部はフィルム状の樹脂で形成され、このフィルム状の樹脂は、テープ状のものをラミネートしたり、液状のものを塗布して使用することができる。
上部樹脂フィルム１１、下部樹脂フィルム１０の溶融前の体積はそれぞれ、フィルムの厚さと面積によって計算される。
第６の実施の形態
図１１は、本発明の第６の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例及び接合の過程を説明する図であり、図１１（Ａ）は接合前の状態を示す平面図、図１１（Ｂ）は接合前の状態を示すＺ−Ｚ部における断面図、図１１（Ｃ）は接合後の状態を示すＺ−Ｚ部における断面図である。
本実施の形態は、第２の実施の形態において、下部突起部６を下部樹脂フィルム１０に置換えた形態である。接合時の昇温によって、上部突起部７と下部樹脂フィルム１０はそれぞれ、溶融状態となり合体物を形成し、その後固化される。
第２の実施の形態で例示した、フリップチップボンディング装置の装置誤差によって生じる間隙（ｇ）の設定ばらつきが無視できる場合、図６、図７に図示しない直径３０μｍ、厚さ５μｍをもつアンダーバンプメタル上に、下部直径３０μｍ、高さ２０μｍをもつように形成された球冠状の下部突起部６の代わりに、２５μｍ厚さをもつ下部樹脂フィルム１０を設ける。なお、更に、下部樹脂フィルム１０に代えて、１８０℃、以上でありボンディング時の温度範囲（半田バンプ４、５の融点以上の所定の温度範囲）以下に融点をもち、半田以外の金属等で形成された高さ２５μｍをもつ金属突起部を設けてもよい。
第７の実施の形態
図１２は、本発明の第７の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例及び接合の過程を説明する図であり、図１２（Ａ）は接合前の状態を示す平面図、図１２（Ｂ）は接合前の状態を示すＺ−Ｚ部における断面図、図１２（Ｃ）は接合後の状態を示すＺ−Ｚ部における断面図である。
本実施の形態は、第３の実施の形態において、下部突起部６を下部樹脂フィルム１０に置換えた形態である。接合時の昇温によって、上部チップ１と下部樹脂フィルム１０はそれぞれ加熱され、下部樹脂フィルム１０は溶融状態となり上部チップ１の面に熱融着され、その後固化される。
第３の実施の形態で例示した、フリップチップボンディング装置の装置誤差によって生じる間隙（ｇ）の設定ばらつきが無視できる場合、図８に図示しない直径７５μｍ、厚さ５μｍをもつアンダーバンプメタル上に、下部直径７５μｍ、高さ３５μｍをもつように形成された球冠状の下部突起部６の代わりに、４０μｍ厚さをもつ下部樹脂フィルム１０を設ける。なお、更に、下部樹脂フィルム１０に代えて、１８０℃、以上でありボンディング時の温度範囲以下に融点をもち、半田以外の金属等で形成された高さ４０μｍをもつ金属突起部を設けてもよい。
第８の実施の形態
図１３は、本発明の第８の実施の形態において、フリップチップボンディングによって接合される上部半導体チップ１及び下部半導体チップ２の構成例及び接合の過程を説明する図であり、図１３（Ａ）は接合前の状態を示す平面図、図１３（Ｂ）は接合前の状態を示すＺ−Ｚ部における断面図、図１３（Ｃ）は接合後の状態を示すＺ−Ｚ部における断面図である。
本実施の形態は、第１の実施の形態において、上部突起部７を上部樹脂フィルム１１に下部突起部６を下部樹脂フィルム１０にそれぞれ、置換えた形態である。第１の実施の形態における上部突起部７、下部突起部６の高さをそれぞれもつ上部樹脂フィルム１１と下部樹脂フィルム１０を設ける。接合時の昇温によって、上部樹脂フィルム１１と下部樹脂フィルム１０はそれぞれ、溶融状態となり合体物を形成し、その後固化される。なお、更に、上部樹脂フィルム１１、下部樹脂フィルム１０に代えて、１８０℃、以上でありボンディング時の温度範囲以下に融点をもち、半田以外の金属等で形成された高さ４０μｍをもつ金属突起部を設けてもよい。
なお、第４の実施の形態、第５の実施の形態においても、上部突起部７として上部樹脂フィルム１１を、下部突起部６として下部樹脂フィルム１０を使用することができ、更に、上部樹脂フィルム１１、下部樹脂フィルム１０に代えて、１８０℃、以上でありボンディング時の温度範囲以下に融点をもち、半田以外の金属等で形成された高さ４０μｍをもつ金属突起部を設けてもよい。
以上説明した各実施の形態において、半田バンプ４、５を構成する半田合金として、各種組成のＳｎ／Ｐｂ合金（融点：１８０℃〜２００℃）、無鉛半田合金として、８９Ｓｎ／８Ｚｎ／３Ｂｉ（融点：１８７℃〜１９７℃）、９１Ｓｎ／９Ｚｎ（融点：１９９℃）、９６．２Ｓｎ／２．５Ａｇ／０．８Ｃｕ／０．５Ｓｂ（融点：２１５℃〜２１７℃）、９５．５Ｓｎ／３．９Ａｇ／０．６Ｃｕ（融点：２１７℃）等を使用することができる。また、半田バンプ４、５に代えて、Ｓｎ（融点：２３２℃）等によって形成された金属バンプを使用することもできる。
また、上部突起部７、下部突起部６をそれぞれ、半田バンプ又は金属バンプと同じ材料で構成してもよいし、異なる材料で構成してもよい。例えば、半田バンプに代えてＳｎで形成した金属バンプを使用し、Ｓｎで形成した突起部を上部突起部７、下部突起部６として使用することができる。即ち、上部チップと下部チップとを電気的に接続するための接合用バンプ、上部突起部７、下部突起部６をそれぞれ同じ金属又は合金によって形成することができる。上部突起部７、下部突起部６の融点が、１８０℃以上であり、上部又は／及び下部のチップに形成された上記の接合用バンプを溶融状態とするために、上部及び下部のチップを接合（ボンディング）する時に設定される温度以下にあればよい。この接合時に設定される温度は、上記の接合用バンプを安定した溶融状態として保持できる温度であればよく、例えば、上記の接合用バンプの融点よりも２０℃〜３０℃程度高い温度に設定される。
また、半田バンプ４、５、上部突起部７、下部突起部６をそれぞれ、球冠状に形成する例について説明したが、これらを円柱状、多角柱状に形成してもよい。
また、上部突起部７、下部突起部６に代えて、使用可能な熱可塑性樹脂として、ＰＣ（ポリカーボネート）（ガラス転移温度：１５０℃、融点：２２０℃）、ＰＢＴ（ポリブチレンテレフタレート）（ガラス転移温度：５３℃、融点：約２２５℃）等の各種の樹脂がある。例えば、半田バンプに代えてＳｎ（融点２３２℃）で形成した金属バンプを使用し、上部突起部７、下部突起部６として、ＰＣ、ＰＢＴを使用することができる。熱可塑性樹脂の融点が、１８０℃以上であり、上記の接合時に設定される温度以下にあればよい。
また、以上説明した各実施の形態において、下部チップを実装基板に置換えた構成とすることができ、信頼性の高いモジュールを製造することが可能となる。
また、以上の説明において、下部チップ又は実装基板を固定して上部チップを下降させて、下部チップ又は実装基板と上部チップとを接合する構成のボンディング装置に代えて、上部チップを固定して下部チップ又は実装基板を上昇させて、下部チップ又は実装基板と上部チップとを接合する構成のボンディング装置とすることもできる。
以上で説明したように、アンダーフィル材を予め塗布して信頼性の高いフリップチップ接合に好適な半導体チップ、実装基板等の電子部品が実現でき、このような電子部品と半導体チップとを接合することによって、信頼性の高い半導体装置を実現することができる。
以上、本発明を実施の形態について説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
例えば、非特許文献１に記載のＮＣＰプロセス、非特許文献２に記載の圧接フリップチップ実装技術、超音波フリップチップ実装技術にも、本発明は適用可能である。
以上説明したように、本発明は、アンダーフィル材を予め塗布して信頼性の高いフリップチップ接合に好適な電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法を提供することができる。
本発明の第１の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図である。 同上、上部半導体チップ及び下部半導体チップの接合の過程を説明する、（Ａ）接合前、（Ｂ）接触時、（Ｃ）接合後、の各時点における断面図である。 同上、下部半導体チップの構成例を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図である。 同上、フリップチップボンディング装置の構成例の概要を説明する図である。 同上、フリップチップボンディングの手順の概略を説明するフロー図である。 本発明の第２の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例及び接合の過程を説明する、接合前の状態を示す（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図、（Ｃ）接合後の状態を示すＺ−Ｚ部における断面図である。 同上、図６の変形例を説明する図である。 本発明の第３の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例及び接合の過程を説明する、接合前の状態を示す（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図、（Ｃ）接合後の状態を示すＺ−Ｚ部における断面図である。 本発明の第４の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図である。 本発明の第５の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例を説明する、（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図である。 本発明の第６の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例及び接合の過程を説明する、接合前の状態を示す（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図、（Ｃ）接合後の状態を示すＺ−Ｚ部における断面図である。 本発明の第７の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例及び接合の過程を説明する、接合前の状態を示す（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図、（Ｃ）接合後の状態を示すＺ−Ｚ部における断面図である。 本発明の第８の実施の形態において、接合される上部半導体チップ及び下部半導体チップの構成例及び接合の過程を説明する、接合前の状態を示す（Ａ）平面図、（Ｂ）Ｚ−Ｚ部における断面図、（Ｃ）接合後の状態を示すＺ−Ｚ部における断面図である。 従来技術における、上部及び下部の半導体チップの接合を説明する断面図である。 従来技術における、上部及び下部の半導体チップの接合を説明する断面図である。
符号の説明
１…上部チップ、２…下部チップ、３…配線導体、４…半田バンプ、５…半田バンプ、
６…下部突起部、７…上部突起部、８…アンダーフィル材、９…接合領域、
１０…下部樹脂フィルム、１１…上部樹脂フィルム、２０…基台、２１…下部ホルダ、
２２…上部ホルダ、２３…ボンディングヘッド、２４…圧力検出器、
２５…ボンディングヘッド保持部、２６…ボンディングヘッド駆動部、
２７…ボンディングヘッド駆動制御部、３０…主制御部、３１…モニタ部、
３２…温度制御部

Claims (14)

  1. 導電性材料からなる突起電極と、
    前記突起電極よりも大きな高さをもつダミーの突起部と
    を基板上に有する電子部品。
  2. 前記突起電極が形成された領域の外側に、前記突起部が形成された、請求項１に記載の電子部品。
  3. 前記突起電極が複数個設けられ、これらが略同じ高さをもつ、請求項１に記載の電子部品。
  4. 前記突起部が複数個設けられ、これらが略同じ高さをもつ、請求項１に記載の電子部品。
  5. 前記突起部の融点が、前記突起電極の融点以下の温度範囲にある、請求項１に記載の電子部品。
  6. 前記突起部が、導電性材料又は熱可塑性樹脂から形成される、請求項５に記載の電子部品。
  7. 半導体チップを構成している、請求項１に記載の電子部品。
  8. 実装基板を構成している、請求項１に記載の電子部品。
  9. 請求項１から請求項８の何れか１項に記載の電子部品に、半導体チップが前記突起電極を介して電気的に接続された半導体装置であって、前記突起部の内側領域において前記電子部品の表面に付着された電気絶縁材によって、前記半導体チップが前記電子部品に固定されている半導体装置。
  10. 前記電気絶縁材がアンダーフィル材であり、前記突起部の融点よりも低い熱硬化温度を有している、請求項９に記載の半導体装置。
  11. 第１及び第２の電子部品の少なくとも一方の面に突起電極を形成し、この突起電極を介して前記第１及び第２の電子部品を電気的に接続する半導体装置の製造方法において、
    前記突起電極よりも大きな高さをもつダミーの突起部を前記第１の電子部品の面に形
    成する第１の工程と、
    前記第１の電子部品の面に、前記突起電極よりも高く、前記突起部よりも低い電気絶
    縁材を付着する第２の工程と、
    前記第１の電子部品と前記第２の電子部品とを近接させ、前記第２の電子部品と前記
    突起部との接触を検出する第３の工程と、
    前記接触を検出した後に、前記第１の電子部品と前記第２の電子部品との間隔が所定
    の値となるまで、前記第１の電子部品と前記第２の電子部品とを更に近接させる第４の
    工程と
    を有する、半導体装置の製造方法。
  12. 前記第１の電子部品に形成された前記突起部と、前記第２の電子部品に形成された第２の突起部との接触を検出する、請求項１１に記載の半導体装置の製造方法。
  13. 前記第３の工程に先立って、前記突起部の温度が前記突起電極の融点以下の所定の温度範囲となるように、前記第１及び第２の電子部品を加熱する工程を有し、前記電気絶縁材が完全硬化する前に、前記第１及び第２の電子部品を前記所定の温度範囲に昇温させる、請求項１１に記載の半導体装置の製造方法。
  14. 前記第４の工程に先立って、前記突起電極の温度がその融点以上の所定の温度範囲となるように、前記第１及び第２の電子部品を加熱する工程を有し、前記電気絶縁材が完全硬化する前に、前記第１及び第２の電子部品を前記所定の温度範囲に昇温させ、前記第４の工程の後に、前記突起部の融点よりも低い熱硬化温度をもつ前記電気絶縁材を硬化させるために、所定の時間だけ前記第１及び第２の電子部品を前記所定の温度範囲又は前記所定の温度範囲よりも低い温度に保持する工程を有する、請求項１１に記載の半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6093831A (ja) * 1983-10-27 1985-05-25 Yaesu Musen Co Ltd 音声信号処理回路
JP2010040651A (ja) * 2008-08-01 2010-02-18 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
KR20120068690A (ko) * 2010-12-17 2012-06-27 소니 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP2014057008A (ja) * 2012-09-13 2014-03-27 Panasonic Corp 回路装置の製造方法、半導体部品の実装構造および回路装置
US8847296B2 (en) 2012-01-17 2014-09-30 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
US9570414B2 (en) 2013-11-06 2017-02-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the semiconductor device
JP2017126703A (ja) * 2016-01-15 2017-07-20 富士通株式会社 積層半導体及び積層半導体の製造方法
CN108987353A (zh) * 2017-06-05 2018-12-11 富士电机株式会社 半导体封装件、半导体装置以及半导体装置的制造方法
US10312197B2 (en) 2013-12-13 2019-06-04 Toshiba Memory Corporation Method of manufacturing semiconductor device and semiconductor device
JP2021009938A (ja) * 2019-07-01 2021-01-28 新光電気工業株式会社 配線基板、接合型配線基板及び配線基板の製造方法
JPWO2021152934A1 (ja) * 2020-01-29 2021-08-05
WO2022266786A1 (en) * 2021-06-21 2022-12-29 Lumentum Operations Llc Control of solder bond line thickness with squeezed gold bump space

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210060732A (ko) 2019-11-18 2021-05-27 삼성디스플레이 주식회사 표시 장치의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273639A (ja) * 1985-09-26 1987-04-04 Fujitsu Ltd 半導体チツプの装着方法
JPH06112463A (ja) * 1992-09-25 1994-04-22 Mitsubishi Electric Corp 半導体装置及びその実装方法
JPH09232506A (ja) * 1996-02-20 1997-09-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002373914A (ja) * 2001-06-15 2002-12-26 Ricoh Co Ltd 電子部品接続構造体
JP2004265888A (ja) * 2003-01-16 2004-09-24 Sony Corp 半導体装置及びその製造方法
JP2007027576A (ja) * 2005-07-20 2007-02-01 Rohm Co Ltd 半導体装置
JP2007194274A (ja) * 2006-01-17 2007-08-02 Nec Electronics Corp 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273639A (ja) * 1985-09-26 1987-04-04 Fujitsu Ltd 半導体チツプの装着方法
JPH06112463A (ja) * 1992-09-25 1994-04-22 Mitsubishi Electric Corp 半導体装置及びその実装方法
JPH09232506A (ja) * 1996-02-20 1997-09-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002373914A (ja) * 2001-06-15 2002-12-26 Ricoh Co Ltd 電子部品接続構造体
JP2004265888A (ja) * 2003-01-16 2004-09-24 Sony Corp 半導体装置及びその製造方法
JP2007027576A (ja) * 2005-07-20 2007-02-01 Rohm Co Ltd 半導体装置
JP2007194274A (ja) * 2006-01-17 2007-08-02 Nec Electronics Corp 半導体装置の製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6093831A (ja) * 1983-10-27 1985-05-25 Yaesu Musen Co Ltd 音声信号処理回路
JP2010040651A (ja) * 2008-08-01 2010-02-18 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
CN106098667A (zh) * 2010-12-17 2016-11-09 索尼公司 半导体器件
KR20120068690A (ko) * 2010-12-17 2012-06-27 소니 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN102543902A (zh) * 2010-12-17 2012-07-04 索尼公司 半导体器件及其制造方法
JP2012129474A (ja) * 2010-12-17 2012-07-05 Sony Corp 半導体装置及び半導体装置の製造方法
KR101998884B1 (ko) * 2010-12-17 2019-07-10 소니 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9202804B2 (en) 2010-12-17 2015-12-01 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US9478520B2 (en) 2012-01-17 2016-10-25 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
US8847296B2 (en) 2012-01-17 2014-09-30 Olympus Corporation Solid-state imaging device, imaging apparatus, substrate, semiconductor device and method of manufacturing the solid-state imaging device
JP2014057008A (ja) * 2012-09-13 2014-03-27 Panasonic Corp 回路装置の製造方法、半導体部品の実装構造および回路装置
US9570414B2 (en) 2013-11-06 2017-02-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the semiconductor device
US10312197B2 (en) 2013-12-13 2019-06-04 Toshiba Memory Corporation Method of manufacturing semiconductor device and semiconductor device
JP2017126703A (ja) * 2016-01-15 2017-07-20 富士通株式会社 積層半導体及び積層半導体の製造方法
JP2018206977A (ja) * 2017-06-05 2018-12-27 富士電機株式会社 半導体パッケージ、半導体装置および半導体装置の製造方法
CN108987353A (zh) * 2017-06-05 2018-12-11 富士电机株式会社 半导体封装件、半导体装置以及半导体装置的制造方法
CN108987353B (zh) * 2017-06-05 2023-10-24 富士电机株式会社 半导体封装件、半导体装置以及半导体装置的制造方法
JP2021009938A (ja) * 2019-07-01 2021-01-28 新光電気工業株式会社 配線基板、接合型配線基板及び配線基板の製造方法
JP7321009B2 (ja) 2019-07-01 2023-08-04 新光電気工業株式会社 配線基板、接合型配線基板及び配線基板の製造方法
JPWO2021152934A1 (ja) * 2020-01-29 2021-08-05
WO2021152934A1 (ja) * 2020-01-29 2021-08-05 株式会社村田製作所 電極付き受動部品及び電極付き受動部品の集合体
JP7103515B2 (ja) 2020-01-29 2022-07-20 株式会社村田製作所 電極付き受動部品及び電極付き受動部品の集合体
US11646155B2 (en) 2020-01-29 2023-05-09 Murata Manufacturing Co., Ltd. Electrode-equipped passive component and collective body of electrode-equipped passive components
WO2022266786A1 (en) * 2021-06-21 2022-12-29 Lumentum Operations Llc Control of solder bond line thickness with squeezed gold bump space

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