JP2011165862A - 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法 - Google Patents

半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法 Download PDF

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metal layer
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Yuji Ozaki
裕司 尾崎
Hiroshi Asami
浅見　　博
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Sony Corp
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Abstract

【課題】 加熱及び加圧下でのフラックスレスのチップ・オン・チップの実装構造を形成する場合、はんだバンプ電極が横方向にはみ出る量を減らし、隣接はんだバンプ電極間の短絡及びエレクトロマイグレーションが生じ難い半導体装置とその製造方法、この半導体装置を用いたチップ・オン・チップの実装構造とその形成方法を提供すること。
【解決手段】 半導体基板１上にパッド電極２が形成され、パッド電極２上にＵＢＭ層７が電解めっきで形成され、ＵＢＭ層７上にはんだバンプ電極８が電解めっきで形成されてなる半導体装置１５からなり、はんだバンプ電極８によって、ＵＢＭ層７の側面を含む露出面が覆われている半導体装置１５。
【選択図】 図１（Ｂ）

Description

本発明は、電子機器の製造に好適な半導体装置、この半導体装置を用いたチップ・オン・チップの実装構造、半導体装置の製造方法、及び半導体装置を用いたチップ・オン・チップの実装構造の形成方法に関するものである。
従来、はんだバンプ電極を有する半導体装置は、例えば、テレビジョン受像機等の映像機器や、オーディオ機器、携帯電話、ＰＳＰ（プレイステーションポータブル：ソニー（株）製）及びパーソナルコンピュータ等の電子機器のキーパーツとして使用されている。
図８〜図１０には、こうした半導体装置６５としての半導体チップの製造工程を示す（後述の非特許文献１を参照）。
まず、図８（ａ）に示すように、Ｓｉ等の半導体基板５１上に配線（図示せず）を内部回路から外部端子へ導くための絶縁膜６４を形成し、この絶縁膜６４上の所定位置にアルミニウムからなるパッド電極５２を形成する。ここでは、半導体基板５１に接続された配線が絶縁膜６４を介してパッド電極５２に取り出すが、この取り出し構造は図示省略している（以下、同様）。
次に、図８（ｂ）に示すように、Ａｒプラズマエッチングによって、絶縁膜６４上にパッド電極５２を部分的に覆う表面保護膜５３を形成する。
次に、図８（ｃ）に示すように、保護膜５３上の全面に上層の膜付き向上のためのＴｉ層５４をスパッタリングによって形成する。
次に、図８（ｄ）に示すように、Ｔｉ層５４上の全面に電解めっき時の電極となるＣｕ層５５をスパッタリングによって形成する。
次に、図８（ｅ）に示すように、Ｃｕ層５５上に例えばポジ型のフォトレジスト５６を塗布によって形成する。
次に、図８（ｆ）に示すように、露光用のマスク６３を用いてフォトレジスト５６の所定位置（即ち、パッド電極５２上）を露光し、図９（ｇ）に示すように、現像によってフォトレジスト５６の露光部分を溶解除去して開口し、更にその残渣を除去する。
次に、図９（ｈ）に示すように、Ｃｕ層５５を電極、フォトレジスト５６をマスクとしてその開口部分にＮｉ層５７を電解めっきする。これにより、ＵＢＭ（アンダーバンプメタル：Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）を構成するＮｉ電解めっき層５７をパッド電極５２上にのみ選択的に形成する。この層５７は、後記のはんだバンプ電極の下地としてバリア作用がある。即ち、Ｃｕ層５５上に直接はんだバンプ電極を形成すると、Ｃｕ層５５が侵食されて、はんだバンプ電極の電解めっき時の電極特性が悪化してしまうが、これを防止するために、Ｎｉ電解めっき層５７がバリア層となってＣｕ層５５を保護することができる。
次に、図９（ｉ）に示すように、Ｃｕ層５５を電極として、Ｎｉ電解めっき層５７上にＳｎ−Ａｇ合金層５８ａ（ＳｎとＡｇとの比率は９７：３）を電解めっきする。
次に、図９（ｊ）に示すように、フォトレジスト５６を全て除去する。
次に、図９（ｋ）に示すように、Ｓｎ−Ａｇ合金層５８ａをマスクとしてＣｕ層５５をウエットエッチングし、その不要部分を除去する。この際、Ｃｕ層５５はアンダーエッチングされるが、この状態は図示していない。
次に、図１０（ｌ）に示すように、引続いてＳｎ−Ａｇ合金層５８ａをマスクとし、その下部を除いてＴｉ層５４をウエットエッチングによって選択的に除去する。これによって、Ｔｉ層５４（更にはＣｕ層５５）は、隣接するはんだバンプ電極を互いに電気的に分離するパターンとなる。
次に、図１０（ｍ）に示すように、Ｓｎ−Ａｇ合金層５８ａを含む全面を覆うようにしてフラックス層５９を被着させる。このフラックス層５９は、還元剤としてはんだバンプ電極材料の表面酸化膜を溶解除去するものである。
次に、図１０（ｎ）に示すように、リフローを行うことにより、Ｓｎ−Ａｇ合金層５８ａを溶融させてはんだバンプ電極５８を形成する。
次に、図１０（ｏ）に示すように、フラックス層５９を除去し、スクライビングを経て目的とする半導体装置（半導体チップ）６５を得る。
こうして得られた半導体装置６５は、フラックスレスのチップ・オン・チップ方式で実装するが、この実装工程を図１１に示す。
まず、図１１（ａ）に示すように、パッド電極及びはんだバンプ電極の構造が上記の半導体装置６５と同一構造の半導体装置（半導体チップ）６５Ａと６５Ｂとを、それぞれのはんだバンプ電極５８が相対するように位置合せする。
次に、図１１（ｂ）に示すように、加熱及び加圧条件下で、上方の半導体装置６５Ａを下方の半導体装置６５Ｂに接触させ、半導体装置６５Ａのはんだバンプ電極５８を半導体装置６５Ｂのはんだバンプ電極５８に加熱溶融状態で接触させる。この時、各はんだバンプ電極５８の表面酸化膜が破れてそれらの間の接触抵抗を減少させることができる。
次に、図１１（ｃ）に示すように、半導体装置６５Ａを半導体装置６５Ｂに更に押し付けることにより、両半導体装置のはんだバンプ電極５８同士が十分に融合しながら図面横方向にはみ出すことになる。
次に、図１１（ｄ）に示すように、半導体装置６５Ａと半導体装置６５Ｂとの間の間隙を調整し、冷却することにより、薄型化されたチップ・オン・チップの実装構造６６を形成することができる。
このように、加圧を伴なうフラックスレス下で形成されるチップ・オン・チップの実装構造は、フラックスを用いて両はんだバンプ電極を融合させる場合に比べて、実装後に、両半導体装置間の狭い空間からフラックスの洗浄除去に必要な洗浄液を注入する困難な作業が不要になる。
上記したように、チップ・オン・チップの実装構造６６を形成する際に、Ｎｉ層５７、Ｃｕ層５５及びＴｉ層５４からなるＵＢＭ層６２の上面にはんだバンプ電極５８を有する、図１２（Ａ）に要部を拡大して示す半導体装置６５Ａ及び６５Ｂを用いる。そして、図１２（Ｂ）に示すように、両半導体装置６５Ａ及び６５Ｂをフラックスレスではんだバンプ電極を介してボンディングする際に、はんだの体積やボンディング条件のばらつきによっては、はんだバンプ電極５８がつぶれすぎて横方向にはみ出し易くなる。
このとき、個々の半導体装置において隣接するはんだバンプ電極５８間を接近させ、実装構造の横方向サイズを小さくしようとする場合には特に、横方向にはみ出た隣接するはんだバンプ電極５８同士が接触し合い、この接触時の圧力により両はんだバンプ電極の接触面における表面酸化膜が破れてしまうため、電気的に短絡が生じ、不良を発生させてしまう。
また、仮に、１つの半導体装置において隣接するはんだバンプ電極間が図１１（ｃ）のように上記した短絡を生じなかったとしても、隣接するはんだバンプ電極間の間隔を小さくした場合には、その間隔を含めて両半導体装置間に充填されるエポキシ樹脂のアンダーフィル材（図示せず）の横方向の厚みが、上記したはんだバンプ電極のはみ出し分に対応して小さくなり易い。この結果、デバイス動作中に、隣接するはんだバンプ電極間でアンダーフィル材中の細孔を通してＳｎ原子が移動するエレクトロマイグレーションが生じ、これも短絡が生じる原因となる。
本発明は、このような状況に鑑みてなされたものであって、その目的は、隣接するはんだバンプ電極が横方向において近接して配置された状態でチップ・オン・チップで半導体装置を実装する場合に、はんだバンプ電極が横方向にはみ出る量（突出量）が減少し、短絡のない高歩留り、高信頼性の半導体装置、この半導体装置を用いたチップ・オン・チップの実装構造、半導体装置の製造方法、及びチップ・オン・チップの実装構造の形成方法を提供することにある。
即ち、本発明は、半導体基体上にパッド電極が形成され、前記パッド電極上に下地メタル層が形成され、前記下地メタル層上にはんだバンプ電極が形成されてなる半導体チップからなり、前記はんだバンプ電極によって、前記下地メタル層の側面を含む露出面が覆われている半導体装置に係わるものである。
本発明はまた、この半導体装置の複数個が、前記はんだバンプ電極を介して互いに接合されてなるチップ・オン・チップの実装構造に係わるものである。
本発明はまた、半導体基体上にパッド電極を形成する工程と、前記パッド電極上に下地メタル層を形成する工程と、前記下地メタル層上にはんだバンプ電極を形成し、この際、前記はんだバンプ電極の構成材料によって前記下地メタル層の側面を含む露出面を覆う工程とを有する、半導体装置の製造方法を提供するものである。
本発明は更に、上記半導体装置の複数個を前記はんだバンプ電極を介して互いに接触させ、この状態で加熱及び加圧下で前記はんだバンプ電極を溶融させ、更に固化させることによって、前記半導体装置の複数個を互いに接合させる、チップ・オン・チップの実装構造の形成方法も提供するものである。
本発明者は、上述した従来のはんだバンプ構造について検討を加えたところ、図１２（Ａ）に示したように、フォトレジスト５６を共通に用いてはんだバンプ電極５８をＮｉ層５７と同一パターンに電解めっきによって形成するので、はんだバンプ電極５８はＵＢＭ層６２の上面にしか形成されないことになる。このために、図１２（Ｂ）に示したように、フラックスレスでの加圧下で溶融したはんだがＵＢＭ層６２の側面に生じるＮｉ酸化膜によってはじかれ、ＵＢＭ層６２の側面に付着しないまま横方向にはみ出てしまうことを見い出した。即ち、溶融したはんだがＵＢＭ層６２の側面に付着しないために、横方向へのはみ出し量が増えてしまうのである。
しかしながら、本発明によれば、前記はんだバンプ電極によって、前記下地メタル層（ＵＢＭ層に相当）の側面を含む露出面が覆われているために、特にフラックスレスでのチップ・オン・チップの実装において、はんだバンプ電極の溶融したはんだが下地メタル層の側面に付着した分、横方向へのはみ出し量（突出量）が減少し、半導体装置において隣接して近接配置されるはんだバンプ電極間が接触せず、加圧による膨出時の圧力ではんだ表面の酸化膜が破れても隣接するはんだバンプ電極間の短絡を防止することができる。これによって、隣接するはんだバンプ電極間の間隔を小さくしても、ボンディングの歩留り及び信頼性が向上する。
また、互いに接合される両半導体装置間にアンダーフィル材が充填される場合に、はんだバンプ電極のはんだのはみ出し量が減少するために、これに応じて、隣接するはんだバンプ電極間におけるアンダーフィル材の厚みが増すことになる。これによって、アンダーフィル材を通して、隣接するはんだバンプ電極間ではんだ構成元素（特にＳｎ原子）が移動し難くなり、エレクトロマイグレーションを防止でき、また隣接するはんだバンプ電極間の間隔や配置のマージンを増やすことができる。
本発明の第１の実施の形態による半導体装置（Ａ）及びチップ・オン・チップの実装構造の概略断面図（Ｂ）である。 同、半導体装置の製造工程を順次示す概略断面図である。 同、半導体装置の製造工程を順次示す概略断面図である。 本発明の第１の実施の形態による半導体装置の製造工程を順次示す概略断面図である。 同、半導体装置の製造工程を順次示す概略断面図である。 本発明の第２の実施の形態による半導体装置の製造工程を順次示す概略断面図である。 同、半導体装置の製造工程を順次示す概略断面図である。 従来例による半導体装置の製造工程を順次示す概略断面図である。 同、半導体装置の製造工程を順次示す概略断面図である。 同、半導体装置の製造工程を順次示す概略断面図である。 同、チップ・オン・チップの実装構造の形成工程を順次示す概略断面図である。 同、半導体装置の要部の拡大概略断面図（Ａ）及びチップ・オン・チップの実装構造の概略断面図（Ｂ）である。
本発明においては、はんだバンプ電極の被着強度を大きくする上で、前記下地メタル層がアンダーバンプメタル層として機能し、このアンダーバンプメタル層が、前記パッド電極から、このパッド電極を部分的に覆う絶縁膜上にかけて形成されているのが望ましい。
この場合に、アルミニウムパッド電極上にニッケルアンダーバンプメタル層が形成され、このニッケルアンダーバンプメタル層上に錫系はんだバンプ電極が形成されているのがよい。
そして、このニッケルアンダーバンプメタル層の表面と錫系はんだバンプ電極との接合域に銅系金属薄層が介在しているのが、はんだバンプ電極自体の強度を高める上で望ましい。
また、上記の半導体装置の複数個を、はんだバンプ電極を介して互いに接合させてなるチップ・オン・チップの実装構造において、前記半導体装置の複数個を、フラックスレスで接合することが、上述した理由から望ましい。
前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を電解めっきによって形成することができる。
或いは、前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を物理的蒸着（例えば真空蒸着）によって形成することができる。
また、前記下地メタル層を前記はんだバンプ電極の構成材料で覆った後に、はんだフラックスの被着下でリフローを行うことによって前記はんだバンプ電極を形成することができる。
以下、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態による半導体装置（半導体チップ）１５の構造を概略的に示すものである。
この半導体装置１５は、Ｓｉ等の半導体基板１、アルミニウムからなるパッド電極２、絶縁膜１４（既述した絶縁膜６４に相当）、保護膜３（既述した保護膜６４に相当）、Ｔｉスパッタ層４、Ｃｕスパッタ層２５、Ｎｉ電解めっき層７及びＳｎ系はんだバンプ電極８等から構成され、Ｎｉ電解めっき層７（更には必要あれば、その表面の図示しないＣｕ電解めっき層）によってＵＢＭ（アンダーバンプメタル）層が形成されている。はんだバンプ電極８のサイズは、例えば、φ３０μｍ以下及び高さ１５μｍ以下としてよい。
本実施の形態による半導体装置１５は、図１（Ａ）に示すように、はんだバンプ電極８がＵＢＭ層７の側面も覆っていることが重要である。即ち、既述したチップ・オン・チップの実装で説明したと同様に、図１（Ｂ）に示すように、フラックスレスで加熱及び加圧下でチップ・オン・チップの実装構造１６を形成する場合に、互いに接合する上、下の半導体装置１５Ａ及び１５Ｂのはんだバンプ電極８間の接合部分においてはんだが横方向へはみ出る量（突出量）ｌが、ＵＢＭ層７の側面への付着分に対応して減少する。この結果、横方向（平面方向）に隣接して近接配置されるはんだバンプ電極８−８は、たとえ圧力により表面酸化膜が破れても、互いに電気的にも機械的にも接触しなくなり、はんだバンプ電極８−８間の短絡を防止することができる。
また、両半導体装置１５Ａ及び１５Ｂ間の間隙にエポキシ樹脂等のアンダーフィル材（図示せず）が充填された場合、各半導体装置において隣接して配置されるはんだバンプ電極８−８間が距離ｄを置いて離間するが、この距離ｄは、はんだ８のはみ出し量が減少することによって既述した従来例よりも相対的に大きくなる。この結果、はんだバンプ電極８の構成材料であるＳｎ元素がアンダーフィル材を介して移動してエレクトロマイグレーションを生じることを防止でき、またそのために設計する距離ｄやはんだバンプ電極の配置のマージンを増大させることもできる。
図２〜図５は、本発明の第１の実施の形態による半導体装置（半導体チップ）とその製造工程を示すものである。
まず、図８（ａ）〜（ｄ）で述べたと同様に、図２（ａ）に示すように、半導体基板１上に、絶縁膜１４、パッド電極２、保護膜３、Ｔｉスパッタ層４及びＣｕスパッタ層２５をそれぞれ形成する。
次に、図２（ｂ）に示すように、Ｃｕ層２５上にポジ型のフォトレジスト６を塗布する。
次に、図２（ｃ）に示すように、マスク１３を用いて選択的にフォトレジスト６を露光する。
次に、図２（ｄ）に示すように、露光したフォトレジスト６の露光部分を現像により溶解除去する。
次に、図２（ｅ）に示すように、フォトレジスト６の除去部分に電解めっきによってＮｉ電解めっき層７を形成する。
次に、図３（ｆ）に示すように、フォトレジスト６を全て除去する。
次に、図３（ｇ）に示すように、Ｎｉ層７の側面が露出するようにフォトレジスト２６を露光、現像により所定パターンに形成する。
次に、図４（ａ）に示すように、Ｓｎ層８ａを電解めっきによって形成する。
次に、図４（ｂ）に示すように、フォトレジスト２６を除去する。
次に、図４（ｃ）に示すように、Ｓｎ電解めっき層８ａをマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
次に、図４（ｄ）に示すように、Ｓｎ層８ａをマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
次に、図４（ｅ）に示すように、Ｓｎ層８ａを覆うようにしてフラックス層９を形成する。
次に、図５（ｆ）に示すように、リフロー処理することにより、はんだバンプ電極８を形成する。
次に、図５（ｇ）に示すように、フラックス層９を除去してクリーニングすることにより、半導体装置（半導体チップ）１５を作製する。
この実施の形態では、はんだバンプ電極８も電解めっきで形成しているので、全工程を通してＣｕ層２５を電極として用いて容易に実施でき、はんだバンプ電極８も厚めに形成することができる。
〔第２の実施の形態〕
図６〜図７は、本発明の第２の実施の形態による半導体装置とその製造工程を示すものである。
まず、図８（ａ）〜（ｈ）で述べたと同様に、図６（ａ）に示すように、半導体基板１上に、絶縁膜１４、パッド電極２、保護膜３、Ｔｉ層４、Ｃｕ層２５及びＮｉ電解めっき層７をそれぞれ形成する。
次に、図６（ｂ）に示すように、Ｎｉ層７をマスクとしてその下部を除いてＣｕ層２５をエッチングで除去する。
次に、図６（ｃ）に示すように、Ｎｉ層７をマスクとしてその下部を除いてＴｉ層４をエッチングで除去する。
次に、図６（ｄ）に示すように、Ｎｉ層７、Ｃｕ層２５及びＴｉ層４のそれぞれの側面が露出するようにして、フォトレジスト２６を保護膜３上に露光、現像により所定パターンに形成する。
次に、図６（ｅ）に示すように、Ｎｉ層７、Ｃｕ層２５及びＴｉ層４のそれぞれの側面を覆うようにして、真空蒸着（特に斜方蒸着）によりＳｎ−Ａｇ合金蒸着層８ａを形成する。また、このＳｎ−Ａｇ合金蒸着層８ａをスパッタ法によって形成してもよい。
次に、図７（ｆ）に示すように、フォトレジスト層２６を除去する。
次に、図７（ｇ）に示すように、Ｓｎ−Ａｇ合金蒸着層８ａを覆うようにしてフラックス層９を形成する。
次に、図７（ｈ）に示すように、リフロー処理することにより、はんだバンプ電極８を形成する。
次に、図７（ｉ）に示すように、フラックス層９を除去してクリーニングすることにより、半導体装置（半導体チップ）１５を作製する。
本実施の形態では、Ｓｎ−Ａｇはんだ材料層８ａを真空蒸着で形成しているので、確実に十分な厚さではんだ材料層８ａを被着することができる。その他は、上述した第１の実施の形態等と同様である。
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
例えば、パッド電極２の材質としてアルミニウムのみならず、電気抵抗のより小さい銅も採用することができる。また、上記した真空蒸着に代えてスパッタリングを適用することもできる。
本発明による半導体装置は、短絡が生じ難い高信頼性のチップ・オン・チップの実装構造に好適であり、各種電子機器の製造に適用することができる。
１…半導体基板、２…パッド電極、３…保護膜、４…Ｔｉ層、
６、２６…フォトレジスト、７…Ｎｉ電解めっき層（ＵＢＭ層）、
８…はんだバンプ電極、８ａ…Ｓｎ電解めっき層、Ｓｎ−Ａｇ合金蒸着層、
９…フラックス層、１０…Ｚｎ層、１１…Ｐｄ層、１３…マスク、１４…絶縁膜、
１５、１５Ａ、１５Ｂ…半導体装置（半導体チップ）、
１６…チップ・オン・チップの実装構造、２５…Ｃｕ層
ＣＡＳＩＯ半田ＢＵＭＰ技術のご紹介（Smart & Fine Technologies）

Claims (14)

  1. 半導体基体上にパッド電極が形成され、前記パッド電極上に下地メタル層が形成され、前記下地メタル層上にはんだバンプ電極が形成されてなる半導体チップからなり、前記はんだバンプ電極によって、前記下地メタル層の側面を含む露出面が覆われている半導体装置。
  2. 前記下地メタル層がアンダーバンプメタル層として機能し、このアンダーバンプメタル層が、前記パッド電極から、このパッド電極を部分的に覆う絶縁膜上にかけて形成されている、請求項１に記載した半導体装置。
  3. アルミニウムパッド電極上にニッケルアンダーバンプメタル層が形成され、このアンダーバンプメタル層上に錫系はんだバンプ電極が形成されている、請求項２に記載した半導体装置。
  4. 前記ニッケルアンダーバンプメタル層と前記錫系はんだバンプ電極との接合域に銅系金属薄層が介在している、請求項３に記載した半導体装置。
  5. 請求項１〜４のいずれか１項に記載した半導体装置の複数個が、前記はんだバンプ電極を介して互いに接合されてなるチップ・オン・チップの実装構造。
  6. 前記半導体装置の複数個が、フラックスレスで接合されている、請求項５に記載したチップ・オン・チップの実装構造。
  7. 半導体基体上にパッド電極を形成する工程と、前記パッド電極上に下地メタル層を形成する工程と、前記下地メタル層上にはんだバンプ電極を形成し、この際、前記はんだバンプ電極の構成材料によって前記下地メタル層の側面を含む露出面を覆う工程とを有する、半導体装置の製造方法。
  8. 前記下地メタル層及び前記はんだバンプ電極の構成材料層を無電解めっきによって順次形成する、請求項７に記載した半導体装置の製造方法。
  9. 前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を無電解めっき又は電解めっきによって形成する、請求項７に記載した半導体装置の製造方法。
  10. 前記下地メタル層を電解めっきによって形成し、前記はんだバンプ電極の構成材料層を物理的蒸着によって形成する、請求項７に記載した半導体装置の製造方法。
  11. 前記下地メタル層を前記はんだバンプ電極の構成材料で覆った後に、はんだフラックスの被着下でリフローを行うことによって前記はんだバンプ電極を形成する、請求項７に記載した半導体装置の製造方法。
  12. 請求項２〜４のいずれか１項に記載した半導体装置を製造する、請求項７に記載した半導体装置の製造方法。
  13. 請求項７〜１１のいずれか１項に記載した製造方法によって得られた半導体装置の複数個を前記はんだバンプ電極を介して互いに接触させ、この状態で加熱及び加圧下で前記はんだバンプ電極を溶融させ、更に固化させることによって、前記半導体装置の複数個を互いに接合させる、チップ・オン・チップの実装構造の形成方法。
  14. フラックスレス下で前記接合を行う、請求項１３に記載したチップ・オン・チップの実装構造の形成方法。
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