JP5839267B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5839267B2
JP5839267B2 JP2011212873A JP2011212873A JP5839267B2 JP 5839267 B2 JP5839267 B2 JP 5839267B2 JP 2011212873 A JP2011212873 A JP 2011212873A JP 2011212873 A JP2011212873 A JP 2011212873A JP 5839267 B2 JP5839267 B2 JP 5839267B2
Authority
JP
Japan
Prior art keywords
layer
region
nickel layer
hardness
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011212873A
Other languages
English (en)
Other versions
JP2013074174A (ja
Inventor
慶太 松田
慶太 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2011212873A priority Critical patent/JP5839267B2/ja
Priority to US13/630,171 priority patent/US8846520B2/en
Publication of JP2013074174A publication Critical patent/JP2013074174A/ja
Application granted granted Critical
Publication of JP5839267B2 publication Critical patent/JP5839267B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03464Electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/035Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/0355Selective modification
    • H01L2224/03552Selective modification using a laser or a focussed ion beam [FIB]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/038Post-treatment of the bonding area
    • H01L2224/03848Thermal treatments, e.g. annealing, controlled cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0501Shape
    • H01L2224/05012Shape in top view
    • H01L2224/05015Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0501Shape
    • H01L2224/05016Shape in side view
    • H01L2224/05017Shape in side view comprising protrusions or indentations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0501Shape
    • H01L2224/05016Shape in side view
    • H01L2224/05018Shape in side view being a conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05555Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05557Shape in side view comprising protrusions or indentations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05562On the entire exposed surface of the internal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13007Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemically Coating (AREA)

Description

本発明は半導体装置の製造方法に関する。
近年、半導体装置の小型化を図るため、CSP(Chip Size Package)が用いられている。CSPは半田ボールを用いてプリント基板等にフリップチップ実装される。半田ボールを通じて半導体装置に通電を行うと、半田が配線となる下地層に拡散することがある。これにより電気的にオープン又はショート等が発生し、半導体装置が故障することがある。半田の拡散を防止するために、拡散防止層が用いられることがある。特許文献1には、樹脂の上に厚さ70μm程度の銅(Cu)からなる層を形成し、Cu層上に半田ボールを形成する技術が開示されている。Cu層が拡散防止層として機能する。
特開2000−353763号公報
しかし、Cuの拡散防止層が厚い場合、工数が増大しコストも高くなり、さらに面内均一性のバラつきも大きくなる。また、拡散防止層が薄い場合は、半田の拡散を十分に抑制することが難しい。本願発明は、上記課題に鑑み、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置の製造方法を提供することを目的とする。
本発明は、基板上に設けられた下地層と、無電解メッキ法により前記下地層上に設けられたニッケル層と、前記ニッケル層上に設けられた半田ボールと、を具備し、前記ニッケル層の前記半田ボール側の領域である第2領域は、前記ニッケル層の前記下地層側の領域である第1領域に比べて硬い半導体装置である。本発明によれば、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置を提供することができる。
上記構成において、前記第1領域の硬さは150Hv以上500Hv未満であり、前記第2領域の硬さは500Hv以上1000Hv以下である構成とすることができる。
上記構成において、前記ニッケル層の硬さは段階的に変化する、又は連続的に変化する構成とすることができる。
上記構成において、前記第1領域の厚さ及び前記第2領域の厚さは、それぞれ0.1μm以上5μm以下である構成とすることができる。
上記構成において、前記下地層は金、銅又はアルミニウムの少なくとも1つを含む構成とすることができる。
上記構成において、前記ニッケル層の表面には凹凸が形成され、前記ニッケル層と前記半田ボールとの間にはカバー層が介在し、前記カバー層の表面には、前記凹凸を反映した凹凸が設けられてなる構成とすることができる。
本発明は、基板上に下地層を設ける工程と、無電解メッキ法により前記下地層上にニッケル層を設ける工程と、前記ニッケル層上に半田ボールを設ける工程と、を有し、前記ニッケル層の前記半田ボール側の領域である第2領域は、前記ニッケル層の前記下地層側の領域である第1領域に比べて硬い半導体装置の製造方法である。本発明によれば、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置の製造方法を提供することができる。
上記構成において、前記ニッケル層を設ける工程は、前記ニッケル層の上面を熱処理する工程を含む構成とすることができる。
上記構成において、前記ニッケル層を設ける工程におけるメッキ液中のリン濃度を変化させる構成とすることができる。
上記構成において、前記ニッケル層を設ける工程において、無電解メッキ法に用いるメッキ液の温度は低温から高温に連続的に変化し、前記第1領域を形成するためのメッキ液の温度は低く、前記第2領域を形成するためのメッキ液の温度は高い構成とすることができる。
上記構成において、前記ニッケル層の表面に凹凸を形成する工程と、前記ニッケル層上にカバー層を形成する工程と、をさらに有し、前記カバー層の表面には、前記ニッケル層の凹凸を反映した凹凸が設けられる構成とすることができる。
本発明によれば、低コストで、半田の拡散を抑制し、かつストレスを緩和することが可能な半導体装置の製造方法を提供することができる。
図1(a)は実施例1に係る半導体装置を例示する断面図である。図1(b)は電極付近の拡大図である。 図2(a)は実施例1における電極の模式図である。図2(b)はニッケル層の硬さを例示するグラフである。 図3(a)から図3(c)は実施例1に係る半導体装置の製造方法を例示する断面図である。 図4はP濃度と硬さとの関係を例示するグラフである。 図5(a)は実施例2における電極の模式図である。図5(b)はニッケル層の硬さを例示するグラフである。 図6(a)から図6(c)は実施例3に係る半導体装置の製造方法を例示する断面図である。 図7(a)は実施例4における電極付近の拡大図である。図7(b)は電極の平面図である。 図8(a)から図8(c)は実施例4に係る半導体装置の製造方法を例示する断面図である。 図9は実施例4の変形例における電極の平面図である。
以下、本発明の実施例について説明する。
図1(a)は実施例1に係る半導体装置を例示する断面図である。図1(b)は電極付近の拡大図である。断面図における層の厚さは模式的に例示したものである。
図1(a)においては、個片化前のウェハ状態の半導体装置を示している。図1(a)に示すように、実施例1に係る半導体装置は、基板10と電極11とを備える。図示しないが、電極11とそれと隣接する電極11との間には、絶縁層が形成されていてもよい。基板10は、例えばシリコン(Si)、炭化シリコン(SiC)又はサファイア等からなる絶縁性基板と、絶縁性基板上にエピタキシャル成長された窒化物半導体とを含む半導体基板である。
図1(b)は図1(a)の破線の円で囲んだ部分を拡大している。電極11は、下地層12、ニッケル(Ni)層16、カバー層18及び半田ボール20を含む。例えば厚さ0.5μm〜10μmの金(Au)からなる下地層12は、基板10上に設けられている。絶縁層14は例えば窒化シリコン(SiN)層、酸化シリコン(SiO)層、ポリイミド層等を積層したものであり、基板10上及び下地層12上に設けられている。絶縁層14に形成された開口部からは下地層12が露出している。Ni層16は、露出した下地層12上、及び絶縁層14上に設けられている。図1(b)に破線で区切ったように、Ni層16の下地層12側の領域を第1領域16a、半田ボール側の領域を第2領域16bとする。第1領域16aの厚さ及び第2領域16bの厚さは、それぞれ例えば0.1μm以上、5μm以下である。例えば厚さ30nmのAu等の金属からなるカバー層18は、Ni層16と半田ボール20との間に介在し、Ni層16の上面及び側面を覆っている。カバー層18上には例えば錫、銀及び銅を主成分とする半田(Sn−Ag−Cu系半田)を含む半田ボール20が設けられている。下地層12は基板10の半導体層の上面に接触し、Ni層16は下地層12の上面に接触している。カバー層18はNi層16の上面及び側面に接触している。半田ボール20はカバー層18の上面に接触している。Ni層16は半田ボール20からの半田の拡散を抑制するアンダーバンプメタル(UBM:Under Bump Metal)として機能する。下地層12は電極11の下地、及び配線層として機能する。カバー層18はNi層16の酸化を抑制する保護層として機能する。半田ボール20は、半導体装置と外部の実装基板とを接続する外部接続端子として機能する。
Ni層16の構成についてより詳しく説明する。図2(a)は実施例1における電極の模式図である。図2(b)はニッケル層の硬さを例示するグラフである。図2(b)の横軸は硬さ、縦軸はカバー層18上面からの深さを表す。
図2(a)及び図2(b)に示すように、無電解メッキ法により形成されたNi層16は、硬さの異なる第1領域16a及び第2領域16bを含む。第2領域16bは、第1領域16aに比べて硬い。柔らかい第1領域16aと、硬い第2領域16bとの間で硬さは段階的に変化する。第1領域16aの硬さX1は例えば150Hv以上、500Hv未満であり、第2領域16bの硬さX2は例えば500Hv以上、1000Hv以下である。なお、純粋なNiの硬さは150Hv程度である。無電解メッキ法により形成したNiの硬さは、一般に例えば500Hv程度である。
第2領域16bを硬くする理由は、半田ボール20から下地層12への半田の拡散の反応を抑制するためである。ただし層が硬くなるほど大きなストレスが生じる。そこで第1領域16aを第2領域16bよりも柔らかくすることで、第2領域16bのストレスを緩和することができる。これにより本願発明は、第2領域16bを設けることで、半田の拡散に起因するオープン及びショートを抑制し、第1領域16aを設けることで第2領域16bのストレスに起因する電極11及び半導体基板10のクラックを抑制することができる。また本願発明は、上記構成のNi層16を積層することで、その積層された膜厚と同等の膜厚の硬いNiを単層で形成した場合より、チップと実装基板の熱膨張係数に起因する半田ボール20のクラックを抑制することもできる。それは、一様に硬いNi層では、半田ボール20のストレスを緩和することが難しいからである。一方、Ni層が一様に柔らかい場合には、半田ボール20のストレスを緩和することはできるが、半田の拡散を抑制することは困難である。第1領域16aの硬さの上限は例えば450Hv、400Hv、300Hv等でもよい。第2領域16bの硬さは例えば550〜950Hv、600〜900Hv等でもよい。本発明では、Ni層16は無電解メッキ法により形成されるため、例えば電解メッキ法、蒸着法等により形成した場合よりも緻密な層となる。このため半田の拡散が効果的に抑制される。
一般に、UBMが厚いほど大きなストレスが生じる。実施例1のNi層16は、例えば0.2〜10μm程度の薄い層であるため、ストレスを低減することができ、かつ低コスト化も可能となる。第1領域16aの厚さ及び第2領域16bの厚さは例えば0.2μm以上4.8μm以下でもよいし、0.1μmより大きく5μm未満でもよい。第1領域16aと第2領域16bとは同じ厚さでもよいし、異なる厚さでもよい。
次に実施例1に係る半導体装置の製造方法について説明する。図3(a)から図3(c)は実施例1に係る半導体装置の製造方法を例示する断面図である。
図3(a)に示すように、基板10上に、例えば無電解メッキ法を用いて下地層12を設ける。絶縁層14を設け、絶縁層14に開口部を形成する。図3(b)に示すように、無電解メッキ法を用いて下地層12上にNi層16を設ける。無電解ニッケルメッキ液(以下、メッキ液)は、Niイオン、次亜リン酸又はその塩を含有する。2つのメッキ槽に入れた組成の異なるメッキ液を用いることで、第1領域16a及び第2領域16bを形成する。詳しくは後述する。
図3(c)に示すように、例えば無電解メッキ法を用いてカバー層18を設ける。例えば印刷及びリフロー処理により、カバー層18上に半田ボール20を設ける。以上により図1(a)に示した半導体装置が形成される。さらに基板10を切断することにより個片化された半導体装置が形成される。次にメッキ液の組成について説明する。
図4はP濃度と硬さとの関係を例示するグラフである。横軸は無電解メッキ法に用いられるメッキ液中のリン(P)濃度、縦軸はNi層16の硬さを示す。図4に示すように、例えばP濃度が0wt%のとき硬さは約200Hv、P濃度が2wt%のとき硬さは約700Hv、P濃度が12wt%のとき硬さは約500Hvである。Ni層中に第1領域16a及び第2領域16bを形成するためには、P濃度を0〜15wt%の間で変化させればよい。硬さ150Hv以上500Hv未満の第1領域16aを形成するためには、メッキ液中のP濃度を例えば0wt%以上1wt%以下、又は12wt%より大きくすればよい。またP濃度が1wt%未満、又は12wt%より大きくてもよい。硬さ500Hv以上の第2領域16bを形成するためには、メッキ液中のP濃度を例えば1wt%以上12wt%以下とすればよい。第2領域16bの硬さをより高めるためには、P濃度を1.5wt%以上、10wt%以下としてもよい。
半田ボール20を形成する半田は、例えばSn−Cu系半田、Sn−Ag系半田、錫・銀・ビスマス(Sn−Ag−Bi)系半田、又は錫・亜鉛(Sn−Zn)系半田等を含んでもよく、環境保護のために鉛(Pb)は含まないことが好ましい。下地層12は、例えばCu又はアルミニウム(Al)等、Au以外の金属でも形成してもよいし、Au、Cu又はAlの少なくとも1つを含む合金からなるとしてもよい。カバー層18の材料は、例えばAg等、Au以外の金属でもよい。
半導体層の材料となる窒化物半導体とは、窒素(N)を含む半導体であり、例えば窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化アルミニウムガリウム(AlGaN)、窒化インジウムアルミニウム(InAlN)、窒化インジウムガリウム(InGaN)、窒化インジウム(InN)、及び窒化アルミニウムインジウムガリウム(AlInGaN)等がある。半導体層の材料には窒化物半導体以外に例えばガリウム砒素(GaAs)等、他の半導体を用いてもよい。また基板10は、例えばSi基板、Si基板上にシリコンゲルマニウム(SiGe)を積層した基板、GaAs基板上にGaAs系半導体を積層した基板、リン化インジウム(InP)基板上にInP系半導体を積層した基板等でもよい。半導体装置は、例えばFET(Field Effect Transistor:電界効果トランジスタ)、HBT(Heterojunction Bipolar Transistor:ヘテロ接合バイポーラトランジスタ)、MMIC(Monolithic Microwave Integrated Circuit:モノリシックマイクロ波回路)、LED(Light Emitting Diode:発光ダイオード)、LD(Laser Diode:レーザーダイオード)、液晶に用いられるTFT(Thin Film Transistor:薄膜トランジスタ)等として機能するCSPである。
実施例2はNi層16の硬さが連続的に変化する例である。図5(a)は実施例2における電極の模式図である。図5(b)はNi層の硬さを例示するグラフである。図5(a)においては、Ni層16のハッチングを省略し、点線の楕円で第1領域16a及び第2領域16bを模式的に示している。
図5(a)及び図5(b)に示すように、Ni層16の硬さは下地層12側から半田ボール20側にかけて連続的に高くなる。Ni層16の下面における硬さX1は例えば150Hv以上、500Hv未満であり、上面における硬さX2は例えば500Hv以上、1000Hv以下である。実施例2によれば、実施例1と同様に、低コスト化が可能で、半田の拡散を抑制し、かつストレスを緩和することができる。またNi層16中に硬さが急激に変化する箇所が存在しないため、硬さの異なる領域間の境界においてNi層16が剥離することを抑制できる。
次に実施例2に係る半導体装置の製造方法について説明する。図3(a)から図3(c)に示した図は、実施例2においても共通である。またメッキ液は実施例1において使用したもの同じ種類の溶液であり、P濃度は一定とする。Ni層16を形成する無電解メッキ法において、メッキ液の温度を例えば30℃から80℃まで連続的に変化させる。無電解メッキ法の開始時点においては、メッキ液の温度を例えば30℃程度の低温とすることで柔らかい第1領域16aを形成する。温度を徐々に上げ、無電解メッキ法の後半においては、メッキ液の温度を例えば80℃程度の高温とすることでNi層16へのPの取り込みを促進させる。これにより硬い第2領域16bを形成する。以降の工程は実施例1と同じである。なお、メッキ液の温度は30〜80℃以外に、例えば20〜70℃、40〜90℃等でもよい。
実施例3は、Ni層を設ける工程において熱処理を行う例である。図6(a)から図6(c)は実施例3に係る半導体装置の製造方法を例示する断面図である。
図6(a)に示すように、下地層12上にNi層16を設ける。実施例3におけるメッキ液は、実施例1において使用したものと同じであり、P濃度は一定である。このため、無電解メッキ後のNi層16の硬さは領域に関係なく一定で、例えば100Hv〜500Hv程度である。図6(b)に示すように、Ni層16上にカバー層18を設ける。ウェハ上においてレーザーを走査又は一括照射し、図6(c)に格子斜線で示すようにNi層16の上面付近及びカバー層18を例えば350℃まで加熱する。レーザーの光源として、エキシマレーザー、又はYAG(イットリウム・アルミニウム・ガーネット)レーザー等を用いる。レーザーアニールは、例えば水素(H)ガス、窒素(N)ガス、アルゴン(Ar)ガス等の不活性ガス、及び大気を含む雰囲気中において行う。レーザーアニールにより、Ni層16には硬い第2領域16bが形成される。なお、熱がNi層16の上面から下面に向けて連続的に伝わることで、Ni層16の硬さは図5(b)に示したように連続的に変化する。レーザーアニール以降の工程は実施例1と同じである。
熱処理温度が300℃〜500℃の場合、第2領域16bの硬さは800Hvを超え、熱処理温度が400度付近の場合、硬さは900〜1000Hv程度まで上昇する。所望の硬さに調整するため、熱処理温度を例えば100〜600℃の間で調整する。第2領域16bをより硬くするためには、熱処理温度を例えば200〜500℃、300〜450℃とすることが好ましい。第1領域16aの硬さを低く維持したまま、第2領域16bの硬さを高めるためには、例えばNi層16の上面付近を集中的に、かつ1秒等の短時間、熱処理することが好ましい。このため熱処理の方法としてはレーザーアニールが好ましい。また処理時間が短いため、半導体の特性の劣化が抑制され、かつ製造工程が効率化される。レーザーアニールの場合、レーザーの出力、ビーム走査速度及びパルス幅を調整することで、熱処理温度及び照射時間を変更することができる。
実施例1に示したP濃度の変更、実施例2に示したメッキ温度の変更、及び実施例3に示した熱処理を組み合わせてもよい。例えばメッキ液のP濃度を変更し、かつ温度を連続的に変化させてもよい。また例えばP濃度を変化させてNi層16を形成し、さらにレーザーアニール等の熱処理を行うことで第2領域16bをより硬くすることができる。特に1000Hv程度の硬さを得るためには、熱処理を行うことが好ましい。さらにメッキ液として、例えばNiイオン、ジメチルアミンボラン及びグルコン酸、又はその塩を含有するものを使用してもよい。この場合、ホウ素(B)の濃度の調整、メッキ液の温度の変更、又は熱処理によりNi層16の硬さを調整することができる。
実施例4はNi層16上面に凹凸を設けた例である。図7(a)は実施例4における電極付近の拡大図であり、図7(b)のA−Aに沿った断面を図示している。図7(b)は電極の平面図であり、半田ボール20を透視している。図7(b)の破線の円で囲んだ領域は、半田ボール20が接合する領域である。
図7(a)に示すように、下地層12の表面に凹凸が形成されている。Ni層16の表面の、下地層12の凹凸に対応する位置に、凹凸が形成されている。カバー層18はNi層16の凹凸に沿って設けられており、表面にはNi層16の凹凸を反映した凹凸が形成されている。半田ボール20はカバー層18の凹凸に接触するように設けられている。Ni層16の凹部22の深さは例えば0.5μm〜10μmである。図7(b)に示すように、Ni層16の表面は、複数の凹部22が分布するワッフル構造である。凹凸により下地層12の表面積、及びNi層16の表面積を大きくすることができるため、小さい領域にストレスが集中することを抑制することができる。従って、例えば電極11の径が小さくなった場合でも、ストレスの緩和が可能である。さらに、アンカー効果により下地層12とNi層16、Ni層16とカバー層18、カバー層18と半田ボール20、それぞれの接合強度が高くなる。このため実装信頼性が向上する。
次に実施例4に係る半導体装置の製造方法について説明する。図8(a)から図8(c)は実施例4に係る半導体装置の製造方法を例示する断面図である。実施例1と共通する構成については説明を省略する。
図8(a)に示すように、下地層12を形成した後、例えばエッチング等により、下地層12の表面に凹凸を形成する。凹凸の形成は、絶縁層14を設ける前、設けた後、どちらに行ってもよい。図8(b)に示すように、無電解メッキ法によりNi層16を形成する。下地層12の凹凸に対応した凹凸がNi層16の表面にも形成される。ここで、実施例1と同様にP濃度を変化させることで第1領域16aと第2領域16bとの硬さを調整する。図8(c)に示すように、蒸着法又はスパッタリング法により、Ni層16上に凹凸に沿うようにカバー層18を設ける。リフローを行うことで、溶融した半田が凹凸に充填され、半田ボール20が形成される。また凹凸は、下地層12の表面に形成する以外に、Ni層16の表面又はカバー層18の表面に直接形成することもできる。
次に実施例4の変形例について説明する。図9は実施例4の変形例における電極の平面図である。図9に示すように、Ni層16の表面は、凹部22が十字型に配列される構造でもよい。凹部22の数及び配置は変更してもよい。実施例4において、P濃度の変更、メッキ温度の変更、及び熱処理のいずれか1つを適用してもよいし、複数を組み合わせてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 基板
11 電極
12 下地層
16 Ni層
16a 第1領域
16b 第2領域
18 カバー層
20 半田ボール
22 凹部

Claims (4)

  1. 基板上に下地層を設ける工程と、
    無電解メッキ法により前記下地層上にニッケル層を設ける工程と、
    前記ニッケル層上に半田ボールを設ける工程と、を有し、
    前記ニッケル層の前記半田ボール側の領域である第2領域は、前記ニッケル層の前記下地層側の領域である第1領域に比べて硬く、
    前記ニッケル層を設ける工程は、前記ニッケル層の上面を熱処理する工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記ニッケル層を設ける工程におけるメッキ液中のリン濃度を変化させることを特徴とする請求項1記載の半導体装置の製造方法。
  3. 基板上に下地層を設ける工程と、
    無電解メッキ法により前記下地層上にニッケル層を設ける工程と、
    前記ニッケル層上に半田ボールを設ける工程と、を有し、
    前記ニッケル層の前記半田ボール側の領域である第2領域は、前記ニッケル層の前記下地層側の領域である第1領域に比べて硬く、
    前記ニッケル層を設ける工程において、無電解メッキ法に用いるメッキ液の温度は低温から高温に連続的に変化し、
    前記第1領域を形成するためのメッキ液の温度は低く、前記第2領域を形成するためのメッキ液の温度は高いことを特徴とする半導体装置の製造方法
  4. 前記ニッケル層の表面に凹凸を形成する工程と、
    前記ニッケル層上にカバー層を形成する工程と、をさらに有し、
    前記カバー層の表面には、前記ニッケル層の凹凸を反映した凹凸が設けられることを特徴とする請求項1から3いずれか一項記載の半導体装置の製造方法。
JP2011212873A 2011-09-28 2011-09-28 半導体装置の製造方法 Active JP5839267B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011212873A JP5839267B2 (ja) 2011-09-28 2011-09-28 半導体装置の製造方法
US13/630,171 US8846520B2 (en) 2011-09-28 2012-09-28 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011212873A JP5839267B2 (ja) 2011-09-28 2011-09-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013074174A JP2013074174A (ja) 2013-04-22
JP5839267B2 true JP5839267B2 (ja) 2016-01-06

Family

ID=47910375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011212873A Active JP5839267B2 (ja) 2011-09-28 2011-09-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8846520B2 (ja)
JP (1) JP5839267B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106764558A (zh) * 2016-12-07 2017-05-31 东莞中之光电股份有限公司 一种csp照明闪光模组生产工艺

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8941123B2 (en) 2013-05-30 2015-01-27 International Business Machines Corporation Local interconnects by metal-III-V alloy wiring in semi-insulating III-V substrates
US9437574B2 (en) 2013-09-30 2016-09-06 Freescale Semiconductor, Inc. Electronic component package and method for forming same
US9515034B2 (en) * 2014-01-03 2016-12-06 Freescale Semiconductor, Inc. Bond pad having a trench and method for forming
KR20160037314A (ko) * 2014-09-26 2016-04-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US10115703B2 (en) 2015-03-17 2018-10-30 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
JP7140822B2 (ja) * 2018-03-09 2022-09-21 株式会社カネカ 配線回路、その製造方法
DE102019109200B4 (de) * 2019-04-08 2024-03-07 Infineon Technologies Ag Halbleitervorrichtungen mit nicht-galvanischer verbindung
IT202000001822A1 (it) 2020-01-30 2021-07-30 St Microelectronics Srl Circuito integrato e dispositivo elettronico comprendente una pluralita' di circuiti integrati accoppiati elettricamente tramite un segnale di sincronizzazione instradato attraverso il circuito integrato
IT202000001819A1 (it) * 2020-01-30 2021-07-30 St Microelectronics Srl Circuito integrato e dispositivo elettronico comprendente una pluralita' di circuiti integrati accoppiati elettricamente tramite un segnale di sincronizzazione

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3148202B2 (ja) 1999-06-11 2001-03-19 株式会社フジクラ 半導体パッケージ及びその製造方法
JP4822694B2 (ja) * 2004-11-22 2011-11-24 京セラ株式会社 半導体素子及び半導体素子実装基板
JP5172577B2 (ja) * 2008-09-30 2013-03-27 新日本無線株式会社 半導体装置の製造方法
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106764558A (zh) * 2016-12-07 2017-05-31 东莞中之光电股份有限公司 一种csp照明闪光模组生产工艺

Also Published As

Publication number Publication date
US20130075906A1 (en) 2013-03-28
US8846520B2 (en) 2014-09-30
JP2013074174A (ja) 2013-04-22

Similar Documents

Publication Publication Date Title
JP5839267B2 (ja) 半導体装置の製造方法
US7736945B2 (en) LED assembly having maximum metal support for laser lift-off of growth substrate
US8524573B2 (en) Method for separating a semiconductor layer from a substrate by irradiating with laser pulses
JP5676396B2 (ja) 高光抽出led用の基板除去方法
CN107924974B (zh) 光电子半导体器件及其制造方法
KR102327745B1 (ko) 반도체 장치 및 그의 제조 방법
US20110133216A1 (en) Method of manufacturing semiconductor light emitting device and stacked structure body
JP5433175B2 (ja) 半導体装置
US20110006409A1 (en) Nickel-titanum contact layers in semiconductor devices
JP2017228583A (ja) 半導体装置の製造方法
KR20140081841A (ko) 반도체 소자 및 그 제조방법
US7977132B2 (en) Extension of contact pads to the die edge via electrical isolation
US9401284B2 (en) Semiconductor device
US11183476B2 (en) Silicon carbide semiconductor device, silicon carbide semiconductor assembly, and method of manufacturing silicon carbide semiconductor device
JP5361569B2 (ja) 半導体発光素子及びその製造方法
US11239329B2 (en) Semiconductor device
US20230122575A1 (en) Semiconductor device and method for manufacturing semiconductor device
US11978780B2 (en) Semiconductor device and electrical contact
JP2014175335A (ja) 複合積層基板およびiii族窒化物半導体デバイスの製造方法
US11594507B2 (en) Method for manufacturing semiconductor device
JP2010056228A (ja) 半導体装置およびその製造方法
JP2016122799A (ja) 半導体装置
CN118302852A (zh) 半导体封装装置及其制造方法
JP2016122798A (ja) 半導体装置

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20140828

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151013

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151029

R150 Certificate of patent or registration of utility model

Ref document number: 5839267

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250