KR20160037314A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20160037314A
KR20160037314A KR1020140129202A KR20140129202A KR20160037314A KR 20160037314 A KR20160037314 A KR 20160037314A KR 1020140129202 A KR1020140129202 A KR 1020140129202A KR 20140129202 A KR20140129202 A KR 20140129202A KR 20160037314 A KR20160037314 A KR 20160037314A
Authority
KR
South Korea
Prior art keywords
layer
capping layer
nickel
oxide
zinc oxide
Prior art date
Application number
KR1020140129202A
Other languages
English (en)
Inventor
김봉균
신상원
정종현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140129202A priority Critical patent/KR20160037314A/ko
Priority to US14/816,767 priority patent/US20160093743A1/en
Publication of KR20160037314A publication Critical patent/KR20160037314A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/445—Deposition of conductive or insulating materials for electrodes from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터 기판은 베이스 기판 상에 배치되는 게이트 전극; 상기 게이트 전극과 일부 중첩하여 상기 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층; 배리어층, 상기 배리어층에 배치되는 주배선층, 및 상기 주배선층 상에 배치되는 제1 캡핑층을 포함하고, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및 상기 주배선층의 측면을 커버하는 제2 캡핑층을 포함한다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSSISTOR SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 이다.
액티브 매트릭스(active-matrix) 표시 장치는 스위칭 소자 또는 구동 소자로 박막 트랜지스터를 사용하며, 상기 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트 라인, 화소 전극에 인가되는 신호를 전달하는 데이터 라인을 포함한다.
한편, 상기 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해, 산화물 반도체 기술이 연구되고 있으며, 신호 라인의 저항을 감소시키기 위한 기술이 연구되고 있다. 특히, 상기 신호 라인은 저항 감소를 위하여 구리 물질이 적용되고 있다. 그러나, 상기 구리는 산화물 공정에서 산소와 반응하여 산화물을 형성할 수 있다. 상기 신호 라인의 산화는 박막 트랜지스터의 신뢰성 저하의 원인이 될 수 있다.
본 발명의 일 목적은 신뢰성이 향상된 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 박막 트랜지스터 기판은 베이스 기판 상에 배치되는 게이트 전극; 상기 게이트 전극과 일부 중첩하여 상기 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층; 배리어층, 상기 배리어층에 배치되는 주배선층, 및 상기 주배선층 상에 배치되는 제1 캡핑층을 포함하고, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및 상기 주배선층의 측면을 커버하는 제2 캡핑층을 포함한다.
상기 제2 캡핑층은 니켈-인, 니켈-붕소, 금-니켈, 주석-납, 주석, 및 은 중 하나를 포함할 수 있다. 여기서, 상기 제2 캡핑층은 총 중량의 8wt% 내지 15wt%의 인을 함유하는 니켈-인을 포함할 수 있으며, 상기 제2 캡핑층의 두께는 0.1㎛ 이상일 수 있다.
상기 배리어층 및 상기 제1 캡핑층은 투명 도전성 산화물을 포함할 수 있다. 여기서, 상기 배리어층 및 상기 제1 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있으며, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다.
상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극과 일부 중첩하고, 산화물 반도체 물질을 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 배리어층, 주배선층 및 제1 캡핑층을 포함하는 도전막을 형성하는 단계; 제1 식각 공정을 수행하여, 상기 반도체층 및 상기 도전막을 일괄 식각하여 상기 게이트 전극과 일부 중첩하는 도전 패턴을 형성하는 단계; 상기 게이트 전극과 중첩하는 상기 도전 패턴을 제거하여 제2 식각 공정을 수행하여, 박막 트랜지스터를 형성하는 단계; 및 상기 주배선층의 측면을 커버하는 제2 캡핑층을 형성하는 단계를 포함한다.
상기 제2 캡핑층은 무전해 니켈 도금법을 통해 형성될 수 있으며, 상기 니켈 도금법은 차아인산염을 환원제로 사용할 수 있다. 상기 차아인산염은 차아인산 나트륨일 수 있다.
상술한 바와 같은 박막 트랜지스터 기판 및 이의 제조 방법은 신호 라인의 산화를 방지할 수 있다. 따라서, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 표시 장치의 평면도이다.
도 2는 도 1의 I-I' 라인에 따른 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 표시 장치의 평면도이며, 도 2는 도 1의 I-I' 라인에 따른 단면도이며, 도 3은 도 2의 A 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 표시 장치는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판에 대향하는 대향 기판(OS), 및 상기 박막 트랜지스터 기판과 상기 대향 기판(OS) 사이에 배치되는 표시 소자(DD)를 포함할 수 있다.
상기 박막 트랜지스터 기판은 베이스 기판(BS), 및 상기 베이스 기판(BS) 상에 배치되는 박막 트랜지스터(TFT)를 구비한다. 여기서, 상기 박막 트랜지스터(TFT)는 상기 베이스 기판(BS) 상에 배치되고 서로 교차하는 방향으로 연장된 게이트 라인(GL) 및 데이터 라인(DL)에 접속할 수 있다.
상기 베이스 기판(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(BS)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함한다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함한다. 상기 베이스 기판(BS)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 베이스 기판(BS) 및 상기 박막 트랜지스터(TFT) 사이에는 절연막(BL)이 배치될 수 있다. 상기 절연막(BL)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막(BL)은 상기 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 절연막(BL)은 상기 베이스 기판(BS)의 표면을 평탄화할 수 있다. 경우에 따라, 상기 절연막(BL)은 생략될 수도 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 상기 게이트 전극(GE)에 일부 중첩하는 반도체층(SCL), 상기 반도체층(SCL)의 일단에 접속하는 소스 전극(SE), 및 상기 반도체층(SCL)의 타단에 접속하는 드레인 전극(DE)를 포함할 수 있다.
상기 게이트 전극(GE)은 상기 절연막(BL) 상에 배치되고, 상기 반도체층(SCL)과 중첩할 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)의 일부가 돌출된 형상일 수 있다. 또한, 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되어 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치될 수 있으며, 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 또한, 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 접속된 영역들 사이의 영역은 박막 트랜지스터(TFT)의 채널 영역일 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SCL) 상에 배치될 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)의 일부가 돌출된 형상일 수 있다. 상기 드레인 전극(DE)은 상기 반도체층(SCL) 상에서 상기 소스 전극(SE)과 이격되어 배치될 수 있다.
상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)은 배리어층(CBL), 상기 배리어층(CBL) 상에 배치되는 주배선층(MSL), 제1 캡핑층(CCL1)을 포함할 수 있다. 또한, 상기 주배선층(MSL)의 측면은 제2 캡핑층(CCL2)에 의해 커버될 수 있다.
우선, 상기 주배선층(MSL)은 구리 또는 구리 합금과 같은 저저항 물질을 포함할 수 있다.
상기 배리어층(CBL)은 상기 주배선층(MSL)에 포함된 구리 물질이 상기 반도체층(SCL)으로 확산되는 것을 방지할 수 있다. 또한, 상기 배리어층(CBL)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 배리어층(CBL)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다. 여기서, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다.
상기 제1 캡핑층(CCL1)은 상기 배리어층(CBL)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 캡핑층(CCL1)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다. 여기서, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다.
상기 제2 캡핑층(CCL2)은 상기 주배선층(MSL)의 측면을 커버하여, 상기 주배선층(MSL)의 측면 산화를 방지할 수 있다. 또한, 상기 제2 캡핑층(CCL2)은 니켈-인, 니켈-붕소, 금-니켈, 주석-납, 주석, 및 은 중 하나를 포함할 수 있다. 예를 들면, 상기 제2 캡핑층(CCL2)은 니켈-인을 포함하는 무전해 니켈 도금막일 수 있다. 여기서, 상기 제2 캡핑층(CCL2)은 총 중량의 8wt% 내지 15wt%의 인을 함유할 수 있다. 또한, 상기 제2 캡핑층(CCL2)의 두께는 0.1㎛ 이상일 수 있다.
상기 박막 트랜지스터(TFT) 상부에는 보호막(PL)이 배치될 수 있다. 상기 보호막(PL)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PL)은 무기 보호막(PL1) 및 상기 무기 보호막(PL1) 상에 배치되는 유기 보호막(PL2)을 포함할 수 있다. 상기 무기 보호막(PL1)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막(PL2)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막(PL2)은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
또한, 상기 보호막(PL)은 상기 드레인 전극(DE)의 일부를 노출시키는 콘택 홀(CH)을 구비할 수 있다.
상기 보호막(PL)의 상부에는 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)에 접속하는 상기 표시 소자(DD)가 배치될 수 있다.
상기 표시 소자(DD)는 제1 전극(PE), 상기 제1 전극(PE)에 대향하는 제2 전극(CE), 및 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 광을 투과시키거나 광을 생성할 수 있는 광학층(LC)을 포함할 수 있다.
또한, 상기 표시 소자(DD)는 액정 표시 소자(liquid crystal display device, LCD device), 전기영동 표시 소자(electrophoretic display device, EPD device), 일렉트로웨팅 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자(DD)로 상기 액정 표시 소자를 예로서 설명한다. 따라서, 상기 광학층(LC)은 액정층일 수 있다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 표시 소자(DD)는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
상기 제1 전극(PE)은 상기 보호막(PL) 상에 배치되고, 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)에 접속될 수 있다. 또한, 상기 제1 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
상기 광학층(LC)은 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 제1 전극(PE) 및 상기 제2 전극(CE) 사이에 형성되는 전계에 의하여 특정 방향으로 배열되어 광의 투과도를 조절할 수 있다. 따라서, 상기 광학층(LC)은 상기 전계에 의하여 상기 백라이트 유닛으로부터 제공되는 상기 광을 투과시켜, 상기 표시 소자(DD)가 영상을 표시할 수 있도록 한다.
상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 제2 전극(CE)은 외부에서 제공되는 공통 전압(Vcom)을 인가받는다.
한편, 상기 제2 전극(CE)은 상기 베이스 기판(BS)에 마주하는 대향 기판(OS)의 일면에 배치될 수 있다.
상기 대향 기판(OS)은 상기 제2 전극(CE)뿐만 아니라, 상기 백라이트 유닛에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시)를 구비할 수 있다. 여기서 상기 컬러 필터는 적색, 녹색, 청색, 황색 및 백색 중 어느 하나의 색상을 가지며, 증착 또는 코팅과 같은 공정을 통하여 형성될 수 있다.
상기 박막 트랜지스터 기판은 상기 주배선층(MSL)이 상기 제1 캡핑층(CCL1) 및 상기 제2 캡핑층(CCL2)에 의해 커버된다. 따라서, 상기 주배선층(MSL)은 외부에 노출되지 않아 산화가 방지될 수 있다. 따라서, 상기 박막 트랜지스터(TFT)의 신뢰성이 향상될 수 있다.
하기에서는 도 4 내지 도 9를 참조하여, 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명한다. 도 4 내지 도 9는 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4를 참조하면, 베이스 기판(BS) 상에 절연막(BL)을 형성한다.
상기 베이스 기판(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(BS)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함한다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함한다. 상기 베이스 기판(BS)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 절연막(BL)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막(BL)은 상기 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 절연막(BL)은 상기 베이스 기판(BS)의 표면을 평탄화할 수 있다.
상기 절연막(BL)을 형성한 후, 상기 절연막(BL) 상에 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)의 일부가 돌출된 형상일 수 있다. 또한, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한 후, 상기 게이트 전극(GE)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 반도체층(SCL)을 형성한다. 상기 반도체층(SCL)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 반도체층(SCL)을 형성한 후, 상기 반도체층(SCL) 상에 도전막(CL)을 형성한다. 상기 도전막(CL)은 상기 반도체층(SCL) 상에 배치되는 배리어층(CBL), 상기 배리어층(CBL) 상에 배치되는 주배선층(MSL), 상기 주배선층(MSL) 상에 배치되는 제1 캡핑층(CCL1)을 포함한다.
상기 도전막(CL)의 형성 방법을 하기에서 상세히 설명한다.
우선, 상기 반도체층(SCL) 상에 상기 배리어층(CBL)을 형성한다. 상기 배리어층(CBL)은 상기 반도체층(SCL) 상에 투명 도전성 산화물을 증착하여 형성될 수 있다. 상기 투명 도전성 산화물은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나일 수 있다. 여기서, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다.
상기 배리어층(CBL)을 형성한 후, 상기 배리어층(CBL) 상에 상기 주배선층(MSL)을 형성한다. 상기 주배선층(MSL)은 구리 또는 구리 합금과 같은 저저항 물질을 포함할 수 있다.
상기 주배선층(MSL)을 형성한 후, 상기 주배선층(MSL) 상에 상기 제1 캡핑층(CCL)을 형성한다. 상기 제1 캡핑층(CCL)은 상기 배리어층(CBL)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 캡핑층(CCL)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다. 여기서, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다. 상기 아연 산화물(ZnO)은 일반적으로 비정질 물질이다. 따라서, 상기 제1 캡핑층(CCL1)은 상기 주배선층(MSL)의 구리 물질이 상기 제1 캡핑층(CCL1)의 결정립계 사이로 침투 또는 확산되는 것을 방지할 수 있다. 특히, 상기 제1 캡핑층(CCL)은 산화 규소(SiOx)로 형성된 무기 보호막 증착시, 상기 무기 보호막 및 상기 주배선층(MSL)이 직접 접촉하여 구리 산화물(CuOx)이 생성되는 것을 방지할 수 있다. 상기 구리 산화물(CuOx)은 상기 무기 보호막의 들뜸(lifting)을 발생시킬 수 있으며, 콘택 홀 형성시 상기 주배선층(MSL)의 부식을 발생시킬 수 있다.
도 5를 참조하면, 상기 도전막(CL)을 형성한 후, 상기 반도체층(SCL) 및 상기 도전막(CL)을 일괄 식각하는 제1 식각 공정을 수행한다. 상기 제1 식각 공정은 습식 식각 공정일 수 있다. 또한, 상기 제1 식각 공정에 의해, 상기 게이트 전극(GE)과 일부 중첩하는 도전 패턴(CP)이 형성될 수 있다. 여기서, 상기 도전 패턴(CP)은 상기 배리어층(CBL), 상기 주배선층(MSL), 및 상기 제1 캡핑층(CCL1)을 포함할 수 있다.
도 6을 참조하면, 상기 제1 식각 공정 이후, 상기 도전 패턴(CP)의 일부를 식각하는 제2 식각 공정을 수행한다. 상기 제2 식각 공정은 습식 식각 공정일 수 있다. 상기 제2 식각 공정에서, 상기 배리어층(CBL), 상기 주배선층(MSL) 및 상기 캡핑층(CCL)의 상기 게이트 전극(GE)과 중첩하는 영역이 제거될 수 있다. 따라서, 상기 게이트 전극(GE)과 중첩하는 상기 반도체층(SCL)이 노출될 수 있다. 상기 반도체층(SCL)의 노출된 영역은 박막 트랜지스터(TFT)의 채널 영역일 수 있다.
또한, 상기 제2 식각 공정에 의해, 상기 배리어층(CBL), 상기 주배선층(MSL), 상기 제1 캡핑층(CCL1)을 포함하는 데이터 라인(DL), 소스 전극(SE), 및 드레인 전극(DE)이 형성될 수 있다. 따라서, 상기 게이트 전극(GE), 상기 반도체층(SCL), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터(TFT)가 완성될 수 있다.
도 7을 참조하면, 상기 제2 식각 공정 후, 상기 제2 식각 공정에 의해 노출되는 상기 주배선층(MSL)의 측면을 커버하는 제2 캡핑층(CCL2)을 형성한다. 상기 제2 캡핑층(CCL2)은 상기 주배선층(MSL)에 포함된 구리의 확산을 방지할 수 있다.
상기 제2 캡핑층(CCL2)은 니켈-인, 니켈-붕소, 금-니켈, 주석-납, 주석, 및 은 중 하나를 포함할 수 있다. 예를 들면, 상기 제2 캡핑층(CCL2)은 니켈-인을 포함할 수 있다. 여기서, 상기 제2 캡핑층(CCL2)은 총 중량의 8wt% 내지 15wt%의 인을 함유할 수 있다.
또한, 상기 제2 캡핑층(CCL2)은 무전해 도금법을 통해 형성될 수 있다. 예를 들면, 상기 제2 캡핑층(CCL2)은 무전해 니켈 도금막일 수 있다. 여기서, 상기 무전해 니켈 도금막은 하기의 화학식 1 및 2에 의해 상기 주배선층(MSL)의 측면에 형성될 수 있다.
Figure pat00001
Figure pat00002
여기서, 상기 무전해 도금법은 차아인산염을 환원제로 사용하여 상기 제2 캡핑층(CCL2)을 형성할 수 있다. 상기 차아인산염은 차아인산 나트륨일 수 있다.
상기 차아인산염을 환원제로 사용하는 무전해 니켈 도금의 경우, 생성된 상기 무전해 니켈 도금막은 일반적으로 니켈(Ni)과 인(P)의 비정질막일 수 있다. 특히, 인 함량이 8wt% 내지 15 wt%인 상기 무전해 니켈 도금막은 막 두께가 0.1 ㎛ 이상인 조건하에서 치밀하고 평활한 막을 형성할 수 있다. 이는 인의 함량이 8 wt% 이상으로 되면, 상기 무전해 니켈 도금막이 비정질 상태로 퇴적되기 때문에 결정립 경계에서 핀홀이 발생하기 어렵기 때문이다.
도 8을 참조하면, 상기 제2 캡핑층(CCL2)을 형성한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(PL)을 형성한다. 상기 보호막(PL)은 무기 보호막(PL1) 및 상기 무기 보호막(PL1) 상에 배치되는 유기 보호막(PL2)을 포함할 수 있다.
이를 보다 상세히 설명하면, 우선, 상기 박막 트랜지스터(TFT)를 커버하는 상기 무기 보호막(PL1)을 형성한다. 상기 무기 보호막(PL1)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 무기 보호막(PL1)은 상기 실리콘 산화물을 포함할 수 있다. 여기서, 상기 무기 보호막(PL1) 형성시, 상기 주배선층(MSL)은 상기 제1 캡핑층(CCL1) 및 상기 제2 캡핑층(CCL2)에 의해 외부로 노출되지 않으므로, 산화되지 않을 수 있다.
상기 무기 보호막(PL1)을 형성한 후, 상기 무기 보호막(PL1) 상에 상기 유기 보호막(PL2)을 형성한다. 상기 유기 보호막(PL2)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막(PL2)은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 보호막(PL)을 형성한 후, 상기 보호막(PL)을 패터닝하여, 상기 드레인 전극(DE)의 일부를 노출시키는 콘택 홀(CH)을 형성한다.
상기 콘택 홀(CH)을 형성한 후, 상기 보호막(PL) 상에 투명 도전성 물질을 도포하고, 패터닝하여 상기 드레인 전극(DE)에 접속하는 제1 전극(PE)을 형성한다. 상기 제1 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
도 9를 참조하면, 상기 제1 전극(PE)을 형성한 후, 상기 제1 전극(PE) 상에 복수의 액정 분자들을 포함하는 광학층(LC)을 배치한다.
상기 광학층(LC)을 배치한 후, 상기 광학층(LC) 상에 대향 기판(OS)을 배치한다. 상기 대향 기판(OS)은 상기 제1 전극(PE)과 마주하는 면 상에 제2 전극(CE)을 구비한다. 상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, 투명 도전성 산화물을 포함할 수 있다.
상기 보호막(PL) 상에 순차적으로 배치되는 상기 제1 전극(PE), 상기 광학층(LC) 및 상기 제2 전극(CE)은 표시 소자(DD)를 구성한다.
상기 박막 트랜지스터 기판의 제조 방법은 상기 주배선층(MSL)을 상기 제1 캡핑층(CCL1) 및 상기 제2 캡핑층(CCL2)으로 커버한 후, 실리콘 산화물을 포함하는 상기 무기 보호막(PL1)을 형성한다. 따라서, 상기 주배선층(MSL)이 산화물과 접촉하지 않으므로, 상기 주배선층(MSL)의 산화를 방지할 수 있다. 따라서, 상기 박막 트랜지스터 기판의 제조 방법은 신호 라인의 산화에 따른 박막 트랜지스터의 신뢰성이 저하되는 것을 방지할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
BS; 베이스 기판 BL; 절연막
TFT; 박막 트랜지스터 SCL; 반도체층
GE; 게이트 전극 SE; 소스 전극
DE; 드레인 전극 CBL; 배리어층
MSL; 주배선층 CCL1; 제1 캡핑층
CCL2; 제2 캡핑층 GI; 게이트 절연막
PL; 보호막 CH; 콘택 홀
GL; 게이트 라인 DL; 데이터 라인
DD; 표시 소자 PE; 제1 전극
CE; 제2 전극 LC; 액정층
OS; 대향 기판

Claims (17)

  1. 베이스 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극과 일부 중첩하여 상기 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층;
    배리어층, 상기 배리어층에 배치되는 주배선층, 및 상기 주배선층 상에 배치되는 제1 캡핑층을 포함하고, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및
    상기 주배선층의 측면을 커버하는 제2 캡핑층을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제2 캡핑층은 니켈-인, 니켈-붕소, 금-니켈, 주석-납, 주석, 및 은 중 하나를 포함하는 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 제2 캡핑층은 총 중량의 8wt% 내지 15wt%의 인을 함유하는 니켈-인을 포함하는 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 제2 캡핑층의 두께는 0.1㎛ 이상인 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 배리어층 및 상기 제1 캡핑층은 투명 도전성 산화물을 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 배리어층 및 상기 제1 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상인 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 박막 트랜지스터 기판.
  9. 베이스 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 일부 중첩하고, 산화물 반도체 물질을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 배리어층, 주배선층 및 제1 캡핑층을 포함하는 도전막을 형성하는 단계;
    제1 식각 공정을 수행하여, 상기 반도체층 및 상기 도전막을 일괄 식각하여 상기 게이트 전극과 일부 중첩하는 도전 패턴을 형성하는 단계;
    상기 게이트 전극과 중첩하는 상기 도전 패턴을 제거하여 제2 식각 공정을 수행하여, 박막 트랜지스터를 형성하는 단계; 및
    상기 주배선층의 측면을 커버하는 제2 캡핑층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 캡핑층은 니켈-인, 니켈-붕소, 금-니켈, 주석-납, 주석, 및 은 중 하나를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 제2 캡핑층은 총 중량의 8wt% 내지 15wt%의 인을 함유하는 니켈-인을 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 캡핑층은 무전해 니켈 도금법을 통해 형성되는 박막 트랜지스터 기판의 제조 방법.
  13. 제12 항에 있어서,
    상기 무전해 니켈 도금법은 차아인산염을 환원제로 사용하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13 항에 있어서,
    상기 차아인산염은 차아인산 나트륨인 박막 트랜지스터 기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 배리어층 및 상기 제1 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상인 박막 트랜지스터 기판의 제조 방법.
  17. 제11 항에 있어서,
    상기 제2 캡핑층의 두께는 0.1㎛ 이상인 박막 트랜지스터 기판의 제조 방법.
KR1020140129202A 2014-09-26 2014-09-26 박막 트랜지스터 기판 및 이의 제조 방법 KR20160037314A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140129202A KR20160037314A (ko) 2014-09-26 2014-09-26 박막 트랜지스터 기판 및 이의 제조 방법
US14/816,767 US20160093743A1 (en) 2014-09-26 2015-08-03 Thin film transistor substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140129202A KR20160037314A (ko) 2014-09-26 2014-09-26 박막 트랜지스터 기판 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20160037314A true KR20160037314A (ko) 2016-04-06

Family

ID=55585357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140129202A KR20160037314A (ko) 2014-09-26 2014-09-26 박막 트랜지스터 기판 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US20160093743A1 (ko)
KR (1) KR20160037314A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104392999B (zh) * 2014-09-30 2017-03-29 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
CN111785736A (zh) * 2020-07-08 2020-10-16 Tcl华星光电技术有限公司 阵列基板及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100117937A (ko) * 2009-04-27 2010-11-04 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101751560B1 (ko) * 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5839267B2 (ja) * 2011-09-28 2016-01-06 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20160093743A1 (en) 2016-03-31

Similar Documents

Publication Publication Date Title
KR102089074B1 (ko) 표시패널용 어레이 기판 및 그 제조방법
EP3173861B1 (en) Liquid crystal display device and manufacturing method thereof
US10394098B2 (en) Conductive pattern structure and its array substrate and display device
KR102101863B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치
CN104035228B (zh) 液晶显示器及其制造方法
US9786506B2 (en) Array substrate, manufacturing method therefor and display device
US20150287799A1 (en) Semiconductor device, display panel, and semiconductor device manufacturing method
KR20170115138A (ko) 표시 장치
KR102373687B1 (ko) 표시장치 및 이의 제조방법
KR20160053262A (ko) 표시 기판 및 이의 제조 방법
KR102230619B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20170052801A (ko) 표시 장치 및 그 제조 방법
CN107526220B (zh) 显示装置及其制造方法
WO2018137441A1 (zh) 阵列基板及其制备方法、显示面板
CN116565027A (zh) 制造薄膜晶体管的方法
KR20160128518A (ko) 표시장치 및 그 제조방법
KR20160037314A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US8563341B2 (en) Thin film transistor array substrate and manufacturing method for the same
KR102477984B1 (ko) 액정 표시 장치 및 그 제조 방법
US8405086B1 (en) Pixel structure of display panel and method for manufacturing the same
KR102602162B1 (ko) 표시 장치 및 그 제조 방법
US20160370674A1 (en) Display device and manufacturing method thereof
KR101627518B1 (ko) 횡전계 방식 액정표시장치 및 그 제조 방법
KR100926429B1 (ko) 액정표시장치 및 그 제조방법
KR101938627B1 (ko) 박막트랜지스터 기판 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid