KR20160053262A - 표시 기판 및 이의 제조 방법 - Google Patents

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KR20160053262A
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이신흥
김만진
박종균
이금희
이기정
임찬영
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삼성디스플레이 주식회사
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Abstract

표시 기판은 베이스 기판 상에 배치되고 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴, 상기 게이트 패턴의 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 데이터 금속 패턴의 상부에 배치되는 제1 전극 패턴, 상기 제1 전극 상에 배치되고 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 전체적으로 중첩하는 저저항 전극 패턴 및 상기 제1 전극과 중첩하는 제2 전극 패턴을 포함한다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 전극의 저항을 낮추고 투과율을 높일 수 있는 표시 기판 및 상기 표시 기판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 패널은 표시 기판, 표시 기판과 마주하는 상부 기판, 및 표시 기판과 상부 기판과의 사이에 개재된 액정층으로 이루어진다. 표시 기판은 복수의 신호 배선들과 상기 신호 배선들에 연결된 복수의 박막 트랜지스터들이 형성된다.
일반적으로 액정 표시 패널은 TN(twisted nematic) 모드를 이용하고 있으며, 최근에는 광시야각 확보를 위해PLS (plane to line switching) 모드를 많이 이용하고 있다.
상기 PLS 모드의 액정 표시 패널은 박막 트랜지스터가 형성되는 박막 트랜지스터(thin film Transistor) 기판 상에 화소 전극 및 상기 화소 전극과 중첩되는 공통 전극을 형성하여 상기 화소 전극과 상기 공통 전극 간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
상기 공통 전극은 주로 산화 아연 주석(indium zinc oxide: IZO)을 포함하는 투명 도전층으로 형성된다. 그러나, 상기 IZO는 저항이 큰 물질이다. 따라서, 대형 패널에서는 저항 기인성 얼룩등이 발생될 수 있다. 따라서, 상기 얼룩을 방지하기 위해 공통 전극을 연결하는 콘택홀 및 공통 배선을 형성하게 된다. 그러나, 상기 콘택홀 및 상기 공통 배선을 가리기 위해 차광부재를 형성해야 한다. 이에 따라, 패널의 투과율이 감소하게 된다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 전극의 저항을 낮추고 투과율을 높일 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판 상에 배치되고 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴, 상기 게이트 패턴의 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 데이터 금속 패턴의 상부에 배치되는 제1 전극 패턴, 상기 제1 전극 상에 배치되고 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 전체적으로 중첩하는 저저항 전극 패턴 및 상기 제1 전극과 중첩하는 제2 전극 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 저저항 전극 패턴은 상기 게이트 금속 패턴 또는 상기 데이터 금속 패턴과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 저저항 전극 패턴은 상기 제1 전극 패턴과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 데이터 금속 패턴과 상기 제1 전극 패턴 사이에 배치되는 유기막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 제1 전극 패턴, 상기 저저항 전극 패턴 및 상기 유기막을 통해 형성되어 상기 드레인 전극을 부분적으로 노출하는 콘택홀을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 패턴은 상기 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 패턴은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 패턴에는 공통 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 패턴은 투명 도전성 물질을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판상에 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계, 상기 게이트 금속 패턴이 형성된 베이스 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계, 상기 데이터 금속 패턴이 형성된 베이스 기판 상에 유기막을 형성하는 단계, 상기 유기막을 통해 형성되며 상기 드레인 전극을 부분적으로 노출시키는 제1 콘택홀을 형성하는 단계, 상기 제1 콘택홀이 형성된 베이스 기판 상에 제1 전극 패턴을 형성하는 단계, 상기 제1 전극 패턴이 형성된 베이스 기판 상에 저저항 전극 패턴을 형성하는 단계, 상기 제1 금속 패턴 및 상기 저저항 전극 패턴을 부분적으로 제거하여 상기 유기막 및 상기 드레인 전극을 부분적으로 노출하는 제2 콘택홀을 형성하는 단계 및 상기 제2 콘택홀이 형성된 베이스 기판 상에 제2 전극 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 저저항 전극 패턴을 형성하는 단계는 상기 제1 전극 패턴 상에 포토레지스트층을 형성하는 단계, 상기 포토레지스트층을 배면 노광하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴 상에 저저항 전극층을 형성하는 단계 및 상기 포토레지스트 패턴을 부분적으로 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 포토레지스트 패턴을 부분적으로 제거하는 단계는 상기 포토레지스트 패턴 상에 배치되는 저저항 전극층을 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 포토레지스트층은 네거티브 타입 포토레지스트 조성물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 콘택홀을 형성하는 단계는 제1 금속 패턴 및 상기 저저항 전극 패턴을 습식 식각 방법에 의해 부분적으로 제거하는 단계, 상기 제1 금속 패턴 및 상기 저저항 전극 패턴이 부분적으로 제거된 베이스 기판 상에 절연층을 형성하는 단계 및 상기 절연층을 건식 식각 방법에 의해 부분적으로 제거하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 저저항 전극 패턴은 상기 게이트 금속 패턴 또는 상기 데이터 금속 패턴과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 저저항 전극 패턴은 상기 제1 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 패턴에는 공통 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 패턴은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 패턴은 상기 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극 패턴은 투명 도전성 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 저저항 전극 패턴은 상기 공통 전극 상에 직접 형성된다. 따라서, 상기 저저항 전극 패턴은 상기 공통 전극과 전기적으로 연결된다. 이에 따라, 상기 저저항 전극 패턴이 상기 공통 전극과 전기적으로 연결되므로 상기 공통 전극의 저항이 전체적으로 낮아질 수 있다.
또한, 상기 공통 전극의 저항이 전체적으로 낮아지므로 별도의 콘택홀 및 공통 배선이 없이도 상기 공통 전극에 전체적으로 균일한 전압이 인가될 수 있다. 이에 따라, 저항으로 인한 표기 시판의 얼룩이 감소될 수 있다.
또한, 상기 공통 전극에 연결되는 공통 배선 및 콘택홀이 생략될 수 있으므로 표시 기판의 투과율이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 16은 도 2의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 기판(1000)은 베이스 기판(100), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 게이트 절연층(110), 액티브 패턴(AP), 제1 패시베이션층(120), 유기막(130), 공통 전극(CE), 저저항 전극 패턴(EP), 제2 패시베이션층(160) 및 화소 전극(PE)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 스위칭 소자(SW)의 게이트 전극(GE)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연층(110)이 형성된다. 상기 게이트 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 게이트 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(110) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(120)이 형성된다. 상기 제1 패시베이션층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 패시베이션층(120) 상에는 상기 유기막(130)이 형성된다. 상기 유기막(130)은 상기 표시 기판(1000)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(130)은 컬러 필터층 일 수 있다. 상기 유기막(130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막(130) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
상기 공통 전극(CE) 상에는 상기 저저항 전극 패턴(EP)이 형성된다. 상기 저저항 전극 패턴(EP)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 저저항 전극 패턴(EP)은 상기 게이트 금속 패턴 또는 상기 데이터 금속 패턴과 동일한 물질을 포함할 수 있다.
상기 저저항 전극 패턴(EP)은 평면도 상에서 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 전체적으로 중첩한다. 상기 저저항 전극 패턴(EP)은 상기 공통 전극(CE) 상에 직접 형성된다. 따라서, 상기 저저항 전극 패턴(EP)은 상기 공통 전극(CE)과 전기적으로 연결된다.
상기 저저항 전극 패턴(EP)이 상기 공통 전극(CE)과 전기적으로 연결되므로 상기 공통 전극(CE)의 저항이 전체적으로 낮아질 수 있다. 따라서, 상기 공통 전극(CE)에 전체적으로 균일한 전압이 인가될 수 있다. 이에 따라, 저항으로 인한 표기 시판의 얼룩이 감소될 수 있다.
또한, 상기 공통 전극(CE)의 저항이 전체적으로 낮아지므로, 상기 공통 전극(CE)에 연결되는 공통 배선이 생략될 수 있다. 따라서, 상기 공통 배선과 상기 공통 전극(CE)을 연결하기 위한 콘택홀도 생략될 수 있다. 이에 따라, 상기 공통 배선과 상기 콘택홀이 생략되므로 표시 기판의 투과율이 향상될 수 있다.
상기 저저항 전극 패턴(EP) 상에는 제2 패시베이션층(160)이 형성된다. 상기 제2 패시베이션층(160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 패시베이션층(120), 상기 유기막(130), 상기 공통 전극(CE), 상기 저저항 전극 패턴(EP)을 통해 콘택홀(CH)이 형성된다. 상기 콘택홀(CH)은 상기 드레인 전극(DE)을 부분적으로 노출 시킨다.
상기 제2 패시베이션층(160) 상에는 상기 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
도 3 내지 도 16은 도 2의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 상기 베이스 기판(100) 위에 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 상기 게이트 전극(GE) 및 게이트 라인(GL)을 포함할 수 있다.
상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 4를 참조하면, 상기 게이트 절연층(110) 위에 액티브 패턴(AP) 및 데이터 금속 패턴을 형성한다. 상기 데이터 금속 패턴은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(120)이 형성된다. 상기 제1 패시베이션층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 5를 참조하면, 제1 패시베이션층(120) 상에 유기막(130)이 형성된다.
상기 유기막(130)은 상기 표시 기판(1000)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(130)은 컬러 필터층 일 수 있다. 상기 유기막(130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
도 6을 참조하면, 상기 제1 패시베이션층(120) 및 상기 유기막(130)을 통과하는 컨택홀(CH)을 형성한다.
상기 제1 패시베이션층(120) 및 상기 유기막(130)은 건식 식각 방법에 의해 부분적으로 제거될 수 있다. 상기 컨택홀(CH)은 상기 드레인 전극(DE)을 부분적으로 노출시킨다.
도 7을 참조하면, 상기 컨택홀(CH)이 형성된 베이스 기판(100) 상에 공통 전극(CE)을 형성한다.
상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
도 8을 참조하면, 상기 공통 전극(CE)이 형성된 상기 베이스 기판(100) 상에 포토레지스트층(PRL)을 형성한다.
상기 포토레지스트층(PRL)은 포토 레지스트 조성물을 포함한다. 상기 포토 레지스트 조성물은 노광되지 않은 부분이 현상액에 의해 제거되는 네거티브 타입의 포토 레지스트 조성물일 수 있다. 예를 들면, 상기 포토 레지스트 조성물은 에틸렌성 불포화 화합물, 광중합개시제, 열경화성 조성물 및 유기 용매를 포함할 수 있다.
상기 포토레지스트층(PRL)이 네거티브 타입의 포토 레지스트 조성물을 포함하는 경우, 노광되지 않은 부분이 현상액에 의해 제거된다.
도 9를 참조하면, 상기 포토 포토레지스트층(PRL)을 배면 노광하여 포토레지스트 패턴(PR)을 형성한다.
상기 포토레지스트층(PRL)은 포토 레지스트 조성물을 포함한다. 상기 포토 레지스트 조성물은 노광되지 않은 부분이 현상액에 의해 제거되는 네거티브 타입의 포토 레지스트 조성물일 수 있다. 상기 포토레지스트층(PRL)은 현상액에 의해 부분적으로 제거될 수 있다. 이 때, 상기 포토레지스트층(PRL) 중에서 노광되지 않은 부분은 제거되고, 광을 받은 부분은 상기 공통 전극(CE)상에 남게 된다.
상기 포토레지스트층(PRL)이 포지티브 타입의 포토 레지스트 조성물을 포함하는 경우, 노광되지 않은 부분이 현상액에 의해 제거된다. 상기 포토레지스트층(PRL)을 게이트 금속 패턴 및 데이터 금속 패턴을 마스크로 하여 노광하여 포토레지스트 패턴(PR)을 형성한다.
상기 배면 노광은 상기 베이스 기판(100)의 하면으로부터 상면으로 광을 주사하여 상기 포토레지스트층(PRL)을 노광한다. 상기 베이스 기판(100)은 투명한 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다. 따라서, 광이 투과될 수 있다.
또한, 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 따라서, 상기 공통 전극(CE)을 통해 광이 투과될 수 있다.
그러나, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴은 금속을 포함하는 층으로서 광이 투과될 수 없다. 예를 들어, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
따라서, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴 상에 형성되는 상기 포토레지스트층(PRL)는 노광되지 않게 된다. 상기 포토레지스트층(PRL)은 네거티브 타입 포토 레지스트 조성물을 포함하므로, 상기 포토레지스트층(PRL) 중 노광되지 않은 부분이 제거되게 된다. 즉, 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 중첩하는 영역을 제외한 영역의 포토레지스트층이 잔류할 수 있다. 따라서, 상기 공통 전극(CE)상에 포토레지스트 패턴이 형성될 수 있다.
도10을 참조하면, 상기 포토레지스트 패턴(PR)이 형성된 상기 베이스 기판(100) 상에 저저항 전극층(EL)을 형성한다.
상기 저저항 전극층(EL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 저저항 전극층(EL)은 상기 게이트 금속 패턴 또는 상기 데이터 금속 패턴과 동일한 물질을 포함할 수 있다.
그러나, 상기 저저항 전극층(EL)은 이에 한정되지 않으며, 상기 저저항 전극층(EL)은 낮은 저항을 갖는 모든 금속을 포함할 수 있다.
도 11을 참조하면, 상기 베이스 기판(100) 상에 저저항 전극 패턴(EP)이 형성된다.
상기 저저항 전극 패턴(EP)은 상기 포토레지스 패턴(PR)이 형성된 상기 베이스 기판(100) 상에 형성된 상기 저저항 전극층(EL)을 부분적으로 제거함으로써 형성될 수 있다. 즉, 현상액을 이용하여, 상기 포토레지스트 패턴(PR)을 제거하고, 상기 포토레지스트 패턴(PR) 상에 형성되는 상기 저저항 전극층(EP)을 리프트 오프(Lift Off)한다.
상기 포토레지스트 패턴(PR)이 제거되는 경우 상기 저저항 전극층(EL) 중 상기 포토레지스트 패턴(PR) 상에 배치되는 부분이 동시에 제거된다. 따라서, 상기 공통 전극(CE) 상에는 저저항 전극 패턴(EP)이 형성된다.
상기 포토레지스트 패턴(PR)은 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 중첩하는 영역을 제외한 영역에만 형성된다. 따라서, 상기 저저항 전극층(EL) 중 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 중첩하는 영역을 제외한 영역에 형성되는 부분은 상기 포토레지스트 패턴(PR)과 함께 제거된다.
따라서, 상기 저저항 전극 패턴(EP)은 상기 게이트금속 패턴 및 상기 데이터 금속 패턴과 중첩하는 영역에만 형성될 수 있다.
도 13을 참조하면, 상기 저저항 전극 패턴(EP)은 평면도 상에서 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 전체적으로 중첩한다. 상기 저저항 전극 패턴(EP)은 상기 공통 전극(CE) 상에 직접 형성된다. 따라서, 상기 저저항 전극 패턴(EP)은 상기 공통 전극(CE)과 전기적으로 연결된다.
상기 저저항 전극 패턴(EP)이 상기 공통 전극(CE)과 전기적으로 연결되므로 상기 공통 전극(CE)의 저항이 전체적으로 낮아질 수 있다. 따라서, 상기 공통 전극(CE)에 전체적으로 균일한 전압이 인가될 수 있다. 이에 따라, 저항으로 인한 표기 시판의 얼룩이 감소될 수 있다.
도 12를 참조하면, 상기 공통 전극(CE) 및 상기 저저항 전극 패턴(EP)을 부분적으로 제거하여 콘택홀(CH)을 형성한다.
상기 공통 전극(CE) 및 상기 저저항 전극 패턴(EP)을 부분적으로 제거하는 단계는 습식 식각 방법에 의해 수행될 수 있다. 상기 공통 전극(CE) 및 상기 저저항 전극 패턴(EP)을 부분적으로 제거되어 상기 드레인 전극(DE)이 부분적으로 노출될 수 있다. 또한, 상기 제1 패시베이션층(120) 및 상기 유기막(130)이 부분적으로 노출될 수 있다.
도 14를 참조하면, 상기 콘택홀(CH)이 형성된 상기 베이스 기판(100) 상에 2 패시베이션층(160)이 형성된다.
상기 제2 패시베이션층(160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 2 패시베이션층(160)은 부분적으로 노출된 상기 드레인 전극(DE), 상기 제1 패시베이션층(120), 상기 유기막(130) 및 상기 공통 전극(CE) 및 상기 저저항 전극 패턴(EP)을 커버할 수 있다.
도 15를 참조하면, 상기 제2 패시베이션층(160)을 부분적으로 제거하여 콘택홀(CH)을 형성한다.
상기 제2 패시베이션층(160)을 식각하여 콘택홀(CH)을 형성한다. 상기 제2 패시베이션층(160)을 부분적으로 제거하는 단계는 습식 식각 방법에 의해 수행될 수 있다.
상기 제2 패시베이션층(160)이 부분적으로 제거되어, 상기 드레인 전극, 상기 제1 패시베이션층(120) 및 상기 유기막(130)이 부분적으로 노출된다. 상기 공통 전극(CE) 및 상기 저저항 전극 패턴(EP)은 상기 제2 패시베이션층(160)에 의해 커버된다.
도 16을 참조하면, 상기 콘택홀(CH)이 형성된 상기 베이스 기판(100) 상에 투명 전극층(PEL)을 형성한다.
상기 투명 전극층(PEL)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 2를 참조하면, 상기 투명 전극층(PEL)을 패터닝하여 화소 전극(PE)을 형성한다.
상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
본 실시예에서는 공통 전극(CE)이 화소 전극(PE) 하부에 형성되는 구조를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 화소 전극(PE)이 공통 전극(CE)의 하부에 형성되는 구조에도 적용될 수 있다.
본 발명의 실시예들에 따르면, 상기 저저항 전극 패턴(EP)은 상기 공통 전극(CE) 상에 직접 형성된다. 따라서, 상기 저저항 전극 패턴(EP)은 상기 공통 전극(CE)과 전기적으로 연결된다. 이에 따라, 상기 저저항 전극 패턴(EP)이 상기 공통 전극(CE)과 전기적으로 연결되므로 상기 공통 전극(CE)의 저항이 전체적으로 낮아질 수 있다.
또한, 상기 공통 전극(CE)의 저항이 전체적으로 낮아지므로 별도의 콘택홀 및 공통 배선이 없이도 상기 공통 전극(CE)에 전체적으로 균일한 전압이 인가될 수 있다. 이에 따라, 저항으로 인한 표기 시판의 얼룩이 감소될 수 있다.
또한, 상기 공통 전극에 연결되는 공통 배선 및 콘택홀이 생략될 수 있으므로 표시 기판의 투과율이 향상될 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 표시 기판 100: 베이스 기판
110: 게이트 절연층 120: 제1 패시베이션층
130: 유기막 160: 제2 패시베이션층
CE: 공통 전극 EP: 저저항 전극 패턴
PE: 화소 전극

Claims (20)

  1. 베이스 기판 상에 배치되고 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴;
    상기 게이트 패턴의 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 데이터 금속 패턴;
    상기 데이터 금속 패턴의 상부에 배치되는 제1 전극 패턴;
    상기 제1 전극 상에 배치되고 상기 게이트 금속 패턴 및 상기 데이터 금속 패턴과 전체적으로 중첩하는 저저항 전극 패턴; 및
    상기 제1 전극과 중첩하는 제2 전극 패턴을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 저저항 전극 패턴은 상기 게이트 금속 패턴 또는 상기 데이터 금속 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 저저항 전극 패턴은 상기 제1 전극 패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 데이터 금속 패턴과 상기 제1 전극 패턴 사이에 배치되는 유기막을 더 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 제1 전극 패턴, 상기 저저항 전극 패턴 및 상기 유기막을 통해 형성되어 상기 드레인 전극을 부분적으로 노출하는 콘택홀을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 제2 전극 패턴은 상기 제1 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  7. 제5항에 있어서, 상기 제2 전극 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 제1 전극 패턴에는 공통 전압이 인가되는 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 제1 전극 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
  10. 베이스 기판상에 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 금속 패턴이 형성된 베이스 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계;
    상기 데이터 금속 패턴이 형성된 베이스 기판 상에 유기막을 형성하는 단계;
    상기 유기막을 통해 형성되며 상기 드레인 전극을 부분적으로 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 형성된 베이스 기판 상에 제1 전극 패턴을 형성하는 단계;
    상기 제1 전극 패턴이 형성된 베이스 기판 상에 저저항 전극 패턴을 형성하는 단계;
    상기 제1 금속 패턴 및 상기 저저항 전극 패턴을 부분적으로 제거하여 상기 유기막 및 상기 드레인 전극을 부분적으로 노출하는 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀이 형성된 베이스 기판 상에 제2 전극 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법
  11. 제10항에 있어서, 상기 저저항 전극 패턴을 형성하는 단계는
    상기 제1 전극 패턴 상에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 배면 노광하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 상에 저저항 전극층을 형성하는 단계; 및
    상기 포토레지스트 패턴을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 포토레지스트 패턴을 부분적으로 제거하는 단계는 상기 포토레지스트 패턴 상에 배치되는 저저항 전극층을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제11항에 있어서, 상기 포토레지스트층은 네거티브 타입 포토레지스트 조성물을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제10항에 있어서, 상기 제2 콘택홀을 형성하는 단계는
    제1 금속 패턴 및 상기 저저항 전극 패턴을 습식 식각 방법에 의해 부분적으로 제거하는 단계;
    상기 제1 금속 패턴 및 상기 저저항 전극 패턴이 부분적으로 제거된 베이스 기판 상에 절연층을 형성하는 단계; 및
    상기 절연층을 건식 식각 방법에 의해 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제10항에 있어서, 상기 저저항 전극 패턴은 상기 게이트 금속 패턴 또는 상기 데이터 금속 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제10항에 있어서, 상기 저저항 전극 패턴은 상기 제1 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제10항에 있어서, 상기 제1 전극 패턴에는 공통 전압이 인가되는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제10항에 있어서, 상기 제1 전극 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제10항에 있어서, 상기 제2 전극 패턴은 상기 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제10항에 있어서, 상기 제2 전극 패턴은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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