KR20100117937A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 기판은 습식 식각으로 형성한 패턴 층 표면에 무전해 도금법을 통해 도금부를 형성함으로써 습식 식각의 등방성과 건식 식각의 비등방성으로 인하여 발생한 건식 식각 패턴 층의 돌출부를 제거한다.
4마스크 공정을 적용한 박막 트랜지스터 기판의 데이터 패턴 층에 도금부를 형성하는 경우 개구율 감소 없이 데이터 패턴 층의 폭 또는 두께를 증가시킬 수 있고, 반도체 층의 채널길이를 감소시킬 수 있으며, 반도체 층의 돌출부를 제거할 수 있다. 그 결과 개구율 향상이 가능하고, 비저항이 감소하며, 이온 전류 상승으로 인해 구동 마진이 증가할 뿐만 아니라, 워터폴 노이즈 현상이 제거되는 효과가 발생한다.
박막 트랜지스터 기판, 무전해 도금

Description

박막 트랜지스터 기판 및 이의 제조 방법{Thin film transistor substrate and method of fabricating the same}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 도금부를 포함하는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정의 복굴절성을 이용한 표시 장치인 액정 표시 장치(Liquid Crystal Display)는 약 40 년 전 DS(Dynamic Scattering) 모드로 최초 상용 가능성이 알려진 이후 지속적으로 성능을 개량시킴과 동시에 생산원가를 줄임으로써 현재 가장 경쟁력 있는 평판 표시 장치의 위치를 차지하게 되었다.
액정 표시 장치의 성능 요소로는 휘도, 명암비, 해상도, 동영상 표시 특성, 시야각, 색재현성, 소비전력 등을 들 수 있는데, 최근 들어 특히 고 해상도, 높은 동영상 표시 특성, 낮은 소비전력의 제품에 대한 시장의 요구가 더욱 높아지고 있다.
해상도 관점에서는 이미 Full HD(1080p)급 제품이 상용화된 상태이며, 현재 UD(Ultra Definition, 3840X2160)급 제품 나아가 UHD(Ultra High Definition, 7690X4320)급 제품에 대한 개발 및 연구가 활발히 진행되고 있다.
동영상 표시 특성 관점에서는 이미 120Hz 및 240Hz 고속 구동 방식을 적용한 제품이 상용화 된 상태이며, 나아가 480Hz급 고속 구동 제품에 대한 개발 및 연구가 활발히 진행되고 있다.
소비 전력 관점에서는 동일 면적의 초기 제품 대비 1/2 가량 소비전력을 감소시킨 제품이 출시되고 있으며, 백라이트 고효율화, 개구율 및 투과율 극대화, 패널 구동 효율화 등을 통해 지속적으로 소비전력을 감소시키기 위한 노력을 경주하고 있다.
한편, 다른 방식의 표시 장치 대비 액정 표시 장치의 가격 경쟁력을 유지하기 위하여 생산원가를 감소시키는 노력도 지속되고 있는데, 액정 표시 장치의 구성 부품인 박막 트랜지스터 패널의 경우 노광 공정 횟수를 줄이는 노력을 지속하여 현재 노광 공정을 4회 실행하여 박막 트랜지스터 패널을 완성하는 4 마스크 공정이 상용화된 상태이다.
그러나, 상술한 고해상도화 및 고속 구동화는 액티브 매트릭스(active matrix)방식의 스위칭 소자로 사용되는 아모퍼스 실리콘 박막트랜지스터의 낮은 이동도로 인하여 서서히 그 한계점에 다다르고 있다. 이에 따라 업계 및 학계는 재료적 관점 또는 설계적 관점으로 이러한 기술적 한계를 극복하기 위한 다양한 시도를 하고 있다. 재료적 관점으로는 저온 폴리 실리콘 트랜지스터, 산화물 트랜지스터, 유기 트랜지스터 등을 스위칭 소자로 이용하려는 시도가 진행되고 있으나 아직 대면적에 대한 상용화 수준까지는 다다르지 못하고 있다. 설계적 관점으로는 아모퍼스 실리콘 채널층의 폭을 증가시키거나 채널거리를 감소시켜 이온 전류를 증가시키려는 시도가 진행되고 있으나 채널폭 증가의 경우 개구율이 감소하고 게이트 전극과 소스전극간의 정전용량인 Cgs 증가에 따른 킥백(kickback)전압 상승으로 인해 표시 품질이 떨어지는 문제가 있으며 채널거리 감소의 경우 노광기 분해능의 한계에 종속적이어서 진척에 어려움이 있는 상황이다.
한편, 상술한 4 마스크 공정을 적용한 액정 표시 장치의 경우 데이터 패턴 층 하부 전 영역에 걸쳐 반도체 패턴 층이 형성 되는데, 습식 식각의 등방성과 포토 레지스터 에치백(etch-back) 공정으로 인하여 데이터 패턴 층 대비 반도체 패턴 층이 상대적으로 돌출하는 현상이 발생한다. 이러한 돌출부는 5 마스크 공정 제품 대비 개구율을 감소시키고 배선 저항을 증가시키는 원인이 된다.
또한, 상술한 돌출부로 인해 반도체 층이 외부 광에 노출되게 되는데, 아모 퍼스 실리콘 반도체 층은 가하는 빛의 세기에 대한 함수로 전도율이 변하는 물질이어서 백라이트 디밍(dimming)에 따라서 액정 축전기의 충전률이 변하게 되고 이에 따라 화면이 부분적으로 밝고 어둡게 시인되는 문제가 발생한다. 특히, 백라이트 디밍과 패널의 스캐닝이 동기화 되지 않을 경우 밝고 어두운 띠가 위 아래로 흐르는 것처럼 강하게 시인 되는 소위 워터폴 노이즈(water-fall noise) 현상이 발생하여 더욱 문제 된다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 노광기 분해능에 따른 한계 이상으로 채널길이를 감소시켜 고 개구율화, 고해상도화 및 고속구동화를 가능하게 하고자 한다. 또한, 반도체 층의 돌출부를 제거하여 개구율을 증가시키고 배선 저항을 감소시키며 상술한 워터폴 노이즈 증상을 제거하고자 한다.
연속적으로 형성되며 서로 겹쳐지는 두 패턴 층 중 상대적으로 면적이 작은 패턴 층의 표면에 도금부를 형성함으로써 상대적으로 면적이 큰 패턴 층의 돌출부를 제거한다. 또한, 소스 전극 및 드레인 전극 사이에 도금부를 형성하여 채널 길이를 감소시킨다.
도금부는 무전해 도금법으로 형성할 수 있으며, 도금 재료는 니켈(Ni), 코발트(Co), 구리(Cu), 아연(Zn), 은(Ag), 백금(Pt), 팔라듐(Pd) 중 적어도 하나 이상의 조합으로 구성할 수 있다.
돌출부 쪽 도금부는 돌출부를 완전히 덮을 정도의 두께로 형성하는 것이 바람직하며, 소스 전극과 드레인 전극 사이의 도금부는 서로 닿지 않게 형성하여야 한다.
4마스크 공정에서 데이터 패턴 층에 도금부를 형성하는 경우 개구율 감소 없이 데이터 패턴 층의 폭 또는 두께가 증가하고, 반도체 층의 채널길이가 감소하며, 반도체 층의 돌출부가 제거됨으로써 상술한 기술적 과제가 해결된다.
또한, 도금부는 데이터 패턴 층 이외에도 다양한 곳에 형성할 수 있으며 이 경우 상술한 기술적 과제의 해결 이외에도 다양한 효과를 기대할 수 있다.
이하, 도면 및 실시예를 통해 본 발명을 구체적으로 설명한다.
제 1 실시예
이하, 도 1 내지 도 12를 참조하여 본 발명의 제 1 실시예에 대하여 설명한다. 도 1 내지 도 12는 본 발명에 따른 박막 트랜지스터 기판의 박막 트랜지스터 부 형성과정을 도시한 공정단면도이다.
먼저, 도 1에 도시된 바와 같이, 절연 기판(10) 위에 게이트 도전 층을 적층한 후, 이를 패터닝하여 게이트 전극(26)을 포함하는 게이트 패턴 층(26)을 형성한다.
이어서, 절연 기판(10) 및 게이트 패턴 층(26) 위에 게이트 절연 층(30), 반도체 층(40) 및 오믹 컨택층(50)을 차례로 증착한다.
이어서, 오믹 컨택층(50) 위에 데이터 도전 층(60)을 적층한 후 형성하고자 하는 데이터 패턴 층에 대응하는 감광막 패턴(112)을 형성한다. 감광막 패턴(112) 형성 시 슬릿(slit) 마스크, 해프톤(half-tone) 마스크, 또는 리플로우(reflow)법 등을 이용하여 박막 트랜지스터의 채널에 대응하는 제1 영역(A) 부분은 소스/드레인에 대응하는 제2 영역(B) 부분보다 두께를 얇게 만든다.
이어서, 도 1 및 도 2에 도시된 바와 같이, 감광막 패턴(112)을 식각 마스크로 데이터 도전 층(60)을 식각하여 임시 데이터 패턴 층(64)을 형성한다. 이때, 등방성 식각인 습식 식각을 이용하는 경우, 도 2에 도시된 것처럼 임시 데이터 패턴 층(64)이 감광막 패턴(112)의 하면 끝단으로부터 일정 정도 후퇴(P)하게 된다. 한편, 도면에 도시하지는 않았으나 데이터 도전 층(60)은 단일 층이 아닌 다중 층 형태로 구성될 수도 있으며 이 경우 각 층의 식각비에 따라 특정 층이 상대적으로 후퇴하거나 돌출할 수도 있다. 또한, 데이터 도전 층(60)을 2층 이상의 다중 층으로 구성하고 습식 식각과 건식 식각을 이용하여 각각의 층을 식각하는 경우 습식 식각 된 층이 건식 식각된 층에 비해 상대적으로 후퇴할 수 있다.
이어서, 도 2 및 도 3에 도시된 바와 같이, 감광막 패턴(112)을 식각 마스크로 오믹 컨택층(50)과 반도체 층(40)을 건식 식각하여 임시 오믹 컨택 패턴 층(54)과 반도체 패턴 층(44)을 형성한다. 이와 같이 임시 오믹 컨택 패턴 층(54)과 반도체 패턴 층(44) 형성 시 이방성 식각인 건식 식각을 이용하게 되면, 앞서 설명한 임시 데이터 패턴 층(64)의 후퇴(P)로 인하여 돌출부(Q)가 남게 된다. 이러한 돌출부의 길이는 공정 조건에 따라 작게는 수백nm 에서 크게는 1.5μm 정도로 알려져 있다. 한편, 도면은 데이터 도전 층(60)이 단일 층이고 데이터 도전 층(60) 전체를 습식 식각한 경우를 기준으로 도시하였으나 데이터 도전 층(60)을 이중 층 이상으로 형성한 상태에서 상층은 습식 식각하고 하층은 건식 식각한 경우라면 돌출부 는 건식 식각층을 포함하게 된다.
이어서, 도 4에 도시된 바와 같이, 감광막 패턴(112)의 하면과 돌출부(Q)의 상면 사이 영역에 도금부(160)를 형성한다. 도금부(160) 형성을 위해서는 무전해 도금법을 사용하며, 도금재료로는 니켈(Ni), 코발트(Co), 구리(Cu), 아연(Zn), 은(Ag), 백금(Pt), 팔라듐(Pd) 중 적어도 하나 이상의 조합으로 이루어진 금속 물질이 사용될 수 있다. 이 중 니켈의 경우 도금액의 산도가 PH 4~5의 약산성이어서 알칼리에 취약한 감광막에 상해를 입히지 않아 보다 유리하다. 또한, 니켈의 전도성은 약 14.4S·m-1(20℃) 정도이어서 금속 배선의 배리어 층으로 주로 사용되는 크롬(Cr)이나 티타늄(Ti) 보다 높고 몰리브덴(Mo)과 비슷한 수준이어서 배선 금속으로 사용되는데 문제가 없다. 따라서, 니켈을 도금 재료로 적용하는 경우를 예를 들어 무전해 도금법을 상세히 설명한다. 우선, 도 3의 미완성 박막 트랜지스터 기판상에 존재할 수 있는 산화막, 잔사, 기타 오염물질을 제거하기 위하여 산성 또는 중성 형태의 약품을 통한 탈지공정을 진행한다. 다음, 임시 데이터 패턴 층(64)과 니켈과의 밀착성 확보를 위해 과유산염, 유산-과산화수소계의 약품을 통해 표면층을 얇게 식각하는 소프트 식각공정을 진행한다. 다음, 임시 데이터 패턴 층(64)은 자기 촉매성이 없으므로 무전해 니켈 도금 반응의 개시를 위하여 임시 데이터 패턴 층(64) 상에 팔라듐(Pd) 이온 등으로 이루어진 활성제(activator)를 치환시키는 치환공정을 진행한다. 다음, 황산니켈/염화니켈/썰파민산니켈 등으로 이루어진 니켈 염(Ni salt), 차인산나트륨/차인산칼륨 등으로 이루어진 환원제, 젖산/시트르산/말산/글리콜산/글루코산 등으로 이루어진 착화제, 아세트산/포름산/프로피온산/말론 산 등으로 이루어진 촉진제, 납 등의 중금속으로 이루어진 안정제를 포함하는 수용액으로 이루어진 니켈 무전해 도금액을 이용하여 감광막 패턴(112)의 하면과 돌출부(Q)의 상면 사이 영역에 선택적으로 니켈 도금부(160)를 형성하는 도금공정을 진행한다. 이때 활성제 농도, 도금액의 성분, 도금 시간 등을 적절히 조절하여 충분히 도금되도록 함으로써 임시 오믹 컨택 패턴 층(54)의 상면이 도금부(160) 밖으로 노출되지 않도록 하는 것이 바람직하다. 앞서 설명한 바와 같이 돌출부(Q)의 길이는 대략 수백nm 에서 1.5μm 정도이고 도금 두께의 성장률은 공정조건에 따라 대략 200~1000Å/min 정도가 되므로 도금 시간은 대략 수분에서 수십분 정도가 소요되며 공정 및 설계 조건에 따라 도금시간을 최적화하여야 한다.
한편, 상기 공정 중 탈지공정, 소프트 식각 공정 등은 생략될 수 있으며 반대로 다른 공정이 추가 될 수도 있다. 무전해 니켈 도금법 자체는 공지된 기술이므로 더 상세한 설명은 생략한다.
이어서, 도 4 및 도 5에 도시된 바와 같이, 감광막 패턴(112)을 에치백(etch-back)하여 제 1 영역(A) 부분의 감광막 패턴(112)을 제거한다. 다음 애싱(ashing)을 통하여 제 1 영역(A) 부분의 임시 데이터 패턴 층(64) 표면에 남아 있는 감광막 잔재를 제거한다. 이 경우 도금부(160)와 인접한 임시 데이터 패턴 층(64)의 상면이 감광막 패턴(112) 밖으로 드러나지 않도록 공정 조건을 조절하는 것이 중요하다. 한편, 도금부(160)와 임시 데이터 패턴 층(64)의 식각비에 따라 도금부(160)가 감광막 패턴(112) 밖으로 노출되지 않도록 도금부(160)의 두께와 감광막 패턴(112)의 에치백 정도를 조절할 필요가 있을 수도 있다.
이어서, 도 5 및 도 6에 도시된 바와 같이, 임시 데이터 패턴 층(64)의 제 1 영역(A) 부분을 습식 식각으로 제거하여 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터 패턴 층(65, 66)을 형성한다. 여기서 임시 데이터 패턴 층(64)이 단일 층이 아니며 습식 식각 외에 건식 식각이 적용되는 경우에 대한 설명은 앞서 하였으므로 이에 대한 설명은 생략한다.
이어서, 도 6 및 도 7에 도시된 바와 같이, 임시 오믹 컨택 패턴 층(54)의 제 1 영역(A) 부분을 건식 식각으로 제거하여 오믹 컨택 패턴 층(55, 56)을 형성한다. 이 때 제 1 영역(A) 부분에 오믹 컨택층이 남지 않도록 함과 동시에 반도체 패턴 층(44)이 식각되는 두께가 최소가 되도록 하는 것이 중요하다. 오믹 컨택 패턴 층(55, 56)의 식각에는 두 가지 공정이 가능한데, 첫 번째는 도 6에서 감광막 패턴(112)을 제거한 후 데이터 패턴 층(65,66)을 마스크로 하여 건식 식각을 진행하는 것이고, 두 번째는 도 6의 감광막 패턴(112)을 유지한 채 감광막 패턴(112)을 마스크로 하여 건식 식각을 진행하는 것이다. 두 번째의 경우 채널 영역에서 데이터 패턴 층(65, 66)과 오믹 컨택 패턴 층(55, 56)의 끝단이 일치하지 않고 계단형으로 형성된다. 일반적으로는 첫 번째 방법이 사용되며 도 7은 이를 바탕으로 도시하였다.
이어서, 도 8에 도시된 바와 같이, 데이터 패턴 층(65, 66) 및 도금부(160) 상에 보호막(70)을 형성하고, 보호막(70)을 사진 식각하여 드레인 전극(66)을 드러내는 컨택홀(77)을 형성한다. 다음, 보호막(70) 상에 화소 전극(82)을 포함하는 투명전극 패턴 층(82)을 형성한다. 화소 전극(82)은 컨택홀(77)을 통하여 드레인 전 극(66)과 전기적으로 연결된다.
이상의 실시예에 따른 박막 트랜지스터 기판은 4 마스크 공정 적용 시 발생하는 반도체 층의 돌출부(Q) 상에 데이터 패턴 층(65,66)과 접촉하는 도전성 도금부(160)가 형성되므로 반도체 패턴 층(44), 오믹 컨택 패턴 층(55,56) 및 데이터 패턴 층(65,66)에 대한 설계 마진이 증가한다. 따라서, 종래 기술 대비 개구율을 증가시키거나 저항을 낮추는 설계가 가능하다. 또한, 돌출부(Q)가 도금부(160)로 인해 외부광에 노출되지 않게 되므로 워터폴 노이즈 현상을 제거 할 수 있다.
도 9는 상술한 제 1 실시예에 따른 박막 트랜지스터 기판의 데이터 패턴 층 및 이의 측면에 형성된 도금부를 나타내는 SEM(Scanning Electron Microscope) 사진이고, 도 10은 도 9의 A 부분의 단면에 해당하는 TEM(transmission electron microscope) 사진이며, 도 11 및 도 12는 종래 4 마스크 공정에 따른 비교 실시예의 대응하는 SEM 및 TEM 사진이다. 두 실시예 모두 데이터 패턴 층이 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)의 3중 층으로 이루어진 경우이다. 도면에서 확인할 수 있는 바와 같이 제 1 실시예에 따른 박막트랜지스터 기판은 비교 실시예와 달리 반도체 패턴 층(a-Si)의 돌출부와 데이터 패턴 층(Mo/Al/Mo)의 말단부가 니켈(Ni) 도금부로 덮여있는 것을 확인할 수 있다.
도 9 및 도 10의 박막 트랜지스터 기판은 니켈 도금부를 약 100nm 정도로 상대적으로 얇게 형성한 경우인데, 이처럼 도금부를 얇게 형성할 경우 개구율을 증가시키거나 데이터 패턴 층의 저항을 낮추는 측면에서는 불리하나 반도체 패턴 층에 가해지는 외부광은 충분히 차단할 수 있으므로 워터폴-노이즈 제거에는 문제가 없 다
한편, 도 10을 보면, 도금부가 데이터 패턴 층은 물론 마치 반도체 패턴 층의 표면에서도 성장한 것처럼 보이는데, 이는 이온화도가 매우 큰 알루미늄(Al) 층이 반도체 패턴 층에 전자를 공급하여 도금부가 꼬리처럼 자라나서 발생하는 현상이다. 무전해 도금 공정의 공정 조건에 따라 도금부의 형상은 달라질 수 있다.
제 2 실시예
이하, 도 1 내지 도지 3 및 도 13 내지 도 17을 참조하여 본 발명의 제 2 실시예에 대하여 설명한다.
설명의 편의상, 제 1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내었고, 동일한 구조 및 공정은 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
우선, 제 1 실시예의 도 1 내지 도 3에 도시된 공정과 동일한 공정을 진행한 후, 도 13에 도시된 바와 같이, 감광막 패턴(112)을 에치백 및 애싱하여 임시 데이터 패턴 층(64)의 제 1 영역(A) 부분이 노출되도록 한다. 다음 도 13 및 도 14에 도시된 바와 같이 임시 데이터 패턴 층(64)의 제 1 영역(A)을 습식 식각으로 식각하여 소스전극(65) 및 드레인 전극(66)을 포함하는 데이터 패턴 층(65,66)을 완성한다. 이 경우 제 1 실시예와 달리 데이터 패턴 층(65,66)의 돌출부(Q) 쪽 측면이 한번 더 식각되므로 돌출부(Q)가 상대적으로 더 길어지게 된다.
다음, 도 15에 도시된 바와 같이 무전해 니켈 도금법을 이용하여 데이터 패턴 층(65,66)의 양 말단 측면에 도금부(160, 260)를 형성한다. 본 실시예의 도금 공정은 제 1 실시예와 기본적으로 동일하나 도금 공정 전 반도체 패턴 층(44)의 노출폭(W)과 돌출부(Q)의 길이를 고려하여 결정된 도금 두께에 따라 공정 조건을 조정하여야 한다. 돌출부(Q)의 상면은 외측 도금부(160)로 완전히 덮이는 것이 바람직하고 제 1 영역(A) 내에 위치하는 내측 도금부(260) 쌍은 서로 닿지 않도록 해야 하는데 일반적으로 반도체 패턴 층(44)의 노출폭(W)은 수 μm 정도이고 돌출부(Q)의 길이는 최대 1.5 μm 정도이므로 이를 고려하여 도금 두께를 적절히 선택하여야 한다.
도금 공정 후, 도 15 및 도 16에 도시된 바와 같이 임시 오믹 컨택 패턴 층(54)을 건식 식각으로 제거하여 오믹 컨택 패턴 층(55,56)을 형성한다. 이 경우에도 두 가지 공정이 가능한데, 첫 번째는 도 15의 감광막 패턴(112)을 제거한 후 데이터 패턴 층(65,66)과 도금부(160,260)를 마스크로 하여 건식 식각을 진행하는 것이고, 두 번째는 도 15의 감광막 패턴(112)을 유지한 채 감광막 패턴(112)을 마스크로 하여 건식 식각을 진행하는 것이다. 도 16은 첫 번째 방식으로 건식 식각을 진행한 경우를 도시한 것이다. 두 번째 방식으로 진행할 경우 오믹 컨택 패턴 층이 내측 도금부(260) 밖으로 일정 길이만큼 돌출될 수 있다.
이후 도 17에 해당하는 공정은 제 1 실시예의 도 8에 해당하는 공정과 다르지 않으므로 설명을 생략한다.
이상과 같은 실시예에 따른 박막 트랜지스터 기판은 종래 기술에 비해 내측 도금부(260)의 두께만큼 채널 길이를 줄일 수 있으므로 박막 트랜지스터 채널의 이온 전류를 노광기 분해능 한계 이상으로 증가시킬 수 있다. 또한, 외측 도금 부(160)를 통해 종래 4마스크 공정 시 발생하는 반도체 패턴 층의 돌출부를 제거할 수 있어 제 1 실시예를 통해 얻을 수 있는 효과와 동일한 효과를 얻을 수 있다.
제 3 실시예
이하 도 1 내지 도 3, 도 13 내지 도 14 및 도 18 내지 도 29를 참조하여 본 발명의 제 3 실시예에 대하여 설명한다.
설명의 편의상, 제 1 및 제 2 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내었고, 동일한 구조 및 공정은 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
우선 제 2 실시예의 도 1 내지 도 3 및 도 13 내지 도 14에 도시된 공정과 동일한 공정을 진행한 다음, 도 18에 도시된 바와 같이, 감광막 패턴(112)을 제거한다.
다음, 도 19에 도시된 바와 같이, 무전해 니켈 도금법을 이용하여 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터 패턴 층(65,66)의 양 말단 측면 및 상면에 도금부(360)를 형성한다. 본 실시예의 도금 공정은 제 1 및 제 2 실시예와 기본적으로 동일하나 도금 공정 전 반도체 패턴 층(44)의 노출폭(W)과 돌출부(Q)의 길이는 물론, 데이터 패턴 층(65,66)의 상면에 형성되는 도금부(360)의 두께까지 고려하여 도금 공정 조건을 조절하여야 하며, 데이터 패턴 층(65,66)의 상면에 형성되는 도금부(360)의 두께를 고려하여 데이터 패턴 층(65,66)의 두께도 조절할 수 있다. 참고적으로 데이터 패턴 층(65,66)의 상면에 형성되는 도금부의 두께(T1)와 말단 측면에 형성되는 도금부의 두께(T2)의 비로 표현되는 성장 단면 비(growth profile ratio), T1/T2 = 0.8~1.2 정도로 거의 1:1에 가까운 성장비를 보인다.
다음, 도 19 및 도 20에 도시된 바와 같이 도금부(360)를 마스크로 하여 임시 오믹 컨택 패턴 층(54)을 건식 식각 방법으로 식각하여 오믹 컨택 패턴 층(55, 56)을 형성한다.
이후 도 21에 해당하는 공정은 제 1 실시예의 도 8에 해당하는 공정과 다르지 않으므로 설명을 생략한다.
이상과 같은 실시예에 따른 박막 트랜지스터 기판은 제 2 실시예에서 얻을 수 있는 효과를 모두 얻을 수 있을 뿐만 아니라, 도금부(360)의 두께만큼 데이터 배선의 두께가 두꺼워지는 효과가 발생하여 제 1, 2 실시예 대비 배선 저항을 더욱 감소시킬 수 있다.
도 22a는 상술한 제 3 실시예에 따른 박막 트랜지스터 기판의 데이터 패턴 층 및 도금부를 나타내는 SEM 사진이고, 도 22b는 도 22a의 B부분의 단면에 해당하는 FIB-SEM(Focus Ion Beam-Scanning Electron Microscope) 사진이다. 본 실시예는 데이터 패턴 층이 몰리브덴/알루미늄/몰리브덴 (Mo/Al/Mo)의 3중 층으로 이루어진 경우이며 니켈 도금부의 두께는 약 1μm 정도인 경우이다. 오믹 컨택 패턴 층(a-Si+)과 니켈 도금부(Ni) 사이의 계면이 잘 형성되어 있는 것을 확인할 수 있다.
도 23은 제 3 실시예에 따른 박막 트랜지스터 기판의 채널부 단면을 확인할 수 있는 FIB-SEM 사진이다. 니켈(Ni)을 마스크로 하여 오믹 컨택 패턴 층(a-Si+)를 건식 식각한 결과를 확인할 수 있다.
아래 [표 1]은 상술한 제 3 실시예에 따른 박막 트랜지스터 기판의 도금 시간에 따른 도금 두께, 채널 길이, 배선폭을 측정한 실험 결과이며 도 24a, 24b, 24c는 각각의 실험예에 해당하는 SEM 사진이다. 아래 [표 1]을 통해 알 수 있듯이 도금 시간을 충분히 가져가는 경우 채널 길이를 0.01μm까지 줄이는 것이 가능하며 이 경우 배선폭은 거의 두 배 가까이 증가되는 것을 확인할 수 있다.
　 ELP 0min ELP 10min ELP 30min
도금 두께(Å) 0 8300 22400
Ch. Length (um) 2.89 1.50 0.01
배선폭 (um) 4.80 6.19 8.58
도 25 는 제 3 실시예에 따른 박막 트랜지스터 기판의 또 다른 실험예에 대한 SEM 사진이며 도 26은 도 25의 C 영역을 확대한 사진이고 도 27은 C영역의 단면을 찍은 FIB-SEM 사진이다. 도 28 및 도 29는 종래 기술에 따른 비교 실험예의 SEM 및 TEM 사진이다. 본 실험예는 데이터 도전 층(60)으로 구리/티타늄(Cu/Ti) 이중 층을 적용한 경우이다. 구리 층과 티타늄 층은 각각 습식 식각과 건식 식각을 통해 패턴 되었다. 도면을 통해 확인할 수 있듯이 위층인 구리 층이 아래층인 티타늄 층 대비 상당히 후퇴된 것을 확인할 수 있으며 니켈(Ni) 도금부가 구리 층과 티타늄 층 상면을 덮고 있는 것을 볼 수 있다. 티타늄층(Ti)은 두께가 약 300Å 정도이어서 측면으로는 도금부가 충분히 성장하지 않은 것을 확인할 수 있다. 본 실험예의 경우 티타늄 층과 오믹 컨택 패턴 층(a-Si+) 및 반도체 패턴 층(a-Si)이 모두 건식 식각으로 식각되므로 몰리브덴/알루미늄/몰리브덴의 삼중막의 경우와는 달리 오믹 컨택 패턴 층 및 반도체 패턴 층이 데이터 패턴 층인 티타늄 층 밖으로 거의 돌출되지 않으며 티타늄 층과 오믹 컨택 패턴 층 및 반도체 패턴 층이 함께 구 리 층 대비 돌출부를 형성하는 점에서 차이가 있다.
본 실험예를 통해 다중 층 배선에서 식각비의 차이로 인해 또는 습식 식각과 건식 식각의 차이로 인해 발생하는 배선 돌출부 개선에도 본 발명이 효과적임을 확인할 수 있다.
이상 상술한 실시예 이외에도 데이터 도전 패턴 층 외곽과 채널 쪽에 형성되는 도금부를 한번에 형성하지 않고 2차례 도금 공정을 통해 형성하는 실시예도 가능하고, 외곽 쪽에는 도금부를 형성하지 않고 채널 쪽에만 도금부를 형성하는 실시예도 가능하다. 상술한 실시예를 참고하면 당업자가 이러한 실시예를 실현하는 데는 큰 어려움이 없을 것이므로 구체적인 설명은 생략한다. 다만, 2차례 도금 공정을 통해 도금부를 별도로 형성하는 것은 각각의 도금부 두께를 독립적으로 해야 할 필요가 있다면 실익이 있을 수 있으나 채널 쪽에 형성되는 도금부 두께에 맞추어 공정을 설계하면 충분할 경우 공정 비용만 상승하는 결과가 되어 의미가 없으며, 채널 쪽에만 도금부를 형성하는 것 역시 실익이 크지 않고 공정적으로 구현이 쉽지 않으므로 가치는 높지 않다.
또한, 상술한 실시예들은 모두 4마스크 공정을 기본으로 설명하였으나 3마스크, 5마스크 또는 5개 이상의 마스크를 쓴 공정에도 본 발명의 사상이 적용될 수 있다. 또한, 상술한 실시예들은 도금부가 데이터 패턴 층에 형성되는 것을 위주로 설명하였으나 게이트 패턴 층에 적용하는 것도 가능하며 이 경우 채널 길이 감소나 반도체 층 돌출부 개선이 아닌 상술한 다중 층 배선의 돌출 현상 개선을 위해 적용될 수 있을 것이다. 또한, 상술한 실시예 들은 도금부를 돌출부 위쪽에 형성하는 것을 위주로 설명하였으나 돌출부 아래쪽에 형성하는 것도 가능함은 물론이다. 돌출부의 형성은 특정층의 위치 또는 재질에 의존하는 것이라기 보다는 공정에 의존하기 때문이다. 예를 들어 습식 식각된 층이 건식 식각된 층의 바로 아래에 위치하는 경우 또는 인접한 상층에 비해 하층의 식각비가 상대적으로 높은 경우 하층이 상층에 대해 상대적으로 후퇴하게 되며 이 경우 도금부는 돌출부 아래쪽에 형성된다.
한편, 상술한 실시예의 절연기판, 게이트 도전 층, 게이트 절연 층, 오믹 컨택층, 반도체 층, 데이터 도전 층, 보호막 및 화소 전극 모두는 단일 층 또는 2층 이상의 다중 층으로 구성될 수 있으며 본 발명의 사상에 반하지 않는 한 해당 층에 사용될 수 있는 것으로 알려진 공지된 모든 구조 및 물질이 적용될 수 있다. 뿐만 아니라 향후 개발될 수 있는 모든 구조 및 물질도 본 발명의 사상에 반하지 않는 한 적용 가능함은 물론이다. 또한, 상술한 실시예는 모두 게이트 전극이 반도체 패턴 층 아래에 위치하는 바텀(bottom) 게이트 구조이나 게이트 전극이 반도체 패턴 층 위에 위치하는 탑(top) 게이트 구조에도 본 발명이 적용될 수 있다. 또한, 상술한 실시예는 액정 표시 장치에 본 발명이 적용된 경우이나 유기발광 표시 장치를 비롯하여 금속 배선 또는 박막 트랜지스터를 포함하는 모든 표시 장치에 적용될 수 있음은 물론이다.
한편, 실시예를 설명하면서 제 1 영역(A)은 박막 트랜지스터의 채널에 대응하고 제 2 영역(B)은 소스/드레인에 대응하며 두 영역이 명확히 구분되는 것처럼 설명하였으나 이는 설명의 편의를 위한 것으로 실제로는 두 영역의 경계가 명확히 구분되는 것은 아니며 두 영역이 채널과 소스/드레인에 정확히 대응하는 것도 아님을 당업자는 상술한 실시예를 통해 알 수 있을 것이다.
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터부 형성과정을 설명하기 위한 도면들이다.
도 13 내지 도 17는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터부 형성과정을 설명하기 위한 도면들이다.
도 18 내지 도 29는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 박막 트랜지스터부 형성과정을 설명하기 위한 도면들이다.

Claims (6)

  1. 투명 절연 기판;
    상기 투명 절연 기판 위에 형성된 제 1 패턴 층;
    상기 제 1 패턴 층의 위 또는 아래에 밀착하여 형성된 제 2 패턴 층; 및
    상기 제 2 패턴 층의 적어도 한 면의 적어도 일부분에 밀착하여 형성된 도금부를 포함하며,
    위에서 투사하여 보았을 때 상기 제 2 패턴 층의 외곽선은 상기 제 1 패턴 층의 내부에 위치하는 표시 장치.
  2. 제 1 항에서,
    위에서 투사하여 보았을 때, 상기 도금부는 제1 패턴 층의 외곽선과 상기 제 2 패턴 층의 외곽선이 형성하는 면적 내에 적어도 일부분이 위치하는 표시 장치.
  3. 제 1 항에서,
    위에서 투사하여 보았을 때, 상기 제 1 패턴 층의 외곽선과 상기 제 2 패턴 층의 외곽선이 형성하는 영역은 상기 도금부와 완전히 겹쳐지는 표시 장치.
  4. 투명 절연 기판 위에 제 1 패턴 층 및 제 2 패턴 층을 다른 층의 개재 없이 연속적으로 형성하는 단계; 및
    상기 제 2 패턴 층의 적어도 한 면의 적어도 일부분에 도금부를 밀착하여 형성하는 단계;를 포함하며,
    위에서 투사하여 보았을 때, 상기 제 2 패턴 층의 외곽선이 상기 제 1 패턴 층의 내부에 위치하도록 형성하는 표시 장치 제조 방법.
  5. 제 4 항에서,
    상기 제 2 패턴 층은 습식 식각으로 형성하며, 상기 제 1 패턴 층은 건식 식각으로 형성하는 표시 장치 제조 방법.
  6. 제 4항 또는 제 5항에서,
    상기 도금부를 무전해 도금법으로 형성하며, 상기 도금부는 니켈(Ni), 코발트(Co), 구리(Cu), 아연(Zn), 은(Ag), 백금(Pt), 팔라듐(Pd) 중 적어도 하나 이상의 조합으로 구성하는 표시 장치 제조 방법.
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