<実施の形態1>
図1は、この発明の実施の形態1である液晶表示装置を構成する薄膜トランジスタ基板であるTFT基板100の構成を示す平面図であり、図2は、図1におけるA−A断面構造を示す断面図である。図2は、ソース電極8、TFT部71、画素部72における断面構造を示している。なお、図1にはXY直交座標系を示している。
まず、図1及び図2を参照して、実施の形態1のTFT基板100、より具体的にはFFS(Fringe Field Switching)方式のLCD用のTFT基板100の構成について説明する。なお、本発明はTFT基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成を中心に説明する。
図3は図1におけるB−B断面における断面構成を示す断面図であり、ゲート端子部30の断面構成を示している。なお、以下においてTFT基板100は、透過型のFFS方式の液晶表示装置に用いることを前提として説明する。
図1に示すように、TFT基板100は、X方向に延在する複数のゲート電極2とY方向に延在する複数のソース電極8とが互いに直行して交差するように配設され、両配線の交点近傍にTFTが配設されている。なお、ゲート電極2は走査信号線として機能し、TFT部71及び画素部72を含む画素構成部外に配置されるゲート端子部30に延びて形成される。一方、ソース電極8は表示信号線として機能し、画素構成部外に配置されるソース端子部40にソース電極延長領域8xを介して電気的に接続されている。
TFTのソース電極8がソース用コンタクトホール11を介し、TFTのドレイン電極7がドレイン用コンタクトホール10を介して半導体チャネル層4に電気的に接続されている。半導体チャネル層4は酸化物半導体を構成材料として形成されている。そして、ドレイン電極7からソース電極8に至る半導体チャネル層4の領域がTFTのチャネル領域となる。
図1において、隣接するゲート配線2及び隣接するソース電極8に囲まれた領域が1単位の画素構成領域となる。なお、画素構成領域にはゲート電極2及びソース電極8が含まれる。そして、当該画素構成領域内のTFTの形成領域であるTFT部71に隣接して設けられる画素部72に第1の電極が形成される。
そして、第1の電極の上方には、ほぼ全面に対向するように液晶制御用の第2の電極がスリットを有する構造で設けられる。第1の電極にコモン電圧が印加され、第2の電極に表示電圧が印加される構成においては、第2の電極を画素電極9と呼称し、第1の電極を共通電極5と呼称することになる。以下、本明細書では、第1の電極を共通電極5、第2の電極を画素電極9として説明する。なお、図1に示すように、画素電極9は複数の櫛形状の開口部9wを有するスリット電極となる。
TFT基板100は、複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板として構成され、複数の画素構成領域はそれぞれTFT部71と画素部72とを有する。
TFT基板100は、透明性絶縁基板1上に選択的に設けられるゲート電極2と、ゲート電極2上に設けられるゲート絶縁膜3と、ゲート絶縁膜3上に設けられる半導体チャネル層4と、透明性絶縁基板1に選択的に設けられる共通電極5とを有している。
さらに、TFT基板100は、ゲート電極2、ゲート絶縁膜3、半導体チャネル層4、及び半導体チャネル層4を含む透明性絶縁基板1上の全面を覆う保護絶縁膜6と、保護絶縁膜6に選択的に設けられるドレイン用コンタクトホール10及びソース用コンタクトホール11を介して半導体チャネル層4と電気的に接続され、互いに独立に設けられるドレイン電極7及びソース電極8とを有する。
そして、TFT基板100は、ドレイン電極7上から画素部72に延びて設けられる成される画素電極9をさらに有し、ゲート電極2、ゲート絶縁膜3、半導体チャネル層4、ソース電極7、ドレイン電極8及び画素電極9の一部によりTFT部71が構成され、共通電極5、画素電極9の主要部により画素部72が構成される。なお、画素電極9の主要部は隣接するゲート電極2とソース電極8との間の領域に形成される複数の開口部9wを有する平面視矩形状の領域を意味する。
このように、複数の画素構成領域それぞれにおいて、ゲート電極2、ゲート絶縁膜3、半導体チャネル層4、共通電極5、保護絶縁膜6、ドレイン電極7、ソース電極8及び画素電極9が設けられ、TFT部71及び画素部72が設けられる。
前述したように、ゲート電極2は上記画素構成領域外のゲート端子部30に延びて形成され、ソース電極8は画素構成領域外のソース端子部40に延びて形成される。
そして、実施の形態1のTFT基板100は、図1及び図2に示すように、ドレイン電極8の下方において、ドレイン電極7と平面視重複する領域に、共通電極5に隣接して連続的に設けられる第1の遮光膜の一つである遮光膜50Aを有することを第1の特徴としている。
さらに、実施の形態1のTFT基板100は、図1に示すように、ソース電極8の下方において、ソース電極8と共通電極5とが平面視重複する領域に設けられる第1の遮光膜の他の一つである遮光膜50Bを有することを第2の特徴としている。
このように、実施の形態1のTFT基板100は、ソース電極8及びドレイン電極7のうち少なくとも一つの電極の下方において、上記少なくとも一つの電極と平面視重複する領域に設けられる第1の遮光膜として遮光膜50A及び遮光膜50Bを形成している。そして、遮光膜50Aがドレイン用遮光膜ととなり、遮光膜50Bがソース用遮光膜となる。
加えて、実施の形態1のTFT基板100は、図3に示すように、ゲート端子部30において、ゲート電極2の上方に導電性を有する第2の遮光膜である遮光膜50Cが設けられることを第3の特徴としている。この遮光膜50Cは、ゲート電極2に電気的に接続し、かつ、ゲート電極2と平面視重複している。
図4〜図8は実施の形態1のTFT基板100の製造方法の一部であるゲート電極2及びゲート絶縁膜3のパターニング工程の第1の方法を示す断面図である。以下、これらの図を参照してTFT基板100の製造方法の一部を説明する。
まず、図4に示すように、ガラス等の透明性絶縁基板1を準備する。
そして、透明性絶縁基板1上全面に、アルミニウム(Al)系合金膜、例えばAl-Ni-Nd膜を用いたスパッタリング法により、導電層2Lを成膜する。図4で示す例では、厚さ100nmのAl-Ni-Nd膜を成膜して導電層2Lを形成した。なお、スパッタリングガスとしてはArガス、Krガスなどを用いることができる。
実施の形態1では、導電層2LにAl-Ni-Nd合金を用いているが、配線抵抗がAl-Ni-Nd合金と同程度かさらに低くできるのであれば、他の材料を用いても良い。Al-Ni-Nd合金は、主成分がAlであるので、導電率が高く、添加されているNiによってITO等の透明導電膜との電気的接合も可能な材料である。
次に導電層2L上の全面に、絶縁層3Lを成膜する。例えは、化学的気相成膜(CVD)法を用いて、酸化シリコン膜(SiO)を厚さ50nmから400nmの厚さで絶縁層3Lとして形成する。
実施の形態1では、水分(H2O)や水素(H2)、ナトリウム(Na)、カリウム(K)のようなTFT特性に悪影響を及ぼす不純物元素に対するバリア性、すなわち、遮断性が弱いので、SiOの下層に例えばバリア性に優れる窒化シリコン膜(SiN)をさらに設け、酸化シリコン膜と窒化シリコン膜との積層構造で絶縁層3Lを形成している。なお、窒化シリコン膜はCVD法により例えば厚さ50nmから400nmの厚さで形成する。
次に、図5に示すように、絶縁層3Lにゲート関連レジストであるフォトレジスト21を塗布形成し、フォトレジスト21を1回目の写真製版工程によりパターニングする。フォトレジスト21は、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて絶縁層3Lに塗布し、厚さ約1.5μmとする。
そして、図6に示すように、パターニングされたフォトレジスト21をエッチングマスクとしてCHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により、酸化シリコン膜と窒化シリコン膜とよりなる絶縁層3Lに対するエッチング処理を実行する。このエッチング処理が上記第1の方法における第1のエッチング処理となり、この際、等方性のエッチングにより、サイドエッチング量が比較的大きくなるように調整する。
次に、図7に示すように、リン酸(Phosphoric acid)、酢酸(Acetic acid)、硝酸(Nitric acid)を含むPAN溶液を用いたウエットエッチング法により、導電層2Lに対するエッチング処理を実行してゲート電極2を形成する。このエッチング処理が上記第1の方法における第2のエッチング処理となり、同じフォトレジスト21をエッチングマスクとして用いている。なお、上述した例では、第2のエッチング処理としてウエットエッチング法を用いたが、ドライエッチング法により加工しても良い。
なお、上述した絶縁層3L及び導電層2Lに対する第1及び第2のエッチング処理において、第1のエッチング処理における絶縁層3Lに対するサイドエッチング量が大きくなるように調整される。その結果、平面視してゲート絶縁膜3の形成面積はゲート電極2形成面積より小さくなるように加工され、ゲート電極2の周辺領域上にゲート絶縁膜3が形成されないゲート絶縁膜縮小構造を得ることができる。
次に、図8にように、レジスト剥離液を用いてフォトレジスト21を剥離除去する。
このように、ゲート電極2及びゲート絶縁膜3のパターニングにおける上記第1の方法では、ゲート関連レジストであるフォトレジスト21をエッチングマスクとして、ゲート絶縁膜3に対する第1のエッチング処理を行い、同じフォトレジスト21をエッチングマスクとして、ゲート電極2に対する第2のエッチング処理を実行して、上記ゲート絶縁膜縮小構造を実現している。
図1に示すように、ゲート電極2は、X方向に延在する複数の走査信号線であり、ゲート絶縁膜3と保護絶縁膜6を介してY方向に延在する表示信号線である複数のソース電極8と直行して交差するように配設され、両配線の交点近傍にTFT部71が配設される。
表示信号線であるソース電極8と直行して交差するゲート電極2の走査信号線部分において、平面視してゲート絶縁膜3の形成面積がゲート電極2の形成面積より大きくなるよう加工し、ゲート電極2の配線端部から、ゲート絶縁膜3が庇状に長く残す構造としたゲート絶縁膜拡大構造を想定する。ゲート絶縁膜拡大構造を採用すると、その後に形成される保護絶縁膜6の被覆性を悪化させる結果、ゲート電極2とソース電極8との電極間ショート引き起こす可能性が高くなる。上記可能性を回避すべく、例えば、ゲート絶縁膜3はゲート電極2の幅より1μmから10μm短くなるように調整して上記ゲート絶縁膜縮小構造を採ることが望ましい。
このように、実施の形態1のTFT基板100は、上記ゲート絶縁膜縮小構造を採用することにより、ゲート電極2に対する保護絶縁膜6の被覆性が向上するため、上方に設けられ平面視交差するソース電極8との電極間短絡を生じにくくすることができる効果を奏する。
ゲート絶縁膜3及び半導体チャネル層4をパターニングする第2の方法として、露光に用いるフォトマスクとして多階調マスクを用いる方法を用いてもよい。
図9はグレートーンマスク60Aの構成を示す説明図である。図10はグレートーンマスク60Aの透過率を示すグラフであり、図11はハーフトーンマスク60Bの構成を示す説明図である。
以下、図9〜図11は参照して、多階調マスクについて説明する。多階調マスクとは、露光部分、中間露光部分、及び未露光部分の3つの露光レベルを行うことが可能なマスクであり、透過した光が複数の異なる強度で感光性樹脂であるフォトレジストに照射される露光マスクである。
多階調マスクを用いることにより、一度の露光及び現像工程により、複数、代表的には異なる2種類の膜厚の第1及び第2の領域を有するパターン形状のフォトレジストを形成することが可能である。したがって、多階調マスクを用いることにより、露光マスク(フォトマスク)の枚数を削減することが可能となる。
多階調マスクの代表例としては、図9に示すグレートーンマスク60A、図11に示すハーフトーンマスク60Bがある。
図9に示すように、グレートーンマスク60Aは、投光性基板61と投光性基板61の下面上に形成される遮光部63及び遮光部63に隣接配置される回折格子部64とを含んで構成される。遮光部63においては、光の透過率が0%である。一方、回折格子部64はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。
なお、回折格子部64は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。投光性基板61としては、石英やフィルム等の透光性基板を用いることができる。遮光部63及び回折格子部64は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク60Aに露光光を照射した場合、図10に示すように、遮光部63が形成される領域T2においては、光透過率は0%であり、遮光部63及び回折格子部64が設けられていない領域T3では光透過率は100%である。
また、回折格子部64が設けられる領域T1においては、10〜70%の範囲で光透過率の調整可能である。回折格子部64における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
また、図11に示すように、ハーフトーンマスク60Bは、透光性基板62と透光性基板62の下面上に形成される半透過部65及び半透過部65の下面上の中央部に形成される遮光部66とを含んで構成される。
半透過部65は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部66は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。光の透過率の調整は、図10と同様に半透過部65の材料により調整可能である。具体的に、遮光部66が形成される領域T2では光透過率は0%であり、半透過部65及び遮光部66が共に設けられていない領域T3では光透過率は100%であり、半透過部65のみが設けられている領域T1では光透過率は10〜70%となる。
図12〜図15はハーフトーンマスク60Bを用いたゲート電極2及びゲート絶縁膜3のパターニング工程の第2の方法を示す断面図である。
図12に示すように、透明性絶縁基板1上の全面に導電層2Lを成膜し、導電層2L上に絶縁層3Lを形成する。この際、絶縁層3Lは酸化シリコン膜と窒化シリコン膜との積層構造で形成される。
その後、絶縁層3L上にフォトレジスト22を塗布し、多階調マスクとして例えば図11で示したハーフトーンマスク60Bを用いて、露光量部分的に露光量、すなわち、感光量と現像条件とを調整することにより、他の領域より形成高さが低い段差部分22aを選択的に有する構造にフォトレジスト22をパターニングする。パターニングされたフォトレジスト22は、第1の領域である領域R1と第2の領域である領域R2とを有しており、領域R1は領域R2の周辺に形成される領域となる。この際、領域R1の膜厚が領域R2の膜厚より薄くなるように形成されて段差部分22aが設けられる。
すなわち、ハーフトーンマスク60Bの領域T1に対応する露光領域がフォトレジスト22の領域R1となり、領域T2に対応する露光領域がフォトレジスト22の領域R2となる。このように、ハーフトーンマスク60Bを用いた写真製版工程によりフォトレジスト22はその周辺領域に段差部分22aを有する構造でパターニングされる。
そして、図13に示すように、パターニングされたフォトレジスト22をエッチングマスクとしてCHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により、酸化シリコン膜と窒化シリコン膜との積層構造の絶縁層3Lに対するエッチング処理を実行する。
次に、リン酸(Phosphoric acid)、酢酸(Acetic acid)、硝酸(Nitric acid)を含む溶液を用いたウエットエッチング法により、導電層2Lに対するエッチング処理を実行してゲート電極2を形成する。このように、段差部分22aを有するフォトレジスト22をエッチングマスクとして絶縁層3L及び導電層2Lに対して連続的に行うエッチング処理が上記第2の方法における第1のエッチング処理となる。
次に、図14及び図15に示すように、フォトレジスト22の段差部分22aを除去し、段差部分22aが除去されたフォトレジスト22をエッチングマスクとしてゲート絶縁膜3に対しCHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法による第2のエッチング処理を実行して、ゲート絶縁膜3の一部を選択的に除去する。その後、レジスト剥離液を用いてフォトレジスト22を除去する。
その結果、ゲート絶縁膜3は図12で示す段差部分22aの領域R1分、ゲート電極2より内側になるように加工される。その結果、平面視してゲート絶縁膜3の形成面積はゲート電極2形成面積より小さくなるように加工され、ゲート電極2の周辺領域上にゲート絶縁膜3が形成されないゲート絶縁膜縮小構造を得ることができる。
このように、ゲート電極2及びゲート絶縁膜3のパターニングに関する上記第2の方法では、ゲート関連レジストであるフォトレジスト22をエッチングマスクとして、図13に示すように、ゲート電極2及びゲート絶縁膜3に対する第1のエッチング処理を行い、段差部分22aが除去された同じフォトレジスト22をエッチングマスクとして、ゲート絶縁膜3に対する第2のエッチング処理を実行して、上記ゲート絶縁膜縮小構造を実現している。
すなわち、ゲート電極2及びゲート絶縁膜3のパターニングに関する上記第1及び第2の方法では、ゲート関連レジストであるフォトレジスト21あるいはフォトレジスト22をエッチングマスクとして、ゲート絶縁膜3及びゲート電極2の少なくとも一つに対する第1のエッチング処理を行っている。そして、同じフォトレジスト21あるいはフォトレジスト22をエッチングマスクとして、ゲート絶縁膜3及びゲート電極2の少なくとも一つの対する第2のエッチング処理を実行して、上記ゲート絶縁膜縮小構造を実現している。
この際、第1のエッチング処理対象は、上記第1の方法ではゲート絶縁膜3となり、上記第2の方法ではゲート絶縁膜3及びゲート電極2となり、第2のエッチング処理対象は、上記第1の方法ではゲート電極2となり、上記第2の方法ではゲート絶縁膜3となる。
図16〜図19は実施の形態1のTFT基板100の製造方法の一部である遮光膜50Aの形成工程を示す断面図である。この工程は、図4〜図8で示した上記第1の方法あるいは図12〜図15で示した上記第2の方法に引き続いて実行される。
図16に示すように、ゲート電極2及びゲート絶縁膜3を含む透明性絶縁基板1上の全面に、酸化物半導体形成層4Lを形成する。本実施の形態では、酸化物半導体形成層4Lとして、酸化インジウム(In2O3)に酸化ガリウム(G2O3)及び酸化亜鉛(ZnO)を添加したInGaZnO系の酸化物半導体を用いる。
ここでは、例えばIn:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In2O3・(G2O3)・(ZnO)2]を用いたDCスパッタリング法により酸化物半導体形成層4Lを形成する。このとき、スパッタリングガスとしては、公知のアルゴン(Ar)ガス、クリプトン(Kr)ガスなどを用いることができる。このようなスパッタリング法を用いて形成されたInGaZnO膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態(上記の例ではOの組成比が4未満)の酸化膜となる。このように、酸化物半導体形成層4Lの構成材料となる酸化物半導体として選択的に酸素の含有量となる組成比が異なるようにしても良い。
したがって、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが望ましい。ここでは、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングを行い、例えば40nmの厚さでInGaZnO系の酸化物半導体形成層4Lを形成する。なお、InGaZnO膜は非晶質構造であっても良い。
次に、図17に示すように、酸化物半導体形成層4L上に塗布形成したフォトレジスト23を、写真製版工程による2回目のパターニング処理を実行してパターニングする。レジスト23は、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて酸化物半導体形成層4Lに塗布し、厚さ約1.5μmとする。
実施の形態1では、ハーフトーンマスク60Bを用いて、露光量部分的に露光量と現像条件を調整することにより、図17に示すように、図12〜図15で示したフォトレジスト22と同様に、段差部分23aを選択的に有するフォトレジスト23にパターニングされる。
そして、パターニングされたフォトレジスト23をエッチングマスクとして、シュウ酸を含む溶液を用いたウエットエッチングを酸化物半導体形成層4Lに対して行うことにより、ゲート絶縁膜3上に半導体チャネル層4を形成し、同時に透明性絶縁基板1上に選択的に共通電極5に形成する。シュウ酸を含む溶液としては、シュウ酸を1〜10wt%の範囲で含むものが好ましい。実施の形態1では、シュウ酸を5wt%で含む水溶液を用いている。
次に、図18に示すように、フォトレジスト23の段差部分23aをCHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により除去する。その後、表面が露出した共通電極5の一部に対し、段差部分23aが除去されたフォトレジスト23をマスクとして、水素(H2)、ヘリウム(He)、窒素(N2)を含むプラズマ処理による還元処理を行い、遮光膜50Aを形成する。その結果、遮光膜50Aは共通電極5に隣接して連続的に形成される。なお、還元処理と共通電極5内の酸化物を除去する処理を意味する。
なお、図16〜図18には図示していないが、図1で示す共通電極5の遮光膜50Bの形成予定領域上にも、遮光膜50Aの形成予定領域上に形成された図17で示すフォトレジスト23の段差部分23aと同様な段差部分を形成することにより、還元処理による遮光膜50Aの形成時に遮光膜50Bも併せて形成することができる。
このように、多階調マスクであるハーフトーンマスク60Bを用いた写真製版工程により膜厚が異なる第1及び第2の領域を有するフォトレジスト23を形成しているため、1つのフォトレジスト23を用いて、共通電極5と第1の遮光膜である遮光膜50A及び遮光膜50Bとを形成することができる。その結果、共通電極5と遮光膜50A及び遮光膜50Bとの形成に要する写真製版工程の実施回数を1回に抑えて製造工程の簡略化を図ることができる。
加えて、還元処理としてプラズマ処理の実行により、第1の遮光膜である遮光膜50A及び遮光膜50Bそれぞれ比抵抗を低く設定することにより、遮光膜50A及び遮光膜50Bを電流が流れる際の抵抗損失を改善することができる。
実施の形態1では、ヘリウム及び水素を1対1で混合したガスを用い、40Wで120秒間、水素プラズマ処理を行った。その後、図19に示すように、フォトレジスト23を剥離除去する。
続いて、ゲート電極2、ゲート絶縁膜3、半導体チャネル層4、共通電極5及び遮光膜50Aを含む透明性絶縁基板1全体を200〜400℃の大気雰囲気でアニールする。酸素を含んだ状態でのアニール処理により、酸化物半導体膜を構成材料としている半導体チャネル層4及び共通電極5にさらに酸素を供給することができ、酸素イオン欠乏状態の解消がより確実なものとなる。また同時に構造緩和も起こるため、構造欠陥が減少して良質な半導体膜となる。
半導体チャネル層4及び共通電極5の比抵抗は、1×102Ω・cm程度以上、かつ、1×105Ω・cm程度以下の比抵抗であるのに対して、還元処理が行われた遮光膜50A及び遮光膜50Bは、1×10−3Ω・cm程度以下となり、半導体から導体へと性質が変化する。
さらに、還元処理が行われた遮光膜50A及び遮光膜50Bは、波長500nm以下の光吸収率が増加する。特に波長450nm以下の光がLEDライトから半導体チャネル層4に入射すると、価電子帯近傍に存在する欠陥準位から電子・正孔対や酸素空孔準位を励起するため、ゲート電極2が負に印加された状態では正孔がゲート絶縁膜3に注入され薄膜トランジスタの閾値電圧が時間とともに変動することもよく知られている。そのため、欠陥準位の低減とともに光を半導体チャネル層4に入射させないこと、たとえ入射しても光強度を弱めていることが薄膜トランジスタの信頼性向上には重要となる。
このため、還元処理が行われた遮光膜50A及び遮光膜50Bは、TFT特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができる。
このように、実施の形態1のTFT基板100は、第1の遮光膜である遮光膜50A及び遮光膜50Bの存在により、透明性絶縁基板1の裏面側からのLED等の入射光がドレイン電極7あるいはソース電極8で反射して半導体チャネル層4に入射する光強度、光量を抑制し、さらに、半導体チャネル層4への入射光自体を遮光することができる効果を奏する。
上述したように、遮光膜50Aは半導体チャネル層4の構成材料と同じ酸化物半導体を構成材料としており、ゲート電極2とは電気的に分離された状態で透明性絶縁基板1上に設けられる。
したがって、実施の形態1のTFT基板100は、第1の遮光膜である遮光膜50Aは、酸化物半導体形成層4Lを堆積後、半導体チャネル層4の形成時に併せて形成することができるため、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
また、TFT基板100は、ドレイン用遮光膜である遮光膜50Aの存在により、透明性絶縁基板1の裏面側からのLED等の入射光がドレイン電極7で反射して半導体チャネル層4に入射する光強度、光量を抑制することができる。
さらに、TFT基板100において、比較的低い比抵抗で遮光膜50Aを形成することができるため、共通電極5に関連する配線抵抗を低くして抵抗損失を改善することができる。
加えて、実施の形態1のTFT基板100は、ソース用遮光膜である遮光膜50Bの存在により、透明性絶縁基板1の裏面側からのLED等の入射光がソース電極8のソース電極延長領域8xで反射して半導体チャネル層4に入射する光強度、光量を抑制することができる。
さらに、TFT基板100において、比較的低い比抵抗で遮光膜50Bを形成することができるため、ゲート電極2に関連する配線抵抗を低くして抵抗損失を改善することができる。
図20〜図23は実施の形態1のTFT基板100の製造方法の一部である最終工程を示す断面図である。
まず、図20に示すように、ゲート電極2、ゲート絶縁膜3、半導体チャネル層4、共通電極5及び遮光膜50Aを含む透明性絶縁基板1上の全面に、保護絶縁膜6を形成する。例えは、化学的気相成膜(CVD)法を用いて、酸化シリコン膜を50nmから400nmの厚さにして保護絶縁膜6として形成する。
実施の形態1では、水分(H2O)や水素(H2)、ナトリウム(Na)、カリウム(K)のようなTFT特性に悪影響を及ぼす不純物元素に対するバリア性、すなわち、遮断性が弱いので、SiOの上層に例えばバリア性に優れる窒化シリコン膜などを設けた酸化シリコン膜との積層構造とした。すなわち、CVD法を用いて50nmから400nmの厚さで、酸化シリコン膜上にさらに窒化シリコン膜を形成して保護絶縁膜6を得ている。
なお、保護絶縁膜6としては、酸化アルミニウム(Al2O3)などを用いてもよく、上述したシリコン酸化膜及び窒化シリコン膜との積層構造でもよい。
次に、図21に示すように、保護絶縁膜6を選択的に貫通して半導体チャネル層4の表面に到達するドレイン用コンタクトホール10及びソース用コンタクトホール11を形成する。
具体的には、3回目の写真製版工程により図示しないフォトレジストをパターニングし、その後、パターニングされたフォトレジストをエッチングマスクとし、CHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により、酸化シリコン膜と窒化シリコン膜との積層構造の保護絶縁膜6に対するエッチング処理を実行する。その結果、ドレイン用コンタクトホール10及びソース用コンタクトホール11を得ることができ、その後、レジスト剥離液を用いてフォトレジストを剥離除去する。
次に、図示しないソース・ドレイン用導電層として、DCマグネトロンスパッタリング法により、それぞれ厚さ100nmのMoNb合金膜とAl-Ni-Nd合金膜をこの順に形成する。
続いて、図22に示すように、4回目の写真製版工程で図示しないフォトレジストをパターニングし、パターニングしたフォトレジストをマスクとしてソース・ドレイン用導電層に対し、リン酸、酢酸及び硝酸を含む混酸であるPAN溶液によるウエットエッチング法を用いてエッチング処理を実行して、ドレイン電極7及びソース電極8を選択的に形成する。その後、レジスト剥離液を用いてフォトレジストを剥離除去する。
その結果、ドレイン用コンタクトホール10を介して半導体チャネル層4と電気的に接続されるドレイン電極7と、ソース用コンタクトホール11を介して半導体チャネル層4と電気的に接続されるソース電極8とを保護絶縁膜6上に互いに独立して形成することができる。
この際、ドレイン電極7は図23に示すように、遮光膜50Aの上方に形成され、かつ、図1に示すように、平面視して遮光膜50Aと重複するように形成される。
なお、半導体チャネル層4は、PAN溶液に対して溶解するが、保護絶縁膜6がソース・ドレイン用導電層に対するエッチング処理に際して半導体チャネル層4を保護しているため、半導体チャネル層4が除去されることはない。
このため、ドレイン電極7及びソース電極8としては、Ti、Mo、Al、Cu及びこれらの合金や積層構造などを用いてもよく、更に加工方法としてドライエッチング法を用いて加工してもよい。
続いて、透明性絶縁基板1上の全面に画素電極用導電層を形成する。この画素電極用導電層は、例えば、酸化インジウムと酸化スズとを含むITOターゲットを用いたDCスパッタリング法により形成されたa−ITO膜であり、例えば100nmの厚さに形成される。
続いて、図23に示すように、5回目の写真製版工程で図示しないフォトレジストをパターニングし、パターニングしたフォトレジストをエッチングマスクとして、シュウ酸を含む溶液を用いたウエットエッチング処理を画素電極用導電層に対し行うことにより、画素電極9を選択的に形成する。その後、レジスト剥離液を用いてフォトレジストを剥離除去する。
その結果、ソース電極8上、ドレイン電極7上及び保護絶縁膜6上に選択的に画素電極9を形成され、TFT基板100の構造が完成する。この際、画素電極9には図1に示すようなスリット状の開口部9wが設けられる。なお、ソース電極8上に設けられる画素電極9はソース電極8の保護用であり本来の画素電極としては機能しない。
その後、TFT基板100の構造全体を大気雰囲気中で230℃の温度で60分間の熱処理、すなわち、アニール処理を行う。このアニール処理により、非晶質ITOは完全に結晶化し、画素電極9の透過率は高くなり、図1に示したTFT基板100を最終的に得ることができる。
実施の形態1では、5回の写真製版工程でTFT基板100を完成したが、ドレイン電極7及びソース電極8と画素電極9との上下関係を逆にし、画素電極用導電層とドレイン・ソース用導電層とを連続で積層した後、ハーフトーンマスクを用いて第1及び第2の領域を有するフォトレジスタをパターニングすることにより、4回の写真製版工程によって図23で示したTFT基板100と等価な構造のTFT基板を作成することもできる。
実施の形態1の薄膜トランジスタ基板の製造方法は、以下のステップ(a)〜(d) を備える。
ステップ(a) は、基板(1)上にゲート電極(2)を選択的に形成し、前記ゲート電極上にゲート絶縁膜(3)を形成するステップである。
ステップ(b) は、前記ゲート電極上に半導体チャネル層(4)を形成し、かつ、前記基板上に選択的に前記共通電極(5)を形成するステップである。
ステップ(c) は、前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記共通電極を含む前記基板上の全面に保護絶縁膜(6)を形成するステップである。
ステップ(d) は、前記保護絶縁膜を選択的に貫通してドレイン用コンタクトホール(10)及びソース用コンタクトホール(11)を形成し、前記ドレイン用コンタクトホール及び前記ソース用コンタクトホールを介して、前記半導体チャネル層に電気的に接続する、前記ソース電極(7)及び前記ドレイン電極(8)を互いに独立して形成するステップである。
前記ステップ(b) は、以下のステップ(b-1)〜(b-5)を備える。
ステップ(b-1) は、前記ゲート絶縁膜及び前記ゲート電極を含む前記基板上の全面に酸化物半導体形成層(4L)を形成するステップである。
ステップ(b-2)は、多階調マスクを用いた写真製版工程により、膜厚が互いに異なる第1及び第2の領域とを有するようにパターニングされたレジスト(23)を前記酸化物半導体形成層上に形成するステップであり、前記第1の領域は前記第2の領域より膜厚が薄く形成される。
ステップ(b-3)は、前記第1及び第2の領域を有する前記レジストをマスクとして前記酸化物半導体形成層をパターニングするステップである。
ステップ(b-4)は、前記レジストに対し前記第1の領域を除去して前記第2の領域のみ残存するようにパターニングするステップである。
ステップ(b-5) は、前記ステップ(b-4)後の前記第2の領域のみを有する前記レジストをマスクとして、表面が露出した前記酸化物半導体形成層に対し還元処理を施し、第1の遮光膜を形成するステップであり、前記酸化物半導体形成層の前記第2の領域に対応する領域は、前記TFT部において前記半導体チャネル層となり、前記画素部において前記共通電極となる。
前記ステップ(b-5)で実行する還元処理は、水素を含むガスを用いたプラズマ処理を含んでいる。
プラズマ処理によって、第1の遮光膜の比抵抗を低く設定することにより、第1の遮光膜を電流が流れる際の抵抗損失を改善することができる。
ステップ(b) のステップ(b-2)にて多階調マスクを用いた写真製版工程により膜厚が異なる第1及び第2の領域を有するレジストを形成しているため、ステップ(b) は1つのレジストを用いて、共通電極と第1の遮光膜とを形成することができる。その結果、共通電極と第1の遮光膜の形成に要する写真製版工程の実施回数を1回に抑えて製造工程の簡略化を図ることができる。
更に前記ステップ(a) は、以下のステップ(a-1)及び(a-2)を含んでいる。
ステップ(a-1) は、ゲート関連レジストをエッチングマスクとして、前記ゲート絶縁膜及び前記ゲート電極のうち少なくとも一つに対する第1のエッチング処理を行うステップである。
ステップ(a-2) は、前記ゲート関連レジストをエッチングマスクとして、前記ゲート絶縁膜及び前記ゲート電極のうち少なくとも一つに対する第2のエッチング処理を行うステップである。
ステップ(a) の実行後において、平面視して前記ゲート絶縁膜の形成面積は前記ゲート電極の形成面積より小さく設定され、前記ゲート電極の周辺領域上に前記ゲート絶縁膜が形成されないゲート絶縁膜縮小構造を呈する。
同じゲート関連レジストを用いた第1及び第2のエッチング処理により、ゲート絶縁膜縮小構造を得ることにより、ゲート電極に対する保護絶縁膜の被覆性が向上するため、上方に設けられ平面視交差するソース電極との電極間短絡を生じにくくすることができる。
更に実施の形態1の複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板は、以下の構成を備える。
第1の遮光膜(50A,50B,52,53)は、半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としており、前記ゲート電極とは電気的に分離された状態で前記基板上に設けられる。
このため、第1の遮光膜は半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としており、半導体チャネル層の形成時に第1の遮光膜を併せて形成することができるため、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
実施の形態1では、前記共通電極と隣接して連続的に形成され、前記ドレイン電極と平面視重複する領域に形成されるドレイン用遮光膜(50A)を含んでいる。
前記ドレイン用遮光膜の存在により、基板の裏面側からのLED等の入射光がドレイン電極で反射して半導体チャネル層に入射する光強度、光量を抑制することができる。
また、前記ソース電極は前記画素構成領域外に配置されるソース端子部(30)に向けて形成されるソース電極延長領域(8x)をさらに有し、前記第1の遮光膜は、前記共通電極と前記ソース電極延長領域とが平面視重複する領域において、前記共通電極に隣接して連続的に形成されるソース用遮光膜(50B)を含んでいる。
実施の形態1では、ソース用遮光膜の存在により、基板の裏面側からのLED等の入射光がソース電極で反射して半導体チャネル層に入射する光強度、光量を抑制することができる。
また、平面視して前記ゲート絶縁膜の形成面積は前記ゲート電極の形成面積より小さく設定され、前記ゲート電極の周辺領域上に前記ゲート絶縁膜が形成されないゲート絶縁膜縮小構造を呈することを特徴としている。
上記ゲート絶縁膜縮小構造を採用することにより、ゲート電極に対する保護絶縁膜の被覆性が向上するため、上方に設けられ平面視交差するソース電極との電極間短絡を生じにくくすることができる。
前記第1の遮光膜は、酸化物半導体を構成材料とし、その比抵抗が、前記半導体チャネル層の比抵抗より低く、1×10−3Ω・cm以下に設定されている。
このため、第1の遮光膜の比抵抗を低く設定することにより、第1の遮光膜を電流が流れる際の抵抗損失を改善することができる。
図24〜図27はゲート端子部30における遮光膜50Cの形成工程を示す断面図である。
図24に示すように、ゲート電極2及びゲート絶縁膜3を含む透明性絶縁基板1の全面に酸化物半導体形成層4Lを形成する。この工程は、図16で示す工程に相当する。なお、ゲート端子部30においてもゲート電極2の周辺領域上にゲート絶縁膜3が形成されないゲート絶縁膜縮小構造を得ている。すなわち、図4〜図8で示す上記第1の方法、あるいは、図12〜図15で示す上記第2の方法を採用してゲート絶縁膜縮小構造を得ている。
次に、図25に示すように、ハーフトーンマスク60Bを用いた露光処理によりフォトレジスト23をパターニングする。その結果、ゲート電極2及びゲート絶縁膜3を覆う領域のみ段差部分23aが形成されるように、フォトレジスト23がパターニングされる。
そして、図26に示すように、パターニングされたフォトレジスト23をエッチングマスクとして、酸化物半導体形成層4Lに対してエッチング処理を実行することにより、パターニングされた酸化物半導体形成層4Pを得る。その後、段差部分23aを除去する。
図25及び図26で示す工程は、図17で示す工程に相当し、図26で示す工程は図17で示す工程から段差部分23aがさらに除去された状態を示している。
そして、図27に示すように、表面が露出した酸化物半導体形成層4Pに対し、還元処理であるプラズマ処理を実行し、遮光膜50Cを形成する。その結果、遮光膜50Cはゲート電極2に電気的に接続し、かつ、ゲート電極2及びゲート絶縁膜3を覆うように形成される。還元処理が行われた遮光膜50Cは、遮光膜50A及び遮光膜50Bと同様、1×10−3Ω・cm以下となり、半導体から導体へと性質が変化する。なお、図27で示す工程は図18及び図19で示す工程に相当する。
その後、図20〜図23で示す工程を経て、保護絶縁膜6にゲート端子コンタクトホール12を設けた後、ドレイン電極7及び画素電極9を形成することにより、図3で示すゲート端子部30が完成する。
このように、ハーフトーンマスク60Bを用いた写真製版工程により膜厚が異なる第1及び第2の領域を有するフォトレジスト23を形成しているため、1つのフォトレジスト23を用いて、共通電極5と遮光膜50Cとを形成することができる。その結果、共通電極5と遮光膜50Cとの形成に要する写真製版工程の実施回数を1回に抑えて製造工程の簡略化を図ることができる。
また、第2の遮光膜である遮光膜50Cも遮光膜50Aや遮光膜50Bと同様、半導体チャネル層4の構成材料と同じ酸化物半導体を構成材料としているため、半導体チャネル層4の形成時に併せて遮光膜50Cを形成することができるため、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
加えて、還元処理としてプラズマ処理によって、第2の遮光膜である遮光膜50Cそれぞれ比抵抗を低く設定することにより、遮光膜50Cを電流が流れる際の抵抗損失を改善することができる。
図3で示すゲート端子部30は、ゲート電極2がTFT部71及び画素部72を含む画素構成領域外に延びて形成される領域である。
同図に示すように、ゲート電極2の上方に導電性を有する第2の遮光膜である遮光膜50Cが設けられ、遮光膜50Cはゲート電極2に電気的に接続し、かつ、図1及び図3に示すように、ゲート電極2と平面視重複するように形成されている。
このように、実施の形態1のTFT基板100は、第2の遮光膜である遮光膜50Cを設けることにより、ゲート端子コンタクトホール12は遮光膜50Cに到達するように設ければ良い。
このため、ゲート端子コンタクトホール12を、ドレイン用コンタクトホール10及びソース用コンタクトホール11と同時に形成する場合、ゲート端子コンタクトホール12の形成によって、ドレイン用コンタクトホール10及びソース用コンタクトホール11が過剰エッチング等の悪影響を受けることはない。その結果、ドレイン用コンタクトホール10及びソース用コンタクトホール11の仕上がりサイズや断面構造の制御が容易になり、ドレイン電極7及びソース電極8の被覆性を改善することができる。
以下、この点を詳述する。実施の形態1では、図3に示すように、ゲート端子部30には、ゲート電極2はゲート電極2と電気的に接続された遮光膜50Cが、ゲート電極2上に、ゲート電極2に電気的に接続して形成されている。
このため、ゲート端子部30においては、保護絶縁膜6を貫通して導電性を有する遮光膜50Cに導くことにより、ゲート端子コンタクトホール12を形成することができる。したがって、ゲート端子コンタクトホール12は、ドレイン用コンタクトホール10及びソース用コンタクトホール11と同じエッチング条件で加工することができる。なぜなら、図21に示すように、ドレイン用コンタクトホール10及びソース用コンタクトホール11も保護絶縁膜6を貫通することにより形成できるからである。
図28は遮光膜50Cを形成しないゲート端子部330の構成を示す断面図である。同図に示すように、ゲート電極2上にゲート絶縁膜3が形成されゲート絶縁膜3を覆って保護絶縁膜6が形成されている。
図28に示すゲート端子部330は、ゲート電極2と保護絶縁膜6との間にはさらにゲート絶縁膜3が設けられているため、保護絶縁膜6と半導体チャネル層4との間にゲート絶縁膜3が設けられていないドレイン用コンタクトホール10及びソース用コンタクトホール11と同じエッチング条件では加工することはできない。
したがって、1回の写真製版工程によりパターニング場合、最適エッチング時間より過剰にエッチングする必要があり、その分、ドレイン用コンタクトホール10及びソース用コンタクトホール11の仕上がり開口サイズが大きくなり、ドレイン電極7及びソース電極8の電極の被覆性を悪化させる加工形状、すなわち、被覆性を悪化させる断面形状となる等の問題が発生する。しかし、図3で示すゲート端子部30においては、上記の問題が発生することない。
さらに、1×10−3Ω・cm以下の比較的低い比抵抗の遮光膜50Cを形成することができるため、ゲート電極2に関連する配線抵抗を低くして抵抗損失を改善することができる。
また、ゲート端子部30のゲート電極2は遮光膜50Cによって保護されているため、ゲート電極2が直接CHF3、CF4、SF6などのフッ素を含むガスや酸素(O2)ガスを用いたドライエッチングに晒されることなく、Ti、Mo、Al、Cu及びこれらの合金などエッチングや酸化されやすい金属を電極材料に用いることができる。したがって、図3に示すように、ゲート端子部30において、ゲート電極2は遮光膜50Cを介してドレイン電極7及び画素電極9の金属電極と電気的に接続される。なお、ゲート端子部30に形成されるドレイン電極7及び画素電極9は遮光膜50Cの保護用に設けられており、本来の働きは有さない。
また、実施の形態1では、ゲート端子部30について遮光膜50Cを形成する構造を示したが、ソース端子部40についても同様に図3で示す遮光膜50Cを有する構造で形成することもでき、ゲート端子部30に遮光膜50Cを形成する場合と同様な効果を奏する。
図29はゲート端子部30の変形例であるゲート端子部30Bの構成を示す断面図である。同図に示すように、ゲート電極2上にゲート絶縁膜3を設けることなく、ゲート電極2を直接覆うように遮光膜50Cを形成している。そして、遮光膜50C上にゲート端子コンタクトホール12を介してドレイン電極7及び画素電極9が堆積されている。
ゲート絶縁膜3は、例えば、図12で示す工程において、ゲート絶縁膜3上の全面をフォトレジスト22の段差部分22aとすることにより、図14及び図15で示す工程の実行時に全て除去される結果、図29に示すように、ゲート端子部30Bにおけるゲート電極2上のゲート絶縁膜3が全く形成されない構造を実現することができる。
このように、遮光膜50Cは、図3に示すようにゲート電極2の端部と接続したり、図29に示すように、ゲート絶縁膜3の全面をエッチングした構造においてゲート電極2と接続したりすることができる。すなわち、ゲート絶縁膜3のエッチング除去量を変えてゲート電極2と遮光膜50Cとの電気的に接続に関し種々の組合せを実現することができる。
更に実施の形態1の複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板は、以下の構成を備える。
実施の形態1では、第2の遮光膜(50C)は、半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としているため、半導体チャネル層の形成時に遮光膜を併せて形成することができる分、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
さらに、比較的低い比抵抗で第2の遮光膜を形成することができるため、ゲート電極に関連する配線抵抗を低くして抵抗損失を改善することができる。
前記第2の遮光膜は、酸化物半導体を構成材料とし、その比抵抗が、前記半導体チャネル層の比抵抗より低く、1×10−3Ω・cm以下に設定される。
第2の遮光膜の比抵抗を低く設定することにより、第2の遮光膜を電流が流れる際の抵抗損失を改善することができる。
TFT基板100の完成後において、TFT基板100の表面に、図示しない配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。
ここで、カラーフィルターは、実際にはTFT基板100に対向配置される対向基板に設けられる。TFT基板100と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、TFT基板100と対向基板との間に液晶層が挟持される。このようにして貼り合わされたTFT基板100及び対向基板の外側の面に、2つの偏光板及びバックライトが配置されてFFS方式の液晶表示装置を得ることができる。本実施の形態では、透明性絶縁基板1の裏面側にバックライトが配置されることになる。
このようにして得られた液晶表示装置は、高解像度、高フレームレートかつ、長寿命で、信頼性が高いという特徴がある。
以上のように、実施の形態1では、TFT基板100の半導体チャネル層4に酸化物半導体膜を用いたエッチングストッパ型TFTを写真製版工程の回数を増やすことなく、比較的簡単な製造工程により、生産性よく製造することができる。
さらに、ドレイン用コンタクトホール10及びソース用コンタクトホール11を所望の形状に加工でき、電極の被覆性に優れ、TFT部71の膜剥がれやソース電極8及び画素電極9の断線などの歩留まりの低下が抑制される。
また、還元処理が行われた遮光膜50A〜50Cは、TFT特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができ、長期信頼性が向上するという効果も奏する。
以上実施の形態1では、複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板であって、前記複数の画素構成領域はそれぞれTFT部(71)と画素部(72)とを含み、前記複数の画素構成領域はそれぞれ、ゲート電極(2)、ゲート絶縁膜(3)、半導体チャネル層(4)、共通電極(5)、保護絶縁膜(6)、ドレイン電極(7)、ソース電極(8)及び画素電極(9)を備える。
ゲート電極(2)は基板(1)上に選択的に設けられ、ゲート絶縁膜(3)は前記ゲート電極上に設けられ、半導体チャネル層(4)は前記ゲート絶縁膜上に設けられる。
共通電極(5)は前記基板上に選択的に設けられ、保護絶縁膜(6)は、前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層及び前記共通電極を含む前記基板上を覆う。ドレイン電極(7)及びソース電極(8)は、前記保護絶縁膜に設けられるドレイン用コンタクトホール(10)及びソース用コンタクトホール(11)を介して前記半導体チャネル層と電気的に接続され、互いに独立に設けられる。画素電極(9)は、前記ドレイン電極上から前記画素部に延びて設けられる。
前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記ソース電極、前記ドレイン電極及び前記画素電極の一部により前記TFT部が構成され、前記共通電極及び前記画素電極の主要部により前記画素部が構成される。
そして、前記ソース電極及びドレイン電極のうち少なくとも一つの電極の下方において、前記少なくとも一つの電極と平面視重複する領域に設けられる第1の遮光膜(50A,50B,52,53)を有することを特徴としている。
この発明に係る薄膜トランジスタ基板における第1の態様は、第1の遮光膜の存在により、基板の裏面側からのLED等の入射光がソース電極あるいはドレイン電極で反射して半導体チャネル層に入射する光強度、光量を抑制し、さらに、半導体チャネル層への入射光自体を遮光することができる効果を奏する。
そして、前記ゲート電極は前記画素構成領域外に配置されるゲート端子部(30)に延びて形成され、前記ゲート端子部において、前記ゲート電極の上方に導電性を有する第2の遮光膜(50C)が設けられ、前記第2の遮光膜は、前記ゲート電極に電気的に接続し、かつ、前記ゲート電極と平面視重複していることを特徴としている。
この発明に係る薄膜トランジスタ基板における第2の態様は、ゲート電極の上方に導電性を有する第2の遮光膜が設けられ、この第2の遮光膜は、ゲート電極に電気的に接続し、かつ、ゲート電極と平面視重複している。このため、ゲート電極との電気的に接続を図るべく設けられるゲート端子コンタクトホールは第2の遮光膜に到達するように設ければ良い。
したがって、第2の態様において、ゲート端子コンタクトホールを、ドレイン用コンタクトホール及びソース用コンタクトホールと同時に形成する場合、ゲート端子コンタクトホールの形成によって、ドレイン用コンタクトホール及びソース用コンタクトホールソースが過剰エッチング等の悪影響を受けることはない。その結果、第2の態様は、ドレイン用コンタクトホール及びソース用コンタクトホールの仕上がりサイズや断面構造の制御が容易になり、ソース電極及びレイン電極の被覆性を改善することができる。
<実施の形態2>
図30は、この発明の実施の形態2である薄膜トランジスタ基板であるTFT基板200の構成を示す平面図であり、図31は、図30におけるC−C断面構造を示す断面図である。なお、図30にはXY直交座標系を示している。
以下、図30及び図31を参照して、この発明の実施の形態2であるTFT基板200の構成及び製造方法について説明する。なお、TFT基板100と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
図30におけるB−B線での断面構成は図3で示したTFT基板100と同一の構成のため、説明は省略する。
図30及び図31に示すように、TFT基板200においては共通電極5の一部に形成された遮光膜50Aに加え、ゲート電極2と同時に共通配線20を形成し、共通配線20と電気的に接続される遮光膜50Dをさらに有する点において、実施の形態1のTFT基板100とは異なっている。共通配線20はX方向に延在し、各々が走査信号線となる複数のゲート電極2と並行するように配設され、共通電極5と電気的に接続して形成される。
図31に示すように、共通配線20を直接覆って遮光膜50Dが形成され、遮光膜50Dから連続的に共通電極5が設けられる。
図32〜図37は実施の形態2のTFT基板200の製造方法の一部である遮光膜50Dの形成工程を示す断面図である。
図32に示すように、透明性絶縁基板1上に導電層2L及び絶縁層3Lを積層した後、絶縁層3L上にフォトレジスト22を塗布し、段差部分22aを有する構造にフォトレジスト22をパターニングする。図32で示す工程は実施の形態1の図12で示す工程に相当する。
そして、パターニングされたフォトレジスト22をエッチングマスクとして導電層2L及び絶縁層3Lに対する第1のエッチング処理を実行してゲート電極2、ゲート絶縁膜3及び共通配線20を得る。その後、フォトレジスト22の段差部分22aを除去した後、フォトレジスト22をエッチングマスクとしてゲート絶縁膜3に対しさらに第2のエッチング処理を実行する。
その結果、図33に示すように、ゲート電極2の周辺領域上にゲート絶縁膜3が形成されないゲート絶縁膜縮小構造を得る。同時に、共通配線20上のゲート絶縁膜3は全て除去される。図33で示す工程は実施の形態1の図13〜図15で示す工程に相当する。
その後、図34にように、ゲート電極2及びゲート絶縁膜3を含む透明性絶縁基板1上の全面に、酸化物半導体形成層4Lを形成する。図34で示す工程は実施の形態1の図16で示す工程に相当する。
次に、図35に示すように、パターニングされた、段差部分23aを有するフォトレジスト23を酸化物半導体形成層4L上に形成する。
そして、図36に示すように、パターニングされたフォトレジスト23をエッチングマスクとして、酸化物半導体形成層4Lに対して行うことにより、ゲート絶縁膜3上に半導体チャネル層4を形成し、同時に、透明性絶縁基板1上及び共通電極5上に選択的に共通電極5を形成する。
さらに、図36に示すように、フォトレジスト23の段差部分23aを除去し、段差部分23aが除去されたフォトレジスト23をマスクとして、表面が露出した共通電極5の一部にプラズマ処理による還元処理を行う。図35及び図36で示す工程は実施の形態1の図17及び図18で示す工程に相当する。
その結果、図37に示すように、共通電極5に隣接して連続的に遮光膜50Aが形成され、同時に、共通配線20を直接覆って遮光膜50Dが形成される。その後、フォトレジスト23を除去する。図37で示す工程が実施の形態1の図19で示す工程に相当する。
このように、実施の形態2のTFT基板200は、共通電極5に電気的に接続し、画素部72において平面視して画素電極9の中央部で重複して、画素電極9を横断する共通配線20と、共通配線20を直接覆って設けられる共通配線用遮光膜である遮光膜50Dを備えることを特徴としている。共通配線20はゲート電極2と同じ構成材料である金属で形成されるため、共通電極5に比べ導電率は高く、光透過性は低い。
実施の形態2のTFT基板200は、共通電極5に電気的に接続する共通配線20を設けることにより、共通電極6に関する配線抵抗を低くすることができるため、速度の速い状態で画素に関する動作を実行しても、応答遅延や表示不良の発生を抑制することができる。
さらに、実施の形態2のTFT基板200は、共通配線用遮光膜である遮光膜50Dの存在により、透明性絶縁基板1の裏面側からのLED等の入射光がソース電極8あるいはドレイン電極7で反射して半導体チャネル層4に入射する光強度、光量を抑制することができる。
実施の形態2では、1本のゲート電極2に対応して1本の共通配線20を配設したが、画素部72の開口率と配線抵抗の最適値を考慮し、共通配線20を複数本配置しても良い。
実施の形態1では、ハーフトーンマスク60Bを用いることにより、5回の写真製版工程でTFT基板100を作成したが、実施の形態2でも5回の写真製版工程とすることができる。すなわち、実施の形態2では、TFT基板200の半導体チャネル層4に酸化物半導体膜を用いたエッチングストッパ型TFTを写真製版工程の回数を大きく増やすことなく、比較的簡単な製造工程によって生産性よく製造することができる。
また、還元処理が行われた遮光膜50Aや遮光膜50Dは、TFT特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができ、長期信頼性が向上するという効果も奏する。
<実施の形態3>
図38は、この発明の実施の形態3である液晶表示装置を構成する薄膜トランジスタ基板であるTFT基板300の構成を示す平面図であり、図39は、図38におけるD−D断面構造を示す断面図である。なお、図38にはXY直交座標系を示している。
以下、図38及び図39を参照して、実施の形態3のTFT基板300の構成及び製造方法について説明する。なお、TFT基板100と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
図38及び図39に示すように、共通電極5に電気的に接続し、画素部72において平面視して画素電極9の周辺領域P9と重複するように形成される共通配線20Bをさらに備えている。そして、図39に示すように、共通配線20Bを直接覆って画素周辺共通配線用遮光膜である遮光膜51が設けられる。すなわち、実施の形態3のTFT基板100では遮光膜50Aに代えて遮光膜51を設けている。
なお、共通配線20B及び遮光膜51は、実施の形態2の図32〜図37で示した、共通配線20及び遮光膜50Dと同様な製造方法で製造できる。
実施の形態3のTFT基板300では画素部72の画素電極9の周辺領域P9に沿って画素周辺共通配線用遮光膜である遮光膜51を設けることにより、半導体チャネル層4に近い領域における遮光膜51の形成面積を、実施の形態1の遮光膜50Aに比べ広く形成することができる。
その結果、透明性絶縁基板1裏面側からのLED等の入射光が半導体チャネル層4に入射する光強度、光量の抑制を実施の形態1以上に発揮することができる。
実施の形態3では、画素部72における画素電極9の周辺領域P9に沿って共通配線20B及び遮光膜51を配設したが、画素部72の開口率と配線抵抗の最適値を考慮し、画素内に複数配置しても良い。
<実施の形態4>
図40は、この発明の実施の形態4である液晶表示装置を構成する薄膜トランジスタ基板であるTFT基板400の構成を示す平面図であり、図41は、図40におけるE−E断面構造を示す断面図である。なお、図40にはXY直交座標系を示している。
以下、図40及び図41を参照して、実施の形態4であるTFT基板400の構成及び製造方法について説明する。なお、実施の形態1のTFT基板100や実施の形態2のTFT基板200と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
図40及び図41に示すように、ソース電極8はTFT部71及び画素部72からなる画素構成領域外に配置されたソース端子部40に向けて、Y方向に沿って設けられるソース電極延長領域8xを有している。
そして、ソース電極8の下方の透明性絶縁基板1上において、ソース電極延長領域8x平面視重複する領域に、ソース電極延長領域8xに直接接続されるソース専用遮光膜である遮光膜52が形成される。この遮光膜52は導電性を有する。
このように、実施の形態4のTFT基板400は、ソース電極8のソース電極延長領域8xの下方において、ソース電極8のソース電極延長領域8xと平面視重複する領域に設けられる第1の遮光膜として遮光膜52を形成している。
図40に示すように、1本のソース電極8の各ソース電極延長領域8xにおいて、1画素単位で遮光膜52が2箇所設けられ、各遮光膜52は4箇所のソース用コンタクトホール11xを介してソース電極8のソース電極延長領域8xと電気的に接続される。
なお、遮光膜52は、図16〜図19で示した実施の形態1の遮光膜50Aと同様な製造方法により製造することができる。保護絶縁膜6、ソース電極8及び画素電極9は、図20〜図23で示した実施の形態1の保護絶縁膜6、ドレイン電極7及び画素電極9と同様な製造方法により製造することができる。この際、ソース用コンタクトホール11xはソース用コンタクトホール11と同時に製造することができる。
このように、実施の形態4では、ソース専用遮光膜である遮光膜52をソース電極8のソース電極延長領域8xに電気的に接続することにより、ソース電極8に関連する配線抵抗を低くして、ソース電極8の寄生容量による信号遅延を軽減することができる。なお、ソース電極8の寄生容量としては、共通電極5と交差する遮光膜50Bの形成領域との間の寄生容量が考えられる。
さらに、実施の形態4では、ソース専用遮光膜である遮光膜52の存在により、透明性絶縁基板1の裏面側からのLED等の入射光がソース電極8のソース電極延長領域8xで反射して半導体チャネル層4に入射する光強度、光量を抑制することができる。
(変形例)
図42は、この発明の実施の形態4である液晶表示装置の変形例を構成する薄膜トランジスタ基板であるTFT基板400Bの構成を示す平面図であり、図43は、図42におけるF−F断面構造を示す断面図である。なお、図42にはXY直交座標系を示している。
以下、図42及び図43を参照して、実施の形態4の変形例であるTFT基板400Bの構成及び製造方法について説明する。なお、実施の形態1のTFT基板100や実施の形態2のTFT基板200と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
図42及び図43に示すように、ソース電極8の下方の透明性絶縁基板1上において、ソース電極延長領域8x平面視重複する領域に、ソース電極延長領域8xに直接接続されるソース専用遮光膜である遮光膜53が形成される。この遮光膜53は導電性を有する。
このように、実施の形態4の変形例であるTFT基板400Bは、ソース電極8のソース電極延長領域8xの下方において、ソース電極8のソース電極延長領域8xと平面視重複する領域に設けられる第1の遮光膜として遮光膜53を形成している。
遮光膜53は共通電極5のうちソース用コンタクトホール11x直下の領域にのみ選択的に形成される。なお、図43で示す共通電極5は遮光膜53の形成用に設けられたにすぎず、本来の機能は有さない。
図42に示すように、1本のソース電極8の各ソース電極延長領域8xにおいて、1画素単位で遮光膜53が8箇所設けられ、各遮光膜53は1対1に対応する8箇所のソース用コンタクトホール11xを介してソース電極8のソース電極延長領域8xと電気的に接続される。
なお、遮光膜53は、図16〜図19で示した実施の形態1の遮光膜50Aと同様な製造方法により製造することができる。保護絶縁膜6、ソース電極8及び画素電極9は、図20〜図23で示した実施の形態1の保護絶縁膜6、ドレイン電極7及び画素電極9と同様な製造方法により製造することができる。この際、ソース用コンタクトホール11xはソース用コンタクトホール11と同時に製造することができる。
また、図16〜図19で示す工程では共通電極5を形成し、ソース用コンタクトホール11x形成後に、ソース用コンタクトホール11x下方の共通電極5に対し還元処理であるプラズマ処理を実行して、遮光膜53を形成するようにしても良い。
このように、実施の形態4の変形例では、ソース専用遮光膜である遮光膜53をソース電極8のソース電極延長領域8xに電気的に接続して、ソース電極8に関連する配線抵抗を低くすることにより、ソース電極8の寄生容量による信号遅延を軽減することができる。
さらに、実施の形態4の変形例では、ソース専用遮光膜である遮光膜53の存在により、透明性絶縁基板1の裏面側からのLED等の入射光がソース電極8のソース電極延長領域8xで反射して半導体チャネル層4に入射する光強度、光量を抑制することができる。
実施の形態4では、容量形成によるソース電極8の信号遅延を低減する目的で電気的に遮光膜52あるいは遮光膜53がソース電極8と電気的に接続される構造を示した。
還元処理が行われた遮光膜52及び遮光膜53は、TFT特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができ、実施の形態1〜実施の形態3と同様に長期信頼性が向上するという効果も奏する。
<その他>
以上説明した実施の形態1〜実施の形態4においては、共通電極5の一部に還元処理が行われた遮光膜50A〜50D及び遮光膜51〜53を形成し、特に波長500nm以下の光吸収率が増加させ、半導体チャネル層4に入射される光強度を弱めていることが薄膜トランジスタの信頼性向上には重要となる。
このため、還元処理が行われた遮光膜50A〜50D及び遮光膜51〜53は、TFT特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができる。
図44は本実施の形態の変形製造方法示す断面図である。同図に示すに、ドレイン用コンタクトホール10及びソース用コンタクトホール11を3回目の写真製版工程によりパターニングして、CHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスを用いたドライエッチング法により、酸化シリコン膜及び窒化シリコン膜からなる保護絶縁膜6をエッチングする。
その後、連続して水素(H2)、ヘリウム(He)、窒素(N2)を含むプラズマ処理を行い、半導体チャネル層4の一部に遮光膜54を形成することも可能である。
この際、実施の形態1〜実施の形態4で示したように、ソース電極8と共通電極5の公差する部分に遮光膜50Bを形成する工程とを組み合わせて、実施の形態2に示したような、共通配線20の一部に遮光膜50Dを形成し、ソース電極8からの反射されるLEDの光強度を低下させることも可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
すなわち、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
さらに、本願発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。
例えば、実施の形態1〜実施の形態4それぞれに示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。さらに、上記実施の形態1〜実施の形態4及び変形例に係る構成要件を適宜組み合わせてもよい。